JPH10270463A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH10270463A JPH10270463A JP9075283A JP7528397A JPH10270463A JP H10270463 A JPH10270463 A JP H10270463A JP 9075283 A JP9075283 A JP 9075283A JP 7528397 A JP7528397 A JP 7528397A JP H10270463 A JPH10270463 A JP H10270463A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Abstract
(57)【要約】
【目的】 ゲートにショットキー接触する半導体にＡｌ
ＧａＡｓを用いたヘテロ構造ＦＥＴにおいて、立ち上が
り抵抗のばらつきを抑えて、特性のばらつきが少なくＤ
Ｃ、ＲＦ特性に優れたＭＥＳＦＥＴを提供できるように
する。 【構成】 ＧａＡｓ基板上にｎ型ＧａＡｓ層、ｎ型Ａｌ
ＧａＡｓ層、ｎ型ＧａＡｓ層（コンタクト層）を順に成
長させ、コンタクト層を選択的にエッチングしてリセス
を形成し、リセス上にゲート電極、コンタクト層上にソ
ース・ドレイン電極を形成するＦＥＴにおいて、ｎ型Ａ
ｌＧａＡｓ層のＡｌ組成比と不純物濃度を示す点は図の
斜線部分内に存在するようにする。
ＧａＡｓを用いたヘテロ構造ＦＥＴにおいて、立ち上が
り抵抗のばらつきを抑えて、特性のばらつきが少なくＤ
Ｃ、ＲＦ特性に優れたＭＥＳＦＥＴを提供できるように
する。 【構成】 ＧａＡｓ基板上にｎ型ＧａＡｓ層、ｎ型Ａｌ
ＧａＡｓ層、ｎ型ＧａＡｓ層（コンタクト層）を順に成
長させ、コンタクト層を選択的にエッチングしてリセス
を形成し、リセス上にゲート電極、コンタクト層上にソ
ース・ドレイン電極を形成するＦＥＴにおいて、ｎ型Ａ
ｌＧａＡｓ層のＡｌ組成比と不純物濃度を示す点は図の
斜線部分内に存在するようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ（ＦＥＴ）に関し、特にゲート電極とショットキ
ー接触する半導体にＡｌＧａＡｓを用いた高出力ヘテロ
構造ＦＥＴ（ＨＦＥＴ）に関するものである。
ジスタ（ＦＥＴ）に関し、特にゲート電極とショットキ
ー接触する半導体にＡｌＧａＡｓを用いた高出力ヘテロ
構造ＦＥＴ（ＨＦＥＴ）に関するものである。
【０００２】
【従来の技術】近年、高出力ＧａＡｓ−ＦＥＴでは、高
耐圧、低ゲートリークを目的としてヘテロ接合構造を採
用することが検討されている。また、高耐圧化と寄生抵
抗の削減のために、ゲート部に１段ないし２段のリセス
を形成することが行われている。図１３は、特開平８−
９７２３７号公報にて提案された２段リセス構造のＦＥ
Ｔの断面図であって、この従来例では、ｎ型ＧａＡｓ層
の成長途中に、ＧａＡｓのエッチング時にストッパーと
なるＡｌＧａＡｓ層を介在させることにより、リセス深
さのばらつきの低減が図られている。このＦＥＴは、以
下のように製作される。ＧａＡｓ基板１０１上に、ｎ型
ＧａＡｓ活性層１０２（５００〜１５００Å）、ＡｌＧ
ａＡｓストッパー層１０３（５０〜２００Å）、ｎ型Ｇ
ａＡｓ活性層１０４（４５０〜８００Å）、ＡｌＧａＡ
ｓストッパー層１０５（５０〜２００Å）およびｎ型Ｇ
ａＡｓ活性層１０６（９５０〜２３００Å）を順次エピ
タキシャル成長させる。次に、ソース電極１１１および
ドレイン電極１１２をｎ型ＧａＡｓ活性層１０６上にフ
ォトリソグラフィおよびリフトオフにより形成する。
耐圧、低ゲートリークを目的としてヘテロ接合構造を採
用することが検討されている。また、高耐圧化と寄生抵
抗の削減のために、ゲート部に１段ないし２段のリセス
を形成することが行われている。図１３は、特開平８−
９７２３７号公報にて提案された２段リセス構造のＦＥ
Ｔの断面図であって、この従来例では、ｎ型ＧａＡｓ層
の成長途中に、ＧａＡｓのエッチング時にストッパーと
なるＡｌＧａＡｓ層を介在させることにより、リセス深
さのばらつきの低減が図られている。このＦＥＴは、以
下のように製作される。ＧａＡｓ基板１０１上に、ｎ型
ＧａＡｓ活性層１０２（５００〜１５００Å）、ＡｌＧ
ａＡｓストッパー層１０３（５０〜２００Å）、ｎ型Ｇ
ａＡｓ活性層１０４（４５０〜８００Å）、ＡｌＧａＡ
ｓストッパー層１０５（５０〜２００Å）およびｎ型Ｇ
ａＡｓ活性層１０６（９５０〜２３００Å）を順次エピ
タキシャル成長させる。次に、ソース電極１１１および
ドレイン電極１１２をｎ型ＧａＡｓ活性層１０６上にフ
ォトリソグラフィおよびリフトオフにより形成する。
【０００３】その後、外側の幅の広いリセス１０８の幅
を決定する開口径を備えたレジストパターンを形成した
後、このレジストパターンをマスクとして、活性層１０
６のウェットエッチング（選択リセスエッチング）を行
う。この時、ＡｌＧａＡｓストッパーに対するエッチン
グ速度の低いエッチング液（例えばクエン酸と過酸化水
素水）を使用して、活性層１０６を選択的にエッチング
する。その後、レジストパターンを除去したうえで、外
側の幅の広いリセス１０８内に開口を有するゲート電極
形成用のレジストパターンを形成する。
を決定する開口径を備えたレジストパターンを形成した
後、このレジストパターンをマスクとして、活性層１０
６のウェットエッチング（選択リセスエッチング）を行
う。この時、ＡｌＧａＡｓストッパーに対するエッチン
グ速度の低いエッチング液（例えばクエン酸と過酸化水
素水）を使用して、活性層１０６を選択的にエッチング
する。その後、レジストパターンを除去したうえで、外
側の幅の広いリセス１０８内に開口を有するゲート電極
形成用のレジストパターンを形成する。
【０００４】このレジストパターンをマスクとして、Ａ
ｌＧａＡｓストッパー層１０５を異方性エッチングして
ｎ型ＧａＡｓ活性層１０４を露出させて、更にＡｌＧａ
Ａｓストッパー層１０３に対しエッチング速度の低い前
記エッチング液を使用してｎ型ＧａＡｓ活性層１０４の
部分のみを選択的にリセスエッチングする。その後、レ
ジストパターンをマスクとしてゲート電極を蒸着リフト
オフ法により形成し、レジストパターンを除去すること
で、内側の幅の狭いリセス１０９内のＡｌＧａＡｓスト
ッパー層１０３の上面にゲート電極１１０が形成され、
これによりリセス形状のプロセスによるばらつきを低減
したＦＥＴが得られる。
ｌＧａＡｓストッパー層１０５を異方性エッチングして
ｎ型ＧａＡｓ活性層１０４を露出させて、更にＡｌＧａ
Ａｓストッパー層１０３に対しエッチング速度の低い前
記エッチング液を使用してｎ型ＧａＡｓ活性層１０４の
部分のみを選択的にリセスエッチングする。その後、レ
ジストパターンをマスクとしてゲート電極を蒸着リフト
オフ法により形成し、レジストパターンを除去すること
で、内側の幅の狭いリセス１０９内のＡｌＧａＡｓスト
ッパー層１０３の上面にゲート電極１１０が形成され、
これによりリセス形状のプロセスによるばらつきを低減
したＦＥＴが得られる。
【０００５】
【発明が解決しようとする課題】ＨＦＥＴでは、ショッ
トキー接合を形成するＡｌＧａＡｓ層の不純物濃度を５
×１０17ｃｍ-3以上に高くすると、電流密度の上昇によ
りデバイス破壊が起こりやすくなり、耐圧も減少する。
一方で、ＧａＡｓエッチング時の選択比を向上させるに
はＡｌの組成比を高くすることが有効であることが知ら
れている。而して、本発明者等の実験によると、ショッ
トキー接合を形成するＡｌＧａＡｓ層の不純物濃度を一
定としてＡｌ組成比を高くしていくと、図１４に示され
るように、Ｉ−Ｖ特性に現れる立ち上がり抵抗Ｒｏｎ
（Ｒｏｎ＝△Ｉｄｓ／△Ｖｄｓ ａｔ Ｖｄｓ＝０Ｖ、
Ｖｇ＝０Ｖ：図１５参照）が急激に増大する。従って、
ある組成比以上ではＡｌＧａＡｓ層エピタキシャル成長
時の組成比の僅かなばらつきにより、ＦＥＴの特性、特
にＤＣ特性が大きくばらつくことになる。
トキー接合を形成するＡｌＧａＡｓ層の不純物濃度を５
×１０17ｃｍ-3以上に高くすると、電流密度の上昇によ
りデバイス破壊が起こりやすくなり、耐圧も減少する。
一方で、ＧａＡｓエッチング時の選択比を向上させるに
はＡｌの組成比を高くすることが有効であることが知ら
れている。而して、本発明者等の実験によると、ショッ
トキー接合を形成するＡｌＧａＡｓ層の不純物濃度を一
定としてＡｌ組成比を高くしていくと、図１４に示され
るように、Ｉ−Ｖ特性に現れる立ち上がり抵抗Ｒｏｎ
（Ｒｏｎ＝△Ｉｄｓ／△Ｖｄｓ ａｔ Ｖｄｓ＝０Ｖ、
Ｖｇ＝０Ｖ：図１５参照）が急激に増大する。従って、
ある組成比以上ではＡｌＧａＡｓ層エピタキシャル成長
時の組成比の僅かなばらつきにより、ＦＥＴの特性、特
にＤＣ特性が大きくばらつくことになる。
【０００６】一方、ＦＥＴのＲＦ動作時の負荷線は図１
５に示すようになり、この時の飽和出力電力Ｐｏｕｔ、
最大ドレイン効率ηD は以下の式で与えられる。 Ｐｏｕｔ ＝ ２（Ｉｍａｘ−Ｉｍｉｎ）（Ｖｇｄ−Ｖ
ｋ）／π ηD ＝（Ｉｍａｘ−Ｉｍｉｎ）（Ｖｇｄ−Ｖｋ）／２
（Ｉｍａｘ＋Ｉｍｉｎ）（Ｖｇｄ＋Ｖｋ） Ｒｏｎが大きくなるとＶｋも大きくなるが、上の二つの
式より、Ｖｋが大きくなるとＰｏｕｔ、ηD がともに劣
化してしまう。すなわち、立ち上がり抵抗Ｒｏｎの増大
により、トランジスタのＲＦ特性も劣化してしまう。
５に示すようになり、この時の飽和出力電力Ｐｏｕｔ、
最大ドレイン効率ηD は以下の式で与えられる。 Ｐｏｕｔ ＝ ２（Ｉｍａｘ−Ｉｍｉｎ）（Ｖｇｄ−Ｖ
ｋ）／π ηD ＝（Ｉｍａｘ−Ｉｍｉｎ）（Ｖｇｄ−Ｖｋ）／２
（Ｉｍａｘ＋Ｉｍｉｎ）（Ｖｇｄ＋Ｖｋ） Ｒｏｎが大きくなるとＶｋも大きくなるが、上の二つの
式より、Ｖｋが大きくなるとＰｏｕｔ、ηD がともに劣
化してしまう。すなわち、立ち上がり抵抗Ｒｏｎの増大
により、トランジスタのＲＦ特性も劣化してしまう。
【０００７】したがって、本発明の解決すべき課題は、
ＧａＡｓエッチング時に良好なエッチング選択性が得ら
れ、かつ、高出力での経時変化を抑制できるようにする
とともに、立ち上がり抵抗Ｒｏｎの上昇を抑えて、均一
で良好なＤＣ、ＲＦ特性を備えたＦＥＴを提供すること
ができるようにすることである。
ＧａＡｓエッチング時に良好なエッチング選択性が得ら
れ、かつ、高出力での経時変化を抑制できるようにする
とともに、立ち上がり抵抗Ｒｏｎの上昇を抑えて、均一
で良好なＤＣ、ＲＦ特性を備えたＦＥＴを提供すること
ができるようにすることである。
【０００８】
【課題を解決するための手段】選択エッチングを用いて
リセスを形成する電界効果トランジスタにおいて、ゲー
ト電極とショットキー接合するｎ型ＡｌＧａＡｓ層につ
いて、その不純物濃度に応じた組成比を選択するように
して、立ち上がり抵抗の増大を抑える。また、不純物濃
度を、デバイスが劣化ないし破壊する恐れのある５×１
０17ｃｍ-3以下、実質的に濃度制御が可能な１×１０16
ｃｍ-3以上とする。
リセスを形成する電界効果トランジスタにおいて、ゲー
ト電極とショットキー接合するｎ型ＡｌＧａＡｓ層につ
いて、その不純物濃度に応じた組成比を選択するように
して、立ち上がり抵抗の増大を抑える。また、不純物濃
度を、デバイスが劣化ないし破壊する恐れのある５×１
０17ｃｍ-3以下、実質的に濃度制御が可能な１×１０16
ｃｍ-3以上とする。
【０００９】［作用］ゲート電極とショットキー接合を
形成するＡｌＧａＡｓ層の不純物濃度が例えば２．０×
１０17ｃｍ-3の場合、トランジスタのＲｏｎは、図１に
示すように、Ａｌ組成が０．２を越えるあたりで、急激
に立ち上がってしまう。この立ち上がり部分の２点を結
ぶ線と、Ａｌ組成比０の場合のＲｏｎとの交点のＡ
ｌ組成比は０．２１である。ここから、現状のエピタキ
シャル成長での組成ばらつき分（例えば０．０１）を減
じた組成比０．２０を越えないようにＡｌ組成比を決定
すれば、エピタキシャル成長時の組成ばらつきを考慮し
ても、Ｒｏｎの上昇を抑え特性のばらつきを抑えること
が可能となる。更に、同様の手法を下記の各不純物濃度
について行って、Ｒｏｎの上昇を抑えることのできる最
大Ａｌ組成比を求めると、以下のようになる。 不純物濃度 Ａｌ組成比 １×１０16ｃｍ-3 ０．１６ ５×１０16ｃｍ-3 ０．１７ １×１０17ｃｍ-3 ０．１８ ５×１０17ｃｍ-3 ０．２５ １×１０18ｃｍ-3 ０．３０ これらの各点を結ぶ曲線を求めると、図２のが得ら
れ、各不純物濃度についてこの曲線より左側の組成比
であればよいことになる。また、選択エッチング時のエ
ッチング選択比の問題から、Ａｌ組成比は０．１以上が
必要だから、Ａｌ組成比は直線より右であることが望
ましい。さらに、本発明のＦＥＴでは、デバイスの破
壊、特性劣化を招かない不純物濃度として５×１０17ｃ
ｍ-3、実質的に制御可能な不純物濃度である１×１０16
ｃｍ-3を示す各直線、に挟まれた範囲の不純物濃度
に限定される。図２において、不純物濃度２×１０17ｃ
ｍ-3における望ましいＡｌ組成比の範囲を矢印にて示
す。
形成するＡｌＧａＡｓ層の不純物濃度が例えば２．０×
１０17ｃｍ-3の場合、トランジスタのＲｏｎは、図１に
示すように、Ａｌ組成が０．２を越えるあたりで、急激
に立ち上がってしまう。この立ち上がり部分の２点を結
ぶ線と、Ａｌ組成比０の場合のＲｏｎとの交点のＡ
ｌ組成比は０．２１である。ここから、現状のエピタキ
シャル成長での組成ばらつき分（例えば０．０１）を減
じた組成比０．２０を越えないようにＡｌ組成比を決定
すれば、エピタキシャル成長時の組成ばらつきを考慮し
ても、Ｒｏｎの上昇を抑え特性のばらつきを抑えること
が可能となる。更に、同様の手法を下記の各不純物濃度
について行って、Ｒｏｎの上昇を抑えることのできる最
大Ａｌ組成比を求めると、以下のようになる。 不純物濃度 Ａｌ組成比 １×１０16ｃｍ-3 ０．１６ ５×１０16ｃｍ-3 ０．１７ １×１０17ｃｍ-3 ０．１８ ５×１０17ｃｍ-3 ０．２５ １×１０18ｃｍ-3 ０．３０ これらの各点を結ぶ曲線を求めると、図２のが得ら
れ、各不純物濃度についてこの曲線より左側の組成比
であればよいことになる。また、選択エッチング時のエ
ッチング選択比の問題から、Ａｌ組成比は０．１以上が
必要だから、Ａｌ組成比は直線より右であることが望
ましい。さらに、本発明のＦＥＴでは、デバイスの破
壊、特性劣化を招かない不純物濃度として５×１０17ｃ
ｍ-3、実質的に制御可能な不純物濃度である１×１０16
ｃｍ-3を示す各直線、に挟まれた範囲の不純物濃度
に限定される。図２において、不純物濃度２×１０17ｃ
ｍ-3における望ましいＡｌ組成比の範囲を矢印にて示
す。
【００１０】
【発明の実施の形態】図３の斜線部分は、ゲート電極と
ショットキー接合を形成するＡｌＧａＡｓの満たすべき
Ａｌ組成比と不純物濃度の範囲を示す。この斜線部分
は、 （ａ） 組成比＝０．１を示す直線 （ｂ） 不純物濃度＝５×１０17ｃｍ-3を示す直線 （ｃ） 不純物濃度＝１×１０16ｃｍ-3を示す直線 （ｄ） （不純物濃度＝１×１０16ｃｍ-3、Ａｌ組成
比＝０．１６）、（不純物濃度＝５×１０16ｃｍ-3、
Ａｌ組成比＝０．１７）、（不純物濃度＝１×１０17
ｃｍ-3、Ａｌ組成比＝０．１８）、（不純物濃度＝５
×１０17ｃｍ-3、Ａｌ組成比＝０．２５）の４点を滑ら
かに接続する曲線 によって囲まれた領域である。
ショットキー接合を形成するＡｌＧａＡｓの満たすべき
Ａｌ組成比と不純物濃度の範囲を示す。この斜線部分
は、 （ａ） 組成比＝０．１を示す直線 （ｂ） 不純物濃度＝５×１０17ｃｍ-3を示す直線 （ｃ） 不純物濃度＝１×１０16ｃｍ-3を示す直線 （ｄ） （不純物濃度＝１×１０16ｃｍ-3、Ａｌ組成
比＝０．１６）、（不純物濃度＝５×１０16ｃｍ-3、
Ａｌ組成比＝０．１７）、（不純物濃度＝１×１０17
ｃｍ-3、Ａｌ組成比＝０．１８）、（不純物濃度＝５
×１０17ｃｍ-3、Ａｌ組成比＝０．２５）の４点を滑ら
かに接続する曲線 によって囲まれた領域である。
【００１１】図４は、本発明の第１の実施の形態を示す
断面図である。同図に示されるように、ＧａＡｓ基板１
上に、ｎ型ＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３、ｎ型
ＧａＡｓ層４、ｎ型ＡｌＧａＡｓ層５、ｎ型ＧａＡｓ層
６が順にエピタキシャル成長されている。ｎ型ＧａＡｓ
層６は、部分的に除去されてｎ型ＡｌＧａＡｓ層５上に
幅広のリセス８が形成され、またｎ型ＡｌＧａＡｓ層
５、ｎ型ＧａＡｓ層４は部分的に除去されて幅狭のリセ
ス９が形成されている。リセス９内にはｎ型ＡｌＧａＡ
ｓ層３とショットキー接合を形成するゲート電極１０が
形成され、またｎ型ＧａＡｓ層６上には、これとオーミ
ックに接触するソース電極１１とドレイン電極１２が形
成されている。本発明に従って、ｎ型ＡｌＧａＡｓ層３
のＡｌ組成比と不純物濃度を示す点は図３の斜線の領域
内に含まれている。
断面図である。同図に示されるように、ＧａＡｓ基板１
上に、ｎ型ＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３、ｎ型
ＧａＡｓ層４、ｎ型ＡｌＧａＡｓ層５、ｎ型ＧａＡｓ層
６が順にエピタキシャル成長されている。ｎ型ＧａＡｓ
層６は、部分的に除去されてｎ型ＡｌＧａＡｓ層５上に
幅広のリセス８が形成され、またｎ型ＡｌＧａＡｓ層
５、ｎ型ＧａＡｓ層４は部分的に除去されて幅狭のリセ
ス９が形成されている。リセス９内にはｎ型ＡｌＧａＡ
ｓ層３とショットキー接合を形成するゲート電極１０が
形成され、またｎ型ＧａＡｓ層６上には、これとオーミ
ックに接触するソース電極１１とドレイン電極１２が形
成されている。本発明に従って、ｎ型ＡｌＧａＡｓ層３
のＡｌ組成比と不純物濃度を示す点は図３の斜線の領域
内に含まれている。
【００１２】図５は、本発明の第２の実施の形態を示す
断面図である。同図に示されるように、ＧａＡｓ基板１
上に、ｎ型ＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３、ｎ型
ＧａＡｓ層６が順にエピタキシャル成長されている。ｎ
型ＧａＡｓ層６は、部分的に除去されてｎ型ＡｌＧａＡ
ｓ層３上にリセス１３が形成されている。リセス１３内
にはｎ型ＡｌＧａＡｓ層３とショットキー接合を形成す
るゲート電極１０が形成され、またｎ型ＧａＡｓ層６上
には、これとオーミックに接触するソース電極１１とド
レイン電極１２が形成されている。本発明に従って、ｎ
型ＡｌＧａＡｓ層３のＡｌ組成比と不純物濃度を示す点
は図３の斜線の領域内に含まれている。
断面図である。同図に示されるように、ＧａＡｓ基板１
上に、ｎ型ＧａＡｓ層２、ｎ型ＡｌＧａＡｓ層３、ｎ型
ＧａＡｓ層６が順にエピタキシャル成長されている。ｎ
型ＧａＡｓ層６は、部分的に除去されてｎ型ＡｌＧａＡ
ｓ層３上にリセス１３が形成されている。リセス１３内
にはｎ型ＡｌＧａＡｓ層３とショットキー接合を形成す
るゲート電極１０が形成され、またｎ型ＧａＡｓ層６上
には、これとオーミックに接触するソース電極１１とド
レイン電極１２が形成されている。本発明に従って、ｎ
型ＡｌＧａＡｓ層３のＡｌ組成比と不純物濃度を示す点
は図３の斜線の領域内に含まれている。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。 ［第１の実施例］図８〜図１２は、本発明の第１の実施
例の電界効果トランジスタの製造工程を示す断面図であ
る。ＧａＡｓ基板１上に、ＭＢＥ（分子線成長）法によ
り、不純物濃度が２×１０17ｃｍ-3のｎ型ＧａＡｓ層２
を１０００Åの膜厚に成長させ、その上に、不純物濃度
が２×１０17ｃｍ-3のｎ型ＡｌＧａＡｓ層３を２００Å
の膜厚に成長させた。このとき、図３により、ｎ型Ａｌ
ＧａＡｓ層３のＡｌ組成比は、０．１〜０．２の範囲で
あることが求められるが、ここでは０．１８とした（す
なわち、Ａｌ0.18Ｇａ0.82Ａｓ）。引き続きその上に、
ＭＢＥ法により、不純物濃度が２×１０17ｃｍ-3のｎ型
ＧａＡｓ層４を５００Åの膜厚に、不純物濃度が２×１
０17ｃｍ-3、Ａｌ組成比が０．２５のｎ型ＡｌＧａＡｓ
層５を５０Åの膜厚に、不純物濃度が５×１０17ｃｍ-3
のｎ型ＧａＡｓ層６を１０００Åの膜厚に、それぞれエ
ピタキシャル成長させた。ｎ型ＧａＡｓ、ｎ型ＡｌＧａ
ＡｓのドーパントはすべてＳｉとした。この後に、１段
目のワイドリセスを形成するためにフォトレジストの塗
布、露光・現像を行って幅３．０μｍの開口を有するレ
ジストマスク７ａを形成した（図６）。
て詳細に説明する。 ［第１の実施例］図８〜図１２は、本発明の第１の実施
例の電界効果トランジスタの製造工程を示す断面図であ
る。ＧａＡｓ基板１上に、ＭＢＥ（分子線成長）法によ
り、不純物濃度が２×１０17ｃｍ-3のｎ型ＧａＡｓ層２
を１０００Åの膜厚に成長させ、その上に、不純物濃度
が２×１０17ｃｍ-3のｎ型ＡｌＧａＡｓ層３を２００Å
の膜厚に成長させた。このとき、図３により、ｎ型Ａｌ
ＧａＡｓ層３のＡｌ組成比は、０．１〜０．２の範囲で
あることが求められるが、ここでは０．１８とした（す
なわち、Ａｌ0.18Ｇａ0.82Ａｓ）。引き続きその上に、
ＭＢＥ法により、不純物濃度が２×１０17ｃｍ-3のｎ型
ＧａＡｓ層４を５００Åの膜厚に、不純物濃度が２×１
０17ｃｍ-3、Ａｌ組成比が０．２５のｎ型ＡｌＧａＡｓ
層５を５０Åの膜厚に、不純物濃度が５×１０17ｃｍ-3
のｎ型ＧａＡｓ層６を１０００Åの膜厚に、それぞれエ
ピタキシャル成長させた。ｎ型ＧａＡｓ、ｎ型ＡｌＧａ
ＡｓのドーパントはすべてＳｉとした。この後に、１段
目のワイドリセスを形成するためにフォトレジストの塗
布、露光・現像を行って幅３．０μｍの開口を有するレ
ジストマスク７ａを形成した（図６）。
【００１４】その後、レジストマスク７ａをマスクとし
ｎ型ＡｌＧａＡｓ層５をストッパーとして、ＢＣｌ3 ／
ＳＦ6 を反応ガスとする電子サイクロトロン共鳴（ＥＣ
Ｒ）を利用したドライエッチングにより、ｎ型ＧａＡｓ
層６をエッチングして、リセス８を形成した（図７）。
次いで、レジストマスク７ａを除去して、フォトレジス
トの塗付、露光・現像により、ゲートリセス開口形状に
開口を有するレジストマスク７ｂを形成した（図８）。
次に、レジストマスク７ｂにて保護されていない部分の
ｎ型ＡｌＧａＡｓ層５をリン酸系エッチャントを用いた
ウェットエッチングにより除去してｎ型ＧａＡＳ層４の
表面を露出させた（図９）。次いで、ｎ型ＡｌＧａＡｓ
層３をストッパーとして、ｎ型ＧａＡｓ４をＥＣＲ法ド
ライエッチングにより選択的に除去して幅狭のリセス
（ゲートリセス）９を形成し、レジストマスク７ｂを除
去した（図１０）。その後、レジストパターンを形成
し、Ａｌの蒸着とそのリフトオフにより、ゲート電極を
形成し、さらに同様の手法を用いて、ＡｕＧｅＮｉ／Ａ
ｕからなるソース電極およびドレイン電極を形成した。
以上の結果、しきい値電圧Ｖｔのばらつきがσ値で８０
ｍＶ以下と低く、ＤＣ／ＲＦ特性に優れたＨＦＥＴを得
ることができた。
ｎ型ＡｌＧａＡｓ層５をストッパーとして、ＢＣｌ3 ／
ＳＦ6 を反応ガスとする電子サイクロトロン共鳴（ＥＣ
Ｒ）を利用したドライエッチングにより、ｎ型ＧａＡｓ
層６をエッチングして、リセス８を形成した（図７）。
次いで、レジストマスク７ａを除去して、フォトレジス
トの塗付、露光・現像により、ゲートリセス開口形状に
開口を有するレジストマスク７ｂを形成した（図８）。
次に、レジストマスク７ｂにて保護されていない部分の
ｎ型ＡｌＧａＡｓ層５をリン酸系エッチャントを用いた
ウェットエッチングにより除去してｎ型ＧａＡＳ層４の
表面を露出させた（図９）。次いで、ｎ型ＡｌＧａＡｓ
層３をストッパーとして、ｎ型ＧａＡｓ４をＥＣＲ法ド
ライエッチングにより選択的に除去して幅狭のリセス
（ゲートリセス）９を形成し、レジストマスク７ｂを除
去した（図１０）。その後、レジストパターンを形成
し、Ａｌの蒸着とそのリフトオフにより、ゲート電極を
形成し、さらに同様の手法を用いて、ＡｕＧｅＮｉ／Ａ
ｕからなるソース電極およびドレイン電極を形成した。
以上の結果、しきい値電圧Ｖｔのばらつきがσ値で８０
ｍＶ以下と低く、ＤＣ／ＲＦ特性に優れたＨＦＥＴを得
ることができた。
【００１５】［第２の実施例］図１１、図１２は本発明
の第２の実施例のＦＥＴの製造方法を示す工程断面図で
ある。ＧａＡｓ基板１上に、ＭＢＥ法により、不純物濃
度が２×１０17ｃｍ-3のｎ型ＧａＡｓ層２を１５００Å
の膜厚に、不純物濃度が２×１０17ｃｍ-3で、Ａｌ組成
比が０．１５のｎ型ＡｌＧａＡｓ層３を２００Åの膜厚
に、５×１０17ｃｍ-3のｎ型ＧａＡｓ層６を１０００Å
の膜厚にそれぞれ成長させた。この後に、リセスを形成
するためにフォトレジストの塗布、露光・現像によりリ
セス形状に開口を有するレジストマスク７ｃを形成した
（図１１）。
の第２の実施例のＦＥＴの製造方法を示す工程断面図で
ある。ＧａＡｓ基板１上に、ＭＢＥ法により、不純物濃
度が２×１０17ｃｍ-3のｎ型ＧａＡｓ層２を１５００Å
の膜厚に、不純物濃度が２×１０17ｃｍ-3で、Ａｌ組成
比が０．１５のｎ型ＡｌＧａＡｓ層３を２００Åの膜厚
に、５×１０17ｃｍ-3のｎ型ＧａＡｓ層６を１０００Å
の膜厚にそれぞれ成長させた。この後に、リセスを形成
するためにフォトレジストの塗布、露光・現像によりリ
セス形状に開口を有するレジストマスク７ｃを形成した
（図１１）。
【００１６】その後、レジストマスク７ｃをマスクとし
ｎ型ＡｌＧａＡｓ層３をストッパーとして、第１の実施
例の場合と同様のＥＣＲ法ドライエッチングを用いて、
ｎ型ＧａＡｓ層６をエッチングして、リセス１３を形成
し、レジストマスク７ｃを除去した（図１２）。その
後、それぞれリフトオフ法により、ゲート電極と、ソー
ス電極およびドレイン電極を形成した。以上の結果、特
性のばらつきが低く、ＤＣ／ＲＦ特性に優れたＨＦＥＴ
を得ることができた。
ｎ型ＡｌＧａＡｓ層３をストッパーとして、第１の実施
例の場合と同様のＥＣＲ法ドライエッチングを用いて、
ｎ型ＧａＡｓ層６をエッチングして、リセス１３を形成
し、レジストマスク７ｃを除去した（図１２）。その
後、それぞれリフトオフ法により、ゲート電極と、ソー
ス電極およびドレイン電極を形成した。以上の結果、特
性のばらつきが低く、ＤＣ／ＲＦ特性に優れたＨＦＥＴ
を得ることができた。
【００１７】なお、以上の実施例では、エピタキシャル
成長をＭＢＥ法を用いて行っていたが、これに代え、有
機金属気相成長（ＭＯＶＰＥ）法を用いることができ
る。また、実施例では、ＧａＡｓ層の選択エッチングを
ＥＣＲ法ドライエッチングによって行っていたが、これ
に代え、サイクロトロン共鳴を用いない反応性イオンエ
ッチング（ＲＩＥ）を用いてリセスエッチングを行うこ
とができる。また、ｎ型ＡｌＧａＡｓ層５のエッチング
はドライ法で行ってもよい。
成長をＭＢＥ法を用いて行っていたが、これに代え、有
機金属気相成長（ＭＯＶＰＥ）法を用いることができ
る。また、実施例では、ＧａＡｓ層の選択エッチングを
ＥＣＲ法ドライエッチングによって行っていたが、これ
に代え、サイクロトロン共鳴を用いない反応性イオンエ
ッチング（ＲＩＥ）を用いてリセスエッチングを行うこ
とができる。また、ｎ型ＡｌＧａＡｓ層５のエッチング
はドライ法で行ってもよい。
【００１８】
【発明の効果】以上説明したように、本発明による電界
効果トランジスタは、ゲート電極とショットキー接触す
るｎ型ＡｌＧａＡｓ層のドーピング濃度を一定値以下と
するとともに、Ａｌ組成比をドーピング濃度に応じてデ
バイスの立ち上がり抵抗Ｒｏｎが急激に立ち上がる値以
下としたものであるので、デバイスの高出力駆動による
破損や劣化を抑えつつ立ち上がり抵抗Ｒｏｎの抵抗値と
そのばらつきを低く抑えることができる。従って、本発
明によれば、特性の面内およびウェハ間でのばらつきが
少なく、信頼性の高いＨＦＥＴを提供することができ
る。
効果トランジスタは、ゲート電極とショットキー接触す
るｎ型ＡｌＧａＡｓ層のドーピング濃度を一定値以下と
するとともに、Ａｌ組成比をドーピング濃度に応じてデ
バイスの立ち上がり抵抗Ｒｏｎが急激に立ち上がる値以
下としたものであるので、デバイスの高出力駆動による
破損や劣化を抑えつつ立ち上がり抵抗Ｒｏｎの抵抗値と
そのばらつきを低く抑えることができる。従って、本発
明によれば、特性の面内およびウェハ間でのばらつきが
少なく、信頼性の高いＨＦＥＴを提供することができ
る。
【図１】本発明の作用を説明するための、不純物濃度２
×１０17ｃｍ-3におけるＡｌ組成比とＲｏｎとの関係を
示すグラフ。
×１０17ｃｍ-3におけるＡｌ組成比とＲｏｎとの関係を
示すグラフ。
【図２】本発明の作用を説明するための、Ａｌ組成比と
不純物濃度との関係を示すグラフ。
不純物濃度との関係を示すグラフ。
【図３】本発明の実施の形態を説明するための、Ａｌ組
成比と不純物濃度との関係を示すグラフ。
成比と不純物濃度との関係を示すグラフ。
【図４】本発明の第１の実施の形態を示す断面図。
【図５】本発明の第２の実施の形態を示す断面図。
【図６】本発明の第１の実施例の製造方法を説明するた
めの製造途中段階での断面図。
めの製造途中段階での断面図。
【図７】本発明の第１の実施例の製造方法を説明するた
めの製造途中段階での断面図。
めの製造途中段階での断面図。
【図８】本発明の第１の実施例の製造方法を説明するた
めの製造途中段階での断面図。
めの製造途中段階での断面図。
【図９】本発明の第１の実施例の製造方法を説明するた
めの製造途中段階での断面図。
めの製造途中段階での断面図。
【図１０】本発明の第１の実施例の製造方法を説明する
ための製造途中段階での断面図。
ための製造途中段階での断面図。
【図１１】本発明の第２の実施例の製造方法を説明する
ための製造途中段階での断面図。
ための製造途中段階での断面図。
【図１２】本発明の第２の実施例の製造方法を説明する
ための製造途中段階での断面図。
ための製造途中段階での断面図。
【図１３】従来例の断面図。
【図１４】従来例の問題点を説明するための、不純物濃
度をパラメータとしたＡｌ組成比とＲｏｎとの関係を示
すグラフ。
度をパラメータとしたＡｌ組成比とＲｏｎとの関係を示
すグラフ。
【図１５】従来例の問題点を説明するための、ＦＥＴの
Ｉ−Ｖカーブと負荷線を示すグラフ。
Ｉ−Ｖカーブと負荷線を示すグラフ。
１、１０１ ＧａＡｓ基板 ２、４、６ ｎ型ＧａＡｓ層 ３、５ ｎ型ＡｌＧａＡｓ層 ７ａ、７ｂ、７ｃ レジストマスク ８、９、１３、１０８、１０９ リセス １０、１１０ ゲート電極 １１、１１１ ソース電極 １２、１１２ ドレイン電極 １０２、１０４、１０６ ｎ型ＧａＡｓ活性層 １０３、１０５ ＡｌＧａＡｓストッパー層
Claims (2)
- 【請求項１】 第１ｎ型ＧａＡｓ層、第１ｎ型ＡｌＧａ
Ａｓ層、第２ｎ型ＧａＡｓ層、第２ｎ型ＡｌＧａＡｓ
層、第３ｎ型ＧａＡｓ層がこの順に積層され、第３ｎ型
ＧａＡｓ層に第２ｎ型ＡｌＧａＡｓ層の表面を露出させ
るワイドリセスが形成され、ワイドリセス内に第１ｎ型
ＡｌＧａＡｓ層の表面を露出させるゲートリセスが形成
されている電界効果トランジスタにおいて、前記第１ｎ
型ＡｌＧａＡｓの不純物濃度とＡｌの組成比は、不純物
濃度とＡｌ組成比とを示す図表において、 （ａ） Ａｌ組成比＝０．１を示す直線 （ｂ） 不純物濃度＝５×１０17ｃｍ-3を示す直線 （ｃ） 不純物濃度＝１×１０16ｃｍ-3を示す直線 （ｄ） （不純物濃度＝１×１０16ｃｍ-3、Ａｌ組成
比＝０．１６）、（不純物濃度＝５×１０16ｃｍ-3、
Ａｌ組成比＝０．１７）、（不純物濃度＝１×１０17
ｃｍ-3、Ａｌ組成比＝０．１８）、（不純物濃度＝５
×１０17ｃｍ-3、Ａｌ組成比＝０．２５）の４点を滑ら
かに接続する曲線 によって囲まれた領域に含まれていることを特徴とする
電界効果トランジスタ。 - 【請求項２】 第１ｎ型ＧａＡｓ層、ｎ型ＡｌＧａＡｓ
層、第２ｎ型ＧａＡｓ層がこの順に積層され、第２ｎ型
ＧａＡｓ層にｎ型ＡｌＧａＡｓ層の表面を露出させるリ
セスが形成されている電界効果トランジスタにおいて、
前記ｎ型ＡｌＧａＡｓの不純物濃度とＡｌの組成比は、
不純物濃度とＡｌ組成比とを示す図表において、 （ａ） Ａｌ組成比＝０．１を示す直線 （ｂ） 不純物濃度＝５×１０17ｃｍ-3を示す直線 （ｃ） 不純物濃度＝１×１０16ｃｍ-3を示す直線 （ｄ） （不純物濃度＝１×１０16ｃｍ-3、Ａｌ組成
比＝０．１６）、（不純物濃度＝５×１０16ｃｍ-3、
Ａｌ組成比＝０．１７）、（不純物濃度＝１×１０17
ｃｍ-3、Ａｌ組成比＝０．１８）、（不純物濃度＝５
×１０17ｃｍ-3、Ａｌ組成比＝０．２５）の４点を滑ら
かに接続する曲線 によって囲まれた領域に含まれていることを特徴とする
電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09075283A JP3123940B2 (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタおよびその製造方法 |
| US09/049,713 US6163041A (en) | 1997-03-27 | 1998-03-27 | Field effect transistor and method of manufacturing the same |
| US09/656,267 US6399430B1 (en) | 1997-03-27 | 2000-09-06 | Field effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09075283A JP3123940B2 (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタおよびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10270463A true JPH10270463A (ja) | 1998-10-09 |
| JP3123940B2 JP3123940B2 (ja) | 2001-01-15 |
Family
ID=13571755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09075283A Expired - Fee Related JP3123940B2 (ja) | 1997-03-27 | 1997-03-27 | 電界効果トランジスタおよびその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6163041A (ja) |
| JP (1) | JP3123940B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110071172A (zh) * | 2019-04-28 | 2019-07-30 | 苏州汉骅半导体有限公司 | 半导体器件及其制造方法 |
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| US7098490B2 (en) * | 2003-06-02 | 2006-08-29 | Hrl Laboratories, Llc | GaN DHFET |
| JP5857390B2 (ja) * | 2012-03-30 | 2016-02-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
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| US4654960A (en) * | 1981-11-02 | 1987-04-07 | Texas Instruments Incorporated | Method for fabricating GaAs bipolar integrated circuit devices |
| JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPS6215862A (ja) * | 1985-07-12 | 1987-01-24 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH0614536B2 (ja) * | 1985-09-17 | 1994-02-23 | 株式会社東芝 | バイポ−ラ集積回路 |
| US5381027A (en) * | 1988-01-26 | 1995-01-10 | Hitachi, Ltd. | Semiconductor device having a heterojunction and a two dimensional gas as an active layer |
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| JPH0547798A (ja) * | 1991-01-31 | 1993-02-26 | Texas Instr Inc <Ti> | 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ |
| JP3027236B2 (ja) * | 1991-07-25 | 2000-03-27 | 沖電気工業株式会社 | 半導体素子およびその製造方法 |
| JPH05121454A (ja) * | 1991-10-29 | 1993-05-18 | Rohm Co Ltd | 化合物半導体装置 |
| JPH05235055A (ja) * | 1992-02-25 | 1993-09-10 | Sony Corp | 化合物半導体装置 |
| EP0562272A3 (en) * | 1992-03-23 | 1994-05-25 | Texas Instruments Inc | Microwave heterojunction bipolar transistors with emitters designed for high power applications and method for fabricating same |
| JP3286920B2 (ja) * | 1992-07-10 | 2002-05-27 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH06151468A (ja) * | 1992-11-10 | 1994-05-31 | Hitachi Ltd | 電界効果トランジスタおよびそれを用いた増幅回路 |
| JP2500459B2 (ja) * | 1993-06-24 | 1996-05-29 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| JP3631506B2 (ja) * | 1994-02-18 | 2005-03-23 | 三菱電機株式会社 | 電界効果トランジスタの製造方法 |
| JP2606581B2 (ja) * | 1994-05-18 | 1997-05-07 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
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| JPH08321600A (ja) * | 1995-05-24 | 1996-12-03 | Toyota Central Res & Dev Lab Inc | ヘテロ接合型電界効果トランジスタおよびその製造方法 |
| US5793787A (en) * | 1996-01-16 | 1998-08-11 | The United States Of America As Represented By The Secretary Of The Navy | Type II quantum well laser with enhanced optical matrix |
| JP3604502B2 (ja) * | 1996-04-18 | 2004-12-22 | 本田技研工業株式会社 | 高電子移動度トランジスタ |
-
1997
- 1997-03-27 JP JP09075283A patent/JP3123940B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-27 US US09/049,713 patent/US6163041A/en not_active Expired - Lifetime
-
2000
- 2000-09-06 US US09/656,267 patent/US6399430B1/en not_active Expired - Fee Related
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|---|---|---|---|---|
| CN110071172A (zh) * | 2019-04-28 | 2019-07-30 | 苏州汉骅半导体有限公司 | 半导体器件及其制造方法 |
| CN110071172B (zh) * | 2019-04-28 | 2022-03-18 | 苏州汉骅半导体有限公司 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6163041A (en) | 2000-12-19 |
| US6399430B1 (en) | 2002-06-04 |
| JP3123940B2 (ja) | 2001-01-15 |
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