JP3027236B2 - 半導体素子およびその製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、半導体素子、特に化
合物半導体素子およびその製造方法に関する。
合物半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】従来より周知の通り、主として、半導体
素子には２つの電極を具えるダイオードと少なくとも３
つの電極を具えるトランジスタとがある。まず、この発
明の説明に先たち、従来の電界効果型トランジスタ（以
下、単に、ＦＥＴと称する。）、特にそのゲート電極構
造の製造方法の一例を図６（Ａ）〜（Ｆ）を参照して簡
単に説明する。なお、この方法は、文献：「８５電子通
信学会技術報告 ＥＤ８５−１０１，（１９８５年１１
月２２日），ｐ．１〜ｐ．６」に開示されている方法で
ある。図６（Ａ）〜（Ｆ）は、スルーインプランテイシ
ョン（ＴＩ：Ｔｈｒｏｕｇｈ Ｉｎｐｌａｎｔａｔａｉ
ｏｎ）型と称される、ＧａＡｓＦＥＴの製造方法を説明
するための工程図であり、各図は主要工程段階での断面
を概略的に示している。
素子には２つの電極を具えるダイオードと少なくとも３
つの電極を具えるトランジスタとがある。まず、この発
明の説明に先たち、従来の電界効果型トランジスタ（以
下、単に、ＦＥＴと称する。）、特にそのゲート電極構
造の製造方法の一例を図６（Ａ）〜（Ｆ）を参照して簡
単に説明する。なお、この方法は、文献：「８５電子通
信学会技術報告 ＥＤ８５−１０１，（１９８５年１１
月２２日），ｐ．１〜ｐ．６」に開示されている方法で
ある。図６（Ａ）〜（Ｆ）は、スルーインプランテイシ
ョン（ＴＩ：Ｔｈｒｏｕｇｈ Ｉｎｐｌａｎｔａｔａｉ
ｏｎ）型と称される、ＧａＡｓＦＥＴの製造方法を説明
するための工程図であり、各図は主要工程段階での断面
を概略的に示している。
【０００３】まず、半絶縁性ＧａＡｓ基板１０にイオン
を選択注入して、ｎ型層１２を形成する（図６の
（Ａ））。次に、ｎ型層（ｎ型能動層とも言う。）１２
の、ゲート電極形成予定領域に、ＣＶＤ法によって、適
当な膜厚のＳｉＯ2膜１４を形成する（図６の
（Ｂ））。次に、ホトリソグラフィー技術を用いて、ｎ
+ 層１６（活性層）を形成する（図６の（Ｃ））。この
場合、まず、レジスト層を設けた後、ＳｉＯ2 膜１４を
含む周辺領域に開口部を設けてレジストパターン１８を
形成し、然る後、レジストパターン１８とＳｉＯ2 膜１
４とを注入マスクとして用いて、例えば、Ｓｉ+ をイオ
ン注入することによって、ｎ+ 層１６を形成する。この
ｎ+ 層１６は、レジストパターン１８とＳｉＯ2 膜１４
とのイオン阻止能の相違に起因して、レジストパターン
１８とＳｉＯ2 膜１４との間の開口部には深いｎ+ 注入
活性層１６ａが形成され、これに連続したＳｉＯ2 膜１
４の下側には基板１０の表面側に薄いｎ+ 層領域１６ｂ
が形成される（図６の（Ｃ））。
を選択注入して、ｎ型層１２を形成する（図６の
（Ａ））。次に、ｎ型層（ｎ型能動層とも言う。）１２
の、ゲート電極形成予定領域に、ＣＶＤ法によって、適
当な膜厚のＳｉＯ2膜１４を形成する（図６の
（Ｂ））。次に、ホトリソグラフィー技術を用いて、ｎ
+ 層１６（活性層）を形成する（図６の（Ｃ））。この
場合、まず、レジスト層を設けた後、ＳｉＯ2 膜１４を
含む周辺領域に開口部を設けてレジストパターン１８を
形成し、然る後、レジストパターン１８とＳｉＯ2 膜１
４とを注入マスクとして用いて、例えば、Ｓｉ+ をイオ
ン注入することによって、ｎ+ 層１６を形成する。この
ｎ+ 層１６は、レジストパターン１８とＳｉＯ2 膜１４
とのイオン阻止能の相違に起因して、レジストパターン
１８とＳｉＯ2 膜１４との間の開口部には深いｎ+ 注入
活性層１６ａが形成され、これに連続したＳｉＯ2 膜１
４の下側には基板１０の表面側に薄いｎ+ 層領域１６ｂ
が形成される（図６の（Ｃ））。
【０００４】このようにして得られた構造体のＳｉＯ2
膜１４およびレジストパターン１８を除去した後、アニ
ール処理を行ない、然る後、ソースおよびドレイン電極
２０および２２を形成する（図６の（Ｄ））。そして、
ホトリソグラフィー技術を用いて、ｎ+ 層１６（１６
ａ，１６ｂ）上に再びレジストを設け、このレジスト
の、ゲート電極形成予定領域に、開口部２４をあけてレ
ジストパターン２６を形成する。次に、このレジストパ
ターン２６をマスクとして用いて、ウエットエッチング
による等方性エッチングを行なって、ゲート部の浅いｎ
+ 層領域１６ｂと、ｎ型層１２とをリセスエッチング
し、図６の（Ｅ）に示す構造体を得る。このとき得られ
たリセスを２８で示す。そして、開口部２４を有するレ
ジストパターン２６をマスクとして用いて、真空蒸着法
により適当なゲート金属を垂直方向から蒸着してゲート
電極３０を、その後、レジストパターンを除去して図６
の（Ｆ）に示すＦＥＴ構造を得る。ここで、図７は、図
６の（Ｆ）のゲート電極を中心とした周辺部分の状態を
拡大して概略的に示した図である。
膜１４およびレジストパターン１８を除去した後、アニ
ール処理を行ない、然る後、ソースおよびドレイン電極
２０および２２を形成する（図６の（Ｄ））。そして、
ホトリソグラフィー技術を用いて、ｎ+ 層１６（１６
ａ，１６ｂ）上に再びレジストを設け、このレジスト
の、ゲート電極形成予定領域に、開口部２４をあけてレ
ジストパターン２６を形成する。次に、このレジストパ
ターン２６をマスクとして用いて、ウエットエッチング
による等方性エッチングを行なって、ゲート部の浅いｎ
+ 層領域１６ｂと、ｎ型層１２とをリセスエッチング
し、図６の（Ｅ）に示す構造体を得る。このとき得られ
たリセスを２８で示す。そして、開口部２４を有するレ
ジストパターン２６をマスクとして用いて、真空蒸着法
により適当なゲート金属を垂直方向から蒸着してゲート
電極３０を、その後、レジストパターンを除去して図６
の（Ｆ）に示すＦＥＴ構造を得る。ここで、図７は、図
６の（Ｆ）のゲート電極を中心とした周辺部分の状態を
拡大して概略的に示した図である。
【０００５】上述した実施例では、イオン注入を用いた
ＧａＡｓＦＥＴを製造する方法につき説明したが、この
等方性リセスエッチングを用いたプロセスは、エピタキ
シャル法を用いたｎ+ ／ｎ層のＭＥＳＦＥＴおよびｎ+
／ＡｌＧａＡｓ層等を用いたＨＥＭＴ素子にも適用出来
ることが知られている。
ＧａＡｓＦＥＴを製造する方法につき説明したが、この
等方性リセスエッチングを用いたプロセスは、エピタキ
シャル法を用いたｎ+ ／ｎ層のＭＥＳＦＥＴおよびｎ+
／ＡｌＧａＡｓ層等を用いたＨＥＭＴ素子にも適用出来
ることが知られている。
【０００６】
【発明が解決しようとする課題】しかしながら、前述の
ゲート電極３０を形成するプロセスにおいて、レジスト
パターン２６をマスクとして等方性エッチングを行なっ
てｎ型層１２に達する深さのリセス２８を設け、その
後、基板１０に垂直な方向からゲート金属を蒸着するの
で、ｎ型層１２に形成されているリセス２８の平坦な底
面上に、左右対称に、ゲート電極３０が形成されること
となる。
ゲート電極３０を形成するプロセスにおいて、レジスト
パターン２６をマスクとして等方性エッチングを行なっ
てｎ型層１２に達する深さのリセス２８を設け、その
後、基板１０に垂直な方向からゲート金属を蒸着するの
で、ｎ型層１２に形成されているリセス２８の平坦な底
面上に、左右対称に、ゲート電極３０が形成されること
となる。
【０００７】図７からも理解出来るように、ゲート電極
３０がｎ型層１２と接している端縁からリセス２８の底
面２８ａとソース電極２０側の側壁面に沿って、浅いｎ
+ 層領域１６ｂとの境界線までの最短距離（図中、便宜
的に領域Ｂで示してある。）が大であるので、ＦＥＴの
ソース抵抗が増大してしまい、その結果、相互コンダク
タンスが低下し、これがいわゆるＦＥＴ特性の低下の要
因となっていた。
３０がｎ型層１２と接している端縁からリセス２８の底
面２８ａとソース電極２０側の側壁面に沿って、浅いｎ
+ 層領域１６ｂとの境界線までの最短距離（図中、便宜
的に領域Ｂで示してある。）が大であるので、ＦＥＴの
ソース抵抗が増大してしまい、その結果、相互コンダク
タンスが低下し、これがいわゆるＦＥＴ特性の低下の要
因となっていた。
【０００８】さらに、リセス２８の形成の際に用いるレ
ジストパターン２６の基板１０に対する密着性が良好で
ないと、当然ながら浅いｎ+ 層領域１６ｂおよびｎ型層
１２が、レジストパターン２６の下側にまでサイドエッ
チングされ、前述の最短距離（領域Ｂに対応）がますま
す増大することとなる。場合によって、このサイドエッ
チングは、浅いｎ+ 層領域１６ｂとｎ型層１２との境界
からソース電極２０にまで達する（この領域を、図７
中、Ａで示してある。）、ソース抵抗をさらに増大させ
てしまう恐れがあった。
ジストパターン２６の基板１０に対する密着性が良好で
ないと、当然ながら浅いｎ+ 層領域１６ｂおよびｎ型層
１２が、レジストパターン２６の下側にまでサイドエッ
チングされ、前述の最短距離（領域Ｂに対応）がますま
す増大することとなる。場合によって、このサイドエッ
チングは、浅いｎ+ 層領域１６ｂとｎ型層１２との境界
からソース電極２０にまで達する（この領域を、図７
中、Ａで示してある。）、ソース抵抗をさらに増大させ
てしまう恐れがあった。
【０００９】また、浅いｎ+ 層領域１６ｂとｎ型層１２
の、イオン注入後の熱処理に起因するキャリア密度が変
動すると、ｎ型層１２のリセスエッチング量が変動する
ため、前述した距離（領域Ｂに対応）が変動する。その
結果、ソース抵抗の再現性が悪くなるという欠点があっ
た。
の、イオン注入後の熱処理に起因するキャリア密度が変
動すると、ｎ型層１２のリセスエッチング量が変動する
ため、前述した距離（領域Ｂに対応）が変動する。その
結果、ソース抵抗の再現性が悪くなるという欠点があっ
た。
【００１０】そこで、この発明は、従来技術では、製造
工程中、ソースのｎ+ 層とゲート電極との間のチャネル
領域が図７に示す構造体の表面に露出する部分（図７
中、Ｃで示してある範囲。）を有しているため、ソース
抵抗の増加および相互コンダクタンスの減少と変動を来
たすという問題点の解決を図るためになされたものであ
る。
工程中、ソースのｎ+ 層とゲート電極との間のチャネル
領域が図７に示す構造体の表面に露出する部分（図７
中、Ｃで示してある範囲。）を有しているため、ソース
抵抗の増加および相互コンダクタンスの減少と変動を来
たすという問題点の解決を図るためになされたものであ
る。
【００１１】従って、この発明の目的は、ショットキゲ
ートの特性を損なうことなく最小のソース抵抗を有し、
しかも、レジストの、ゲート長方向に沿った開口部の最
短距離よりも短いゲート長を有する、特性の優れたＦＥ
ＴまたはこのＦＥＴ構造の一部分を用いて構成したダイ
オード等の半導体素子と、その製造方法を提供すること
にある。
ートの特性を損なうことなく最小のソース抵抗を有し、
しかも、レジストの、ゲート長方向に沿った開口部の最
短距離よりも短いゲート長を有する、特性の優れたＦＥ
ＴまたはこのＦＥＴ構造の一部分を用いて構成したダイ
オード等の半導体素子と、その製造方法を提供すること
にある。
【００１２】
【課題を解決するための手段】（１）第１の発明に係る
半導体素子は、半導体基板上に形成された能動層と、能
動層上に形成された高密度不純物添加層とを有する活性
層と、高密度不純物添加層上に形成された第１電極と、
活性層に形成された、実質的に平坦な底面とこの底面か
ら実質的に一定の曲率にしたがってせり上がる側壁面と
を備えたリセスと、一部が側壁面と接触するようにリセ
ス内に形成された第２電極とを備え、第２電極に電圧が
印可されていないときに、第２電極と側壁面との接触部
分の下の高密度不純物添加層が完全に空乏化するよう
に、この接触部分の端縁の位置を設定したことを特徴と
する。
半導体素子は、半導体基板上に形成された能動層と、能
動層上に形成された高密度不純物添加層とを有する活性
層と、高密度不純物添加層上に形成された第１電極と、
活性層に形成された、実質的に平坦な底面とこの底面か
ら実質的に一定の曲率にしたがってせり上がる側壁面と
を備えたリセスと、一部が側壁面と接触するようにリセ
ス内に形成された第２電極とを備え、第２電極に電圧が
印可されていないときに、第２電極と側壁面との接触部
分の下の高密度不純物添加層が完全に空乏化するよう
に、この接触部分の端縁の位置を設定したことを特徴と
する。
【００１３】（２）第２の発明に係る半導体素子の製造
方法は、半導体基板上に、活性領域を構成する能動層お
よび高密度不純物添加層を順次形成する工程と、高密度
不純物添加層の上面に第１電極を形成する工程と、高密
度不純物添加層上に絶縁層を形成する工程と、絶縁層上
に逆テーパ形状の第１の開口部を有するマスク層を形成
する工程と、マスク層をマスクにして絶縁層に対して異
方性エッチングを行うことにより、絶縁層に順テーパ形
状の第２の開口部を形成する工程と、第２の開口部から
露出する高密度不純物添加層表面に対して等方性エッチ
ングを行うことにより、実質的に平坦な底面とこの底面
から実質的に一定の曲率にしたがってせり上がる側壁面
とを備えたリセスを形成する工程と、第１の開口部が形
成されたマスク層および第２の開口部が形成された絶縁
層をマスクとして、第２電極に電圧が印可されていない
ときに第２電極と側壁面との接触部分の下の高密度不純
物添加層が完全に空乏化するような傾斜角で斜め蒸着を
行うことにより、リセスの底面から側壁面の一部にわた
る領域に、第２電極を形成する工程と、マスク層および
絶縁層をリフトオフする工程とを含むことを特徴とす
る。
方法は、半導体基板上に、活性領域を構成する能動層お
よび高密度不純物添加層を順次形成する工程と、高密度
不純物添加層の上面に第１電極を形成する工程と、高密
度不純物添加層上に絶縁層を形成する工程と、絶縁層上
に逆テーパ形状の第１の開口部を有するマスク層を形成
する工程と、マスク層をマスクにして絶縁層に対して異
方性エッチングを行うことにより、絶縁層に順テーパ形
状の第２の開口部を形成する工程と、第２の開口部から
露出する高密度不純物添加層表面に対して等方性エッチ
ングを行うことにより、実質的に平坦な底面とこの底面
から実質的に一定の曲率にしたがってせり上がる側壁面
とを備えたリセスを形成する工程と、第１の開口部が形
成されたマスク層および第２の開口部が形成された絶縁
層をマスクとして、第２電極に電圧が印可されていない
ときに第２電極と側壁面との接触部分の下の高密度不純
物添加層が完全に空乏化するような傾斜角で斜め蒸着を
行うことにより、リセスの底面から側壁面の一部にわた
る領域に、第２電極を形成する工程と、マスク層および
絶縁層をリフトオフする工程とを含むことを特徴とす
る。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【作用】（１）第１の発明に係る半導体素子によれば、
第２電極に電圧が印可されていないときに第２電極と側
壁面との接触部分の下の高密度不純物添加層が完全に空
乏化するように第２電極を形成したので、ショットキー
特性を悪化させることなしに、ソース抵抗を減少させる
ことができる。
第２電極に電圧が印可されていないときに第２電極と側
壁面との接触部分の下の高密度不純物添加層が完全に空
乏化するように第２電極を形成したので、ショットキー
特性を悪化させることなしに、ソース抵抗を減少させる
ことができる。
【００２４】（２）第２の発明に係る半導体素子の製造
方法によれば、第１の発明に係る半導体素子を、少ない
製造工程で安価に製造することができる。
方法によれば、第１の発明に係る半導体素子を、少ない
製造工程で安価に製造することができる。
【００２５】
【実施例】以下、図面を参照して、この発明の半導体素
子およびその製造方法の一実施例につき併せて説明す
る。なお、以下に説明する実施例では、エピタキシャル
法により形成するＧａＡｓＨＥＭＴ素子を例に挙げて説
明する。ここで説明する実施例は、単なる好適例である
にすぎないので、この発明はこの実施例にのみ何ら限定
されるものではないことを理解されたい。また、以下参
照する図は、この発明が理解出来る程度に、各構成成分
の形状、大きさ、および配置関係を概略的に示してある
にすぎない。
子およびその製造方法の一実施例につき併せて説明す
る。なお、以下に説明する実施例では、エピタキシャル
法により形成するＧａＡｓＨＥＭＴ素子を例に挙げて説
明する。ここで説明する実施例は、単なる好適例である
にすぎないので、この発明はこの実施例にのみ何ら限定
されるものではないことを理解されたい。また、以下参
照する図は、この発明が理解出来る程度に、各構成成分
の形状、大きさ、および配置関係を概略的に示してある
にすぎない。
【００２６】図１〜図３はこの発明の半導体素子の製造
工程図であり、図１の（Ａ）〜（Ｃ）は、前半の工程、
図２の（Ａ）〜（Ｃ）は中間の工程および図３の（Ａ）
および（Ｂ）は後半の工程をそれぞれ代表して示してあ
る。図４は、この発明で使用する斜め蒸着とそれにより
形成されるゲート電極の説明に供する概略的断面図であ
る。図５は、図２の（Ｃ）で形成されたリセスに、ゲー
ト金属を斜め蒸着する際の、蒸着角度と、ゲート電極が
リセス面上に形成される状態との関係を説明するための
説明図である。
工程図であり、図１の（Ａ）〜（Ｃ）は、前半の工程、
図２の（Ａ）〜（Ｃ）は中間の工程および図３の（Ａ）
および（Ｂ）は後半の工程をそれぞれ代表して示してあ
る。図４は、この発明で使用する斜め蒸着とそれにより
形成されるゲート電極の説明に供する概略的断面図であ
る。図５は、図２の（Ｃ）で形成されたリセスに、ゲー
ト金属を斜め蒸着する際の、蒸着角度と、ゲート電極が
リセス面上に形成される状態との関係を説明するための
説明図である。
【００２７】まず、ＧａＡｓ基板５０を用意し、その主
表面上にエピタキシャル成長法を用いて、ＡｌＧａＡｓ
のｎ型層５２およびＧａＡｓのｎ+ （ｎプラス）型層５
４を順次に成膜して図１の（Ａ）に示す構造体を得る。
このとき、ＡｌＧａＡｓのｎ型層５２は、ＧａＡｓ基板
５０との界面に二次元電子ガスを供給し、この二次元電
子ガスはＦＥＴのチャネルとなる。このｎ型層５２は、
シリコン（Ｓｉ）のイオン添加濃度が３×１０17（１０
の１７乗）／ｃｍ3 （ｃｍの３乗）程度で、その膜厚を
１０００Ａ°（ここでは、オングストロームを記号Ａ°
で示す。）程度とした層である。また、ｎ+ 型層５４は
高密度不純物添加層として機能する。そして、この層５
４も同様に、イオンとしてＳｉを２×１０18（１０の１
８乗）／ｃｍ3 程度の添加濃度で含ませてあり、その膜
厚を１０００Ａ°程度とする。この実施例では、半導体
基板５０上に、これら２つの層（５２および５４）で、
多層構造の活性領域５６を構成していて、ｎ+ 型層５４
を最上層としている。
表面上にエピタキシャル成長法を用いて、ＡｌＧａＡｓ
のｎ型層５２およびＧａＡｓのｎ+ （ｎプラス）型層５
４を順次に成膜して図１の（Ａ）に示す構造体を得る。
このとき、ＡｌＧａＡｓのｎ型層５２は、ＧａＡｓ基板
５０との界面に二次元電子ガスを供給し、この二次元電
子ガスはＦＥＴのチャネルとなる。このｎ型層５２は、
シリコン（Ｓｉ）のイオン添加濃度が３×１０17（１０
の１７乗）／ｃｍ3 （ｃｍの３乗）程度で、その膜厚を
１０００Ａ°（ここでは、オングストロームを記号Ａ°
で示す。）程度とした層である。また、ｎ+ 型層５４は
高密度不純物添加層として機能する。そして、この層５
４も同様に、イオンとしてＳｉを２×１０18（１０の１
８乗）／ｃｍ3 程度の添加濃度で含ませてあり、その膜
厚を１０００Ａ°程度とする。この実施例では、半導体
基板５０上に、これら２つの層（５２および５４）で、
多層構造の活性領域５６を構成していて、ｎ+ 型層５４
を最上層としている。
【００２８】その後、通常の技術を用いて、ｎ+ 型層５
４の適当な箇所に、ＦＥＴの２つの主電極としてのソー
ス電極（ここでは、第１電極と称することもある。）６
０およびドレイン電極（ここでは、第３電極と称するこ
ともある。）６２を設ける（図１の（Ｂ））。
４の適当な箇所に、ＦＥＴの２つの主電極としてのソー
ス電極（ここでは、第１電極と称することもある。）６
０およびドレイン電極（ここでは、第３電極と称するこ
ともある。）６２を設ける（図１の（Ｂ））。
【００２９】その後、図２の（Ｂ）に示すような断面構
造を有する２層構造マスク８０を形成する。そのため、
プラズマＣＶＤよって、図１の（Ｂ）に示す、主電極形
成済の構造体の高密度不純物添加層５４の上側全面に、
Ｓｉ−Ｎ膜等のような、適当な絶縁膜６４を膜厚１００
０Ａ°程度で成膜する（図１の（Ｃ））。そして、２つ
の主電極６０および６２間の所定の位置に、ホトリソグ
ラフィー技術を用いて、逆テーパ状開口部６６を有する
レジスト層６８を形成し、図２の（Ａ）に示すような構
造体を得る。このとき、レジスト層６８の材料として種
々の適当な材料を使用することが可能であるが、ここで
は、好ましくは、ネガ型のレジストであるＬＭＲを用い
る。そして、このレジストを４０００Ａ°程度の膜厚で
被着した後、これを適当な通常の方法でパターニングし
て逆テーパ状開口部６６を有するレジストパターンを形
成する。その後、このレジストパターン６８をマスクと
して、かつ、ｎ型層５２をエッチングストッパとして、
下側の絶縁膜６４のエッチングを行なって絶縁膜パター
ン７０を形成する。この場合のエッチングは、異方性エ
ッチングとするのがよい。このエッチングを、例えば、
リアクティブイオンエッチング（ＲＩＥ）等のドライエ
ッチングとかで行なえば良い。ＲＩＥの場合には、エッ
チング種を六フッ化硫黄（ＳＦ6 ）、四フッ化炭素（Ｃ
Ｆ4 ）、または、その他の適当なイオン種を用いれば良
い。このエッチングにより絶縁膜６４には、順テーパ状
開口部７２が形成され、その結果、レジストパターン６
８の開口部６６の上部の、ゲート長方向の最短距離Ｌ1
と、絶縁膜パターン７０の開口部７２の、ゲート長方向
の最短距離Ｌ2 とが実質的に等しい（すなわち、Ｌ1 ＝
Ｌ2 の関係にある）２層構造マスク８０が形成される
（図２の（Ｂ））。
造を有する２層構造マスク８０を形成する。そのため、
プラズマＣＶＤよって、図１の（Ｂ）に示す、主電極形
成済の構造体の高密度不純物添加層５４の上側全面に、
Ｓｉ−Ｎ膜等のような、適当な絶縁膜６４を膜厚１００
０Ａ°程度で成膜する（図１の（Ｃ））。そして、２つ
の主電極６０および６２間の所定の位置に、ホトリソグ
ラフィー技術を用いて、逆テーパ状開口部６６を有する
レジスト層６８を形成し、図２の（Ａ）に示すような構
造体を得る。このとき、レジスト層６８の材料として種
々の適当な材料を使用することが可能であるが、ここで
は、好ましくは、ネガ型のレジストであるＬＭＲを用い
る。そして、このレジストを４０００Ａ°程度の膜厚で
被着した後、これを適当な通常の方法でパターニングし
て逆テーパ状開口部６６を有するレジストパターンを形
成する。その後、このレジストパターン６８をマスクと
して、かつ、ｎ型層５２をエッチングストッパとして、
下側の絶縁膜６４のエッチングを行なって絶縁膜パター
ン７０を形成する。この場合のエッチングは、異方性エ
ッチングとするのがよい。このエッチングを、例えば、
リアクティブイオンエッチング（ＲＩＥ）等のドライエ
ッチングとかで行なえば良い。ＲＩＥの場合には、エッ
チング種を六フッ化硫黄（ＳＦ6 ）、四フッ化炭素（Ｃ
Ｆ4 ）、または、その他の適当なイオン種を用いれば良
い。このエッチングにより絶縁膜６４には、順テーパ状
開口部７２が形成され、その結果、レジストパターン６
８の開口部６６の上部の、ゲート長方向の最短距離Ｌ1
と、絶縁膜パターン７０の開口部７２の、ゲート長方向
の最短距離Ｌ2 とが実質的に等しい（すなわち、Ｌ1 ＝
Ｌ2 の関係にある）２層構造マスク８０が形成される
（図２の（Ｂ））。
【００３０】その後、この２層構造マスク８０を用い
て、開口部６６および７２に露出しているマスク８０の
下地層に対して、通常のウエット或いはドライ等の適当
な等方性エッチングを行なって、適当な深さのリセス７
４を形成して、図２の（Ｃ）に示すような構造体を得
る。周知の通り、等方性エッチングは、下地層の縦およ
び横の両方向に同一比でエッチングする。このエッチン
グは、ｎ+ 型層部分だけであっても良いし、その下側の
ｎ型層５２の一部分に達する深さにまで行なっても良
い。この等方性エッチング処理によって、下地層は、開
口部７２の端縁から、基板面に垂直な深さ方向とは異な
る各方向に、深さ方向と同一のエッチング距離にわた
り、サイドエッチングが行なわれる。この実施例では、
このエッチングをｎ型層５２の表面で停止させる。従っ
て、図２の（Ｃ）に示す断面で、高密度不純物添加層５
４の領域に、底面７４ｂから上端縁に向けて実質的に一
定の曲率に従ってせり上がっている側壁面７４ａを有す
るリセス７４が形成される（図２の（Ｃ））。
て、開口部６６および７２に露出しているマスク８０の
下地層に対して、通常のウエット或いはドライ等の適当
な等方性エッチングを行なって、適当な深さのリセス７
４を形成して、図２の（Ｃ）に示すような構造体を得
る。周知の通り、等方性エッチングは、下地層の縦およ
び横の両方向に同一比でエッチングする。このエッチン
グは、ｎ+ 型層部分だけであっても良いし、その下側の
ｎ型層５２の一部分に達する深さにまで行なっても良
い。この等方性エッチング処理によって、下地層は、開
口部７２の端縁から、基板面に垂直な深さ方向とは異な
る各方向に、深さ方向と同一のエッチング距離にわた
り、サイドエッチングが行なわれる。この実施例では、
このエッチングをｎ型層５２の表面で停止させる。従っ
て、図２の（Ｃ）に示す断面で、高密度不純物添加層５
４の領域に、底面７４ｂから上端縁に向けて実質的に一
定の曲率に従ってせり上がっている側壁面７４ａを有す
るリセス７４が形成される（図２の（Ｃ））。
【００３１】次に、この２層構造マスク８０を用いて斜
め蒸着を行ない、この蒸着により前述したリセス７４の
上側であって、このリセス７４の底面７４ｂから、一方
側、例えば、ソース電極６０側の側壁面７４ａ上の一部
分に亙る領域に、ゲート電極８２（ここでは、第２電極
とも称する。）を形成する。その結果得られた構造体を
図３の（Ａ）に示す。この斜め蒸着を、真空蒸着法で行
ない、蒸着金属として従来周知の適当なゲート金属を用
いる。なお、この実施例では、リセス７４の底面側か
ら、チタン（Ｔｉ）の膜厚は１０００〜２０００Ａ°お
よびアルミニウム（Ａｌ）の層厚５０００Ａ°〜７００
０Ａ°となるように、蒸着して２層構造のゲート電極８
２を形成する。このゲート電極８２は、リセス７４の底
面７４ｂ上にその主要部が形成され、一部分が湾曲した
側壁面７４ａ上に乗り上げた状態で形成されることとな
る。この実施例では、蒸着の傾き角度θは、基板面に立
てた垂直線に対して１０°傾けた方向とするが、この角
度θは設計に応じて適当に設定すれば良い。この蒸着に
より、レジストパターン６８上に蒸着されたゲート金属
層を図中８４で示してある。
め蒸着を行ない、この蒸着により前述したリセス７４の
上側であって、このリセス７４の底面７４ｂから、一方
側、例えば、ソース電極６０側の側壁面７４ａ上の一部
分に亙る領域に、ゲート電極８２（ここでは、第２電極
とも称する。）を形成する。その結果得られた構造体を
図３の（Ａ）に示す。この斜め蒸着を、真空蒸着法で行
ない、蒸着金属として従来周知の適当なゲート金属を用
いる。なお、この実施例では、リセス７４の底面側か
ら、チタン（Ｔｉ）の膜厚は１０００〜２０００Ａ°お
よびアルミニウム（Ａｌ）の層厚５０００Ａ°〜７００
０Ａ°となるように、蒸着して２層構造のゲート電極８
２を形成する。このゲート電極８２は、リセス７４の底
面７４ｂ上にその主要部が形成され、一部分が湾曲した
側壁面７４ａ上に乗り上げた状態で形成されることとな
る。この実施例では、蒸着の傾き角度θは、基板面に立
てた垂直線に対して１０°傾けた方向とするが、この角
度θは設計に応じて適当に設定すれば良い。この蒸着に
より、レジストパターン６８上に蒸着されたゲート金属
層を図中８４で示してある。
【００３２】その後、この２層構造マスク８０をリフト
オフする。このリフトオフによって、不必要なゲート金
属層８４を除去してゲート電極８２を残存させることに
より、ＧａＡｓＨＥＭＴ素子の基本構造を得る（図３の
（Ｂ））。なお、図３の（Ｂ）では、２層構造マスク８
０を構成する一方の絶縁膜パターン７０を残存させて示
しているが、従来周知のとおり、所要に応じて、適当な
後工程において、絶縁膜パターン７０を除去すれば良
い。
オフする。このリフトオフによって、不必要なゲート金
属層８４を除去してゲート電極８２を残存させることに
より、ＧａＡｓＨＥＭＴ素子の基本構造を得る（図３の
（Ｂ））。なお、図３の（Ｂ）では、２層構造マスク８
０を構成する一方の絶縁膜パターン７０を残存させて示
しているが、従来周知のとおり、所要に応じて、適当な
後工程において、絶縁膜パターン７０を除去すれば良
い。
【００３３】次に、図４および図５を参照して、上述し
た斜め蒸着により形成させるゲート電極の様子につきさ
らに詳細に説明する。
た斜め蒸着により形成させるゲート電極の様子につきさ
らに詳細に説明する。
【００３４】図４は、この発明で使用する斜め蒸着とそ
れにより形成されるゲート電極の説明に供する、要部の
概略的断面図であり、また、図５は、図２の（Ｃ）で形
成されたリセスに、ゲート金属を斜め蒸着する際の、蒸
着角度と、ゲート電極がリセス面上に形成される状態と
の関係を説明するための説明図である。なお、これらの
図において、図１〜３において示した構成成分と同一の
構成成分には同じ符号を付して示す。以下の説明の便宜
のため、次のような定義をしておく。
れにより形成されるゲート電極の説明に供する、要部の
概略的断面図であり、また、図５は、図２の（Ｃ）で形
成されたリセスに、ゲート金属を斜め蒸着する際の、蒸
着角度と、ゲート電極がリセス面上に形成される状態と
の関係を説明するための説明図である。なお、これらの
図において、図１〜３において示した構成成分と同一の
構成成分には同じ符号を付して示す。以下の説明の便宜
のため、次のような定義をしておく。
【００３５】既に説明したように、レジストパターン６
８の上面での開口部のゲート長方向に沿った方向の最短
距離をＬ1 とする。また、ゲート電極８２がリセス７４
と接している長さ（ゲート下部長とも言う。）をＬ3 と
し、ゲート電極８２がリセス７４と接している、第１電
極すなわちソース電極６０側の端縁からリセス７４の上
端縁までの距離、すなわち、いわゆるゲート・ソース間
距離をＬ4 とし、ゲート電極８２がリセス７４と接して
いる、第３電極すなわちドレイン電極６２側の端縁から
リセス７４の上端縁までの距離、すなわち、いわゆるゲ
ート・ドレイン間距離をＬ5 とし、リセス長をＬ6 と
し、リセス７４の底面から垂直方向に測った、レジスト
パターン８４の表面までの距離をＬ7 とする。なお、距
離Ｌ3 、Ｌ4 およびＬ5 は、その全部が曲線距離かその
一部分に曲線距離を含んでいるが、図中便宜上、直線で
示してある。さらに、レジストパターン８４の開口部を
形成する、ドレイン電極６２側の上端縁（レジストエッ
ジ部とも言う。）をＡで示し、絶縁膜パターン７０の開
口部を形成する、ソース電極側の端縁（絶縁膜エッジ部
とも言う。）をＢで示し、ゲート電極８２のリセス７４
と接している、ソース電極６０側の端縁（ゲートエッジ
部とも言う。）をＣで示す。
８の上面での開口部のゲート長方向に沿った方向の最短
距離をＬ1 とする。また、ゲート電極８２がリセス７４
と接している長さ（ゲート下部長とも言う。）をＬ3 と
し、ゲート電極８２がリセス７４と接している、第１電
極すなわちソース電極６０側の端縁からリセス７４の上
端縁までの距離、すなわち、いわゆるゲート・ソース間
距離をＬ4 とし、ゲート電極８２がリセス７４と接して
いる、第３電極すなわちドレイン電極６２側の端縁から
リセス７４の上端縁までの距離、すなわち、いわゆるゲ
ート・ドレイン間距離をＬ5 とし、リセス長をＬ6 と
し、リセス７４の底面から垂直方向に測った、レジスト
パターン８４の表面までの距離をＬ7 とする。なお、距
離Ｌ3 、Ｌ4 およびＬ5 は、その全部が曲線距離かその
一部分に曲線距離を含んでいるが、図中便宜上、直線で
示してある。さらに、レジストパターン８４の開口部を
形成する、ドレイン電極６２側の上端縁（レジストエッ
ジ部とも言う。）をＡで示し、絶縁膜パターン７０の開
口部を形成する、ソース電極側の端縁（絶縁膜エッジ部
とも言う。）をＢで示し、ゲート電極８２のリセス７４
と接している、ソース電極６０側の端縁（ゲートエッジ
部とも言う。）をＣで示す。
【００３６】この斜め蒸着法によれば、ゲート電極８２
の上部の長さは、レジストパターン６８の開口部の最短
距離Ｌ1 によって決まる。また、ゲート電極８２のゲー
ト下部長Ｌ3 は、レジストパターン６８のレジストエッ
ジ部Ａと絶縁膜パターン７０の絶縁膜エッジ部Ｂと蒸着
角度θとによって決まる。従って、ゲート電極は８２
は、そのゲート下部長Ｌ3 が、ゲート上部長Ｌ1 よりも
短縮された状態で、セルフアライン的に形成される。ゲ
ート下部長Ｌ3 は、いわゆるゲート長であるので、この
発明の半導体素子によれば、ゲート電極８２を形成する
ために用いるレジストパターンの開口部の、ゲート長方
向に沿う方向の開口幅よりも短いゲート長を有すること
となる。
の上部の長さは、レジストパターン６８の開口部の最短
距離Ｌ1 によって決まる。また、ゲート電極８２のゲー
ト下部長Ｌ3 は、レジストパターン６８のレジストエッ
ジ部Ａと絶縁膜パターン７０の絶縁膜エッジ部Ｂと蒸着
角度θとによって決まる。従って、ゲート電極は８２
は、そのゲート下部長Ｌ3 が、ゲート上部長Ｌ1 よりも
短縮された状態で、セルフアライン的に形成される。ゲ
ート下部長Ｌ3 は、いわゆるゲート長であるので、この
発明の半導体素子によれば、ゲート電極８２を形成する
ために用いるレジストパターンの開口部の、ゲート長方
向に沿う方向の開口幅よりも短いゲート長を有すること
となる。
【００３７】発明者等は、蒸着角度θ、蒸着入射距離Ｌ
7 および絶縁膜エッジ部Ｂの長さを適当に選択すること
により、最小０．１５μｍ程度のゲート長を得ることが
出来た。
7 および絶縁膜エッジ部Ｂの長さを適当に選択すること
により、最小０．１５μｍ程度のゲート長を得ることが
出来た。
【００３８】次に、ソース抵抗を低減させるためには、
ゲート電極８２のゲートエッジ部Ｃとソース電極６０側
のｎ+ 型層５４の表面の端縁（リセスの上端縁）とを可
能な限り接近させることが必要である。しかし、ゲート
電極の下部が厚いｎ+ 型層５４とが直接接触してしまう
と、ｎ+型層５４中の電子密度が高いため、ショットキ
ー特性が劣化する。そのため、障壁高さの低下およびゲ
ートショットキーのＩ−Ｖ特性の理想因子ｎの増加が起
こるため、リーク電流も増加してしまうので好ましくな
い。そこで、この発明では、等方性エッチングでは、既
に説明したように、下地の高密度不純物添加層すなわち
ここではＧａＡｓのｎ+ 型層５４に対して全ての方向に
同一のエッチレイトでエッチングが進行することに着目
し、この等方性エッチングによってリセス７４を形成
し、続いて、斜め蒸着法を用いてゲート電極８２を形成
している。この等方性エッチングのため、サイドエッチ
ングにより形成されたリセス側壁面７４ａのリセスエッ
チングプロファイルは，絶縁膜エッジ部Ｂを中心とする
１／４円となる。そして、電極用金属の斜め蒸着によっ
て、リセス底面７４ｂからリセス側壁面７４ａの一部分
上に亙ってゲート電極８２を形成する。このようにする
と、エッチングの深さと蒸着角度θとによって、ゲート
・ソース間距離Ｌ4 を決め、これにより、ソース抵抗を
きめることが出来る。
ゲート電極８２のゲートエッジ部Ｃとソース電極６０側
のｎ+ 型層５４の表面の端縁（リセスの上端縁）とを可
能な限り接近させることが必要である。しかし、ゲート
電極の下部が厚いｎ+ 型層５４とが直接接触してしまう
と、ｎ+型層５４中の電子密度が高いため、ショットキ
ー特性が劣化する。そのため、障壁高さの低下およびゲ
ートショットキーのＩ−Ｖ特性の理想因子ｎの増加が起
こるため、リーク電流も増加してしまうので好ましくな
い。そこで、この発明では、等方性エッチングでは、既
に説明したように、下地の高密度不純物添加層すなわち
ここではＧａＡｓのｎ+ 型層５４に対して全ての方向に
同一のエッチレイトでエッチングが進行することに着目
し、この等方性エッチングによってリセス７４を形成
し、続いて、斜め蒸着法を用いてゲート電極８２を形成
している。この等方性エッチングのため、サイドエッチ
ングにより形成されたリセス側壁面７４ａのリセスエッ
チングプロファイルは，絶縁膜エッジ部Ｂを中心とする
１／４円となる。そして、電極用金属の斜め蒸着によっ
て、リセス底面７４ｂからリセス側壁面７４ａの一部分
上に亙ってゲート電極８２を形成する。このようにする
と、エッチングの深さと蒸着角度θとによって、ゲート
・ソース間距離Ｌ4 を決め、これにより、ソース抵抗を
きめることが出来る。
【００３９】次に、図５を参照して、このようにして製
造されたＨＥＭＴ素子の特性と、上述した等方性エッチ
ングおよび斜め蒸着との関係を説明する。上述したよう
に、この実施の形態では、高密度不純物添加層であるｎ
+ 層５４に対して、等方性のサイドエッチングを施すこ
とによって、リセスを形成する。このリセスの、側壁面
７４ａの断面は、実質的に１／４円形状となる。そし
て、この湾曲状の側壁面７４ａ上へ乗り上げるように、
ゲート電極８２が形成される。ゲート電極８２の乗り上
げ部分の端縁の位置は、上述したように、絶縁膜のエッ
ジ部（Ｂ点）からリセス７４の底面７４ｂに立てた垂線
Ｈ（破線で示してある）を基準とした蒸着角度θによっ
て、決定される。図５には、ＧａＡｓのｎ+ 型層５４の
膜厚を１０００Ａ゜とし、キャリア濃度を２×１０18／
ｃｍ3 とした場合について、傾斜角θがθ1 ＝１０゜、
θ2 ＝２０゜およびθ3 ＝４０゜のときのリセス底面７
４ｂからの垂直距離すなわちｎ+ 型層の残存膜厚Ｉが示
されている。この残存膜厚Ｉは、傾斜角が１０゜のとき
はＩ1 ＝１５Ａ゜、２０゜のときはＩ2 ＝６０Ａ゜、４
０゜のときはＩ3 ＝２３０Ａ゜である。このように、残
存膜厚の厚さは、傾斜角θが大きいほど、大きくなる。
ここで、このゲート電極８２と側壁面７４ａとの接触部
分の下には、ゲート電極８２に電圧が印可されていない
ときに、空乏層が形成される。この空乏層の深さは、キ
ャリア濃度が２×１０18／ｃｍ3 の場合には２３０Ａ゜
となり、傾斜角が４０゜のときの残存膜厚Ｉ3 と一致す
る。すなわち、キャリア濃度が２×１０18／ｃｍ3 の場
合、斜め蒸着の傾斜角を４０゜以下とすれば、接触部分
の下のｎ+ 型層５４を完全に空乏化することができる。
したがって、ｎ+ 型層５４とゲート電極８２との接触面
で電流がリークすることはなく、ショットキー特性の低
下を防止することができる。これに対して、キャリア濃
度が２×１０18／ｃｍ3 の場合に、斜め蒸着の傾斜角が
４０゜よりも大きいと、接触部分の下のｎ+ 型層５４を
完全に空乏化することができず、非空乏化領域が発生す
る。この場合には、ｎ+ 型層５４は低抵抗であるため、
ゲート電極８２との間で電流がリークするおそれがあ
り、ショットキー特性が低下する。
造されたＨＥＭＴ素子の特性と、上述した等方性エッチ
ングおよび斜め蒸着との関係を説明する。上述したよう
に、この実施の形態では、高密度不純物添加層であるｎ
+ 層５４に対して、等方性のサイドエッチングを施すこ
とによって、リセスを形成する。このリセスの、側壁面
７４ａの断面は、実質的に１／４円形状となる。そし
て、この湾曲状の側壁面７４ａ上へ乗り上げるように、
ゲート電極８２が形成される。ゲート電極８２の乗り上
げ部分の端縁の位置は、上述したように、絶縁膜のエッ
ジ部（Ｂ点）からリセス７４の底面７４ｂに立てた垂線
Ｈ（破線で示してある）を基準とした蒸着角度θによっ
て、決定される。図５には、ＧａＡｓのｎ+ 型層５４の
膜厚を１０００Ａ゜とし、キャリア濃度を２×１０18／
ｃｍ3 とした場合について、傾斜角θがθ1 ＝１０゜、
θ2 ＝２０゜およびθ3 ＝４０゜のときのリセス底面７
４ｂからの垂直距離すなわちｎ+ 型層の残存膜厚Ｉが示
されている。この残存膜厚Ｉは、傾斜角が１０゜のとき
はＩ1 ＝１５Ａ゜、２０゜のときはＩ2 ＝６０Ａ゜、４
０゜のときはＩ3 ＝２３０Ａ゜である。このように、残
存膜厚の厚さは、傾斜角θが大きいほど、大きくなる。
ここで、このゲート電極８２と側壁面７４ａとの接触部
分の下には、ゲート電極８２に電圧が印可されていない
ときに、空乏層が形成される。この空乏層の深さは、キ
ャリア濃度が２×１０18／ｃｍ3 の場合には２３０Ａ゜
となり、傾斜角が４０゜のときの残存膜厚Ｉ3 と一致す
る。すなわち、キャリア濃度が２×１０18／ｃｍ3 の場
合、斜め蒸着の傾斜角を４０゜以下とすれば、接触部分
の下のｎ+ 型層５４を完全に空乏化することができる。
したがって、ｎ+ 型層５４とゲート電極８２との接触面
で電流がリークすることはなく、ショットキー特性の低
下を防止することができる。これに対して、キャリア濃
度が２×１０18／ｃｍ3 の場合に、斜め蒸着の傾斜角が
４０゜よりも大きいと、接触部分の下のｎ+ 型層５４を
完全に空乏化することができず、非空乏化領域が発生す
る。この場合には、ｎ+ 型層５４は低抵抗であるため、
ゲート電極８２との間で電流がリークするおそれがあ
り、ショットキー特性が低下する。
【００４０】上述した実施例では、この発明を特定の材
料を使用し、また、特定の条件で形成した例につき説明
したが、この発明は多くの変更および変形を行なうこと
が出来る。例えば、上述した実施例では、ｎ+ 型層５４
の表面からｎ型層５２の表面までの深さを有するリセス
７４を設けた例につき説明したが、リセスエッチングに
よってｎ+ 型層５４が完全に除去されずに、ｎ+ 型層５
４の一部分が薄膜として残存したとしても、ｎ型層５２
とｎ+ 型層５４との界面から膜厚が最大でも２１５Ａ°
程度残存したとしてもショットキー特性は損なわれない
ので、何ら支障はない。
料を使用し、また、特定の条件で形成した例につき説明
したが、この発明は多くの変更および変形を行なうこと
が出来る。例えば、上述した実施例では、ｎ+ 型層５４
の表面からｎ型層５２の表面までの深さを有するリセス
７４を設けた例につき説明したが、リセスエッチングに
よってｎ+ 型層５４が完全に除去されずに、ｎ+ 型層５
４の一部分が薄膜として残存したとしても、ｎ型層５２
とｎ+ 型層５４との界面から膜厚が最大でも２１５Ａ°
程度残存したとしてもショットキー特性は損なわれない
ので、何ら支障はない。
【００４１】また、リセスエッチングによって、ｎ+ 型
層５４が完全に除去され、さらにその下側のｎ型層５２
の厚みの一部分にまでエッチされたとしても、４０°の
蒸着角度を行なってゲート電極８２を、リセス７４の側
壁面７４ａに部分的に乗り上げるように形成しても、シ
ョットキー特性は劣化する恐れはない。このように、い
ずれの場合あっても、第２電極としてのゲート電極８２
に電圧を印加していない状態で、能動層として供するｎ
型層５２に生じている空乏層の端縁が高密度不純物添加
層としてのｎ+ 型層５４の下側にまで延在するように、
ゲート電極８２の一部分を第１電極６０側の、リセス７
４の側壁面７４ａ上に延在させて設けることが出来る。
従って、ショットキー特性は維持出来る。
層５４が完全に除去され、さらにその下側のｎ型層５２
の厚みの一部分にまでエッチされたとしても、４０°の
蒸着角度を行なってゲート電極８２を、リセス７４の側
壁面７４ａに部分的に乗り上げるように形成しても、シ
ョットキー特性は劣化する恐れはない。このように、い
ずれの場合あっても、第２電極としてのゲート電極８２
に電圧を印加していない状態で、能動層として供するｎ
型層５２に生じている空乏層の端縁が高密度不純物添加
層としてのｎ+ 型層５４の下側にまで延在するように、
ゲート電極８２の一部分を第１電極６０側の、リセス７
４の側壁面７４ａ上に延在させて設けることが出来る。
従って、ショットキー特性は維持出来る。
【００４２】また、ゲート電極８２の第１電極側の端縁
（図４にＣで示す。）が、ｎ+ 型層５４と接触して或い
はこの層５４の極めて接近して、設けられるので、ソー
ス抵抗を低減出来る。
（図４にＣで示す。）が、ｎ+ 型層５４と接触して或い
はこの層５４の極めて接近して、設けられるので、ソー
ス抵抗を低減出来る。
【００４３】ｎ+ 型層５４の厚さが一定であるとすると
仮定すると、絶縁膜エッジ部Ｂの位置がずれたとして
も、ゲート電極８２はセルフアライン的に形成されの
で、その一部分が絶縁膜パターン７０上に乗り上げて形
成される。そのため、ソース・ゲート間距離Ｌ4 は、常
に一定となる。
仮定すると、絶縁膜エッジ部Ｂの位置がずれたとして
も、ゲート電極８２はセルフアライン的に形成されの
で、その一部分が絶縁膜パターン７０上に乗り上げて形
成される。そのため、ソース・ゲート間距離Ｌ4 は、常
に一定となる。
【００４４】また、上述した実施例では、ＧａＡｓ基板
上にｎ−ＡｌＧａＡｓ／ｎ+ −ＧａＡｓを形成する例に
つき説明したが、最上層にｎ+ ＧａＡｓ層を有する層構
造、例えば、ｎ−ＧａＡｓ／ｎ+ −ＧａＡｓとか、ｐ−
ＧａＡｓ／ｎ−ＧａＡｓ／ｎ+ −ＧａＡｓとかの層構造
を基板上に形成する素子構造であっても良い。
上にｎ−ＡｌＧａＡｓ／ｎ+ −ＧａＡｓを形成する例に
つき説明したが、最上層にｎ+ ＧａＡｓ層を有する層構
造、例えば、ｎ−ＧａＡｓ／ｎ+ −ＧａＡｓとか、ｐ−
ＧａＡｓ／ｎ−ＧａＡｓ／ｎ+ −ＧａＡｓとかの層構造
を基板上に形成する素子構造であっても良い。
【００４５】また、上述した例では、ＧａＡｓやＡｌＧ
ａＡｓとかの化合物半導体材料を用いたが、この発明で
は、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、または、その他の適
当な化合物半導体材料を使用して構成することが出来
る。
ａＡｓとかの化合物半導体材料を用いたが、この発明で
は、ＩｎＧａＡｓ、ＩｎＡｌＡｓ、または、その他の適
当な化合物半導体材料を使用して構成することが出来
る。
【００４６】また、半導体素子としては、ＨＥＭＴに限
定されるものではなく、ＭＥＳＦＥＴとか、ＭＩＳＦＥ
Ｔとか、或いは、ＨＦＥＴといった半導体素子はもとよ
り、ダイオードであっても良い。ダイオードとして構成
する場合には、例えば、図３の（Ｂ）に点線で囲んで示
した部分を用いるか、これに相当する部分を製造すれば
良い。そうすれば、ソース電極６０を第１電極とし、ゲ
ート電極８２を第２電極としたダイオードが得られる。
定されるものではなく、ＭＥＳＦＥＴとか、ＭＩＳＦＥ
Ｔとか、或いは、ＨＦＥＴといった半導体素子はもとよ
り、ダイオードであっても良い。ダイオードとして構成
する場合には、例えば、図３の（Ｂ）に点線で囲んで示
した部分を用いるか、これに相当する部分を製造すれば
良い。そうすれば、ソース電極６０を第１電極とし、ゲ
ート電極８２を第２電極としたダイオードが得られる。
【００４７】
【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体素子およびその製造方法によれば、以下
に説明するような効果を奏することが出来る。
の発明の半導体素子およびその製造方法によれば、以下
に説明するような効果を奏することが出来る。
【００４８】まず、この半導体層は、第２電極の近傍
に、または、第２電極と接して、高密度不純物添加層を
有するように構成できるので、この高密度不純物添加層
上に設けた第１電極との間の抵抗、例えば、ソース抵抗
を従来よりも一層低減することが出来る。
に、または、第２電極と接して、高密度不純物添加層を
有するように構成できるので、この高密度不純物添加層
上に設けた第１電極との間の抵抗、例えば、ソース抵抗
を従来よりも一層低減することが出来る。
【００４９】また、高密度不純物添加層の膜厚を一定と
すると、等方性エッチングを用いたリセスエッチングお
よびこのリセスへの斜め蒸着による第２電極の形成によ
って、第１電極と第２電極との間のリセス距離をセルフ
アライン的に決まるので、このリセス距離の形成を再現
性よく行なうことが出来る。従って、従来よりも、高い
相互コンダクタンスが、再現性良く、得られる。
すると、等方性エッチングを用いたリセスエッチングお
よびこのリセスへの斜め蒸着による第２電極の形成によ
って、第１電極と第２電極との間のリセス距離をセルフ
アライン的に決まるので、このリセス距離の形成を再現
性よく行なうことが出来る。従って、従来よりも、高い
相互コンダクタンスが、再現性良く、得られる。
【００５０】また、第２電極がリセス底面と接する距離
（例えば、ゲート長自体、または、ゲート長方向に対応
する方向に沿って測った距離）を、第２電極形成のため
に設けたレジストパターンの開口部の最短距離よりも短
くすることが出来る。
（例えば、ゲート長自体、または、ゲート長方向に対応
する方向に沿って測った距離）を、第２電極形成のため
に設けたレジストパターンの開口部の最短距離よりも短
くすることが出来る。
【００５１】また、第２電極がその下側の層と接触して
いる部分のうち、高密度不純物添加層の部分は、完全に
空乏化しているので、従来の半導体素子の場合とは異な
り、第２電極のショットキー特性は劣化しない。
いる部分のうち、高密度不純物添加層の部分は、完全に
空乏化しているので、従来の半導体素子の場合とは異な
り、第２電極のショットキー特性は劣化しない。
【図１】（Ａ）〜（Ｃ）は、この発明の半導体素子の製
造方法の説明に供する前半の工程図である。
造方法の説明に供する前半の工程図である。
【図２】（Ａ）〜（Ｃ）は、図１に続く、中間の工程図
である。
である。
【図３】（Ａ）および（Ｂ）は、図２に続く、後半の工
程図である。
程図である。
【図４】この発明で使用する斜め蒸着とそれにより形成
されるゲート電極の説明に供する概略的断面図である。
されるゲート電極の説明に供する概略的断面図である。
【図５】図２の（Ｃ）で形成されたリセスに、ゲート金
属を斜め蒸着する際の、蒸着角度と、ゲート電極がリセ
ス面上に形成される状態との関係を説明するための説明
図である。
属を斜め蒸着する際の、蒸着角度と、ゲート電極がリセ
ス面上に形成される状態との関係を説明するための説明
図である。
【図６】従来のＴＩ型構造のＧａＡｓＦＥＴの製造方法
を説明するための工程図である。
を説明するための工程図である。
【図７】図６の（Ｆ）のゲート電極を中心とした周辺部
分の状態を拡大して概略的に示した図である。
分の状態を拡大して概略的に示した図である。
５０：半導体基板（例えば、ＧａＡｓ基板） ５２：ｎ型層（例えば、ＡｌＧａＡｓのｎ型層） ５４：高密度不純物添加層（例えば、ＧａＡｓのｎ+ 型
層） ５６：多層構造（例えば、２層構造） ６０：第１電極（例えば、ソース電極） ６２：第３電極（例えば、ドレイン電極） ６４：絶縁膜（例えば、Ｓｉ−Ｎ膜） ６６：開口部、 ６８：レジストパ
ターン ７０：絶縁膜パターン、 ７２：開口部 ７４：リセス、 ７４ａ：（リセス
の）側壁面 ７４ｂ：（リセスの）底面、 ８０：２層構造マ
スク ８２：第２電極（例えば、ゲート電極） ８４：金属層（ゲート金属層）
層） ５６：多層構造（例えば、２層構造） ６０：第１電極（例えば、ソース電極） ６２：第３電極（例えば、ドレイン電極） ６４：絶縁膜（例えば、Ｓｉ−Ｎ膜） ６６：開口部、 ６８：レジストパ
ターン ７０：絶縁膜パターン、 ７２：開口部 ７４：リセス、 ７４ａ：（リセス
の）側壁面 ７４ｂ：（リセスの）底面、 ８０：２層構造マ
スク ８２：第２電極（例えば、ゲート電極） ８４：金属層（ゲート金属層）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−65141（ＪＰ，Ａ) 特開 平３−71643（ＪＰ，Ａ) 特開 昭61−121367（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/812
Claims (2)
- 【請求項１】 半導体基板上に形成された能動層と、前
記能動層上に形成された高密度不純物添加層とを有する
活性層と、 前記高密度不純物添加層上に形成された第１電極と、 前記活性層に形成された、実質的に平坦な底面とこの底
面から実質的に一定の曲率にしたがってせり上がる側壁
面とを備えたリセスと、 一部が前記側壁面と接触するように前記リセス内に形成
された第２電極と、 を備え、 前記第２電極に電圧が印可されていないときに、前記第
２電極と前記側壁面との接触部分の下の前記高密度不純
物添加層が完全に空乏化するように、この接触部分の端
縁の位置を設定したことを特徴とする半導体素子。 - 【請求項２】 半導体基板上に、活性領域を構成する能
動層および高密度不純物添加層を順次形成する工程と、 前記高密度不純物添加層の上面に第１電極を形成する工
程と、 前記高密度不純物添加層上に絶縁層を形成する工程と、 前記絶縁層上に逆テーパ形状の第１の開口部を有するマ
スク層を形成する工程と、 前記マスク層をマスクにして前記絶縁層に対して異方性
エッチングを行うことにより、前記絶縁層に順テーパ形
状の第２の開口部を形成する工程と、 前記第２の開口部から露出する前記高密度不純物添加層
表面に対して等方性エッチングを行うことにより、実質
的に平坦な底面とこの底面から実質的に一定の曲率にし
たがってせり上がる側壁面とを備えたリセスを形成する
工程と、 前記第１の開口部が形成された前記マスク層および前記
第２の開口部が形成された前記絶縁層をマスクとして、
前記第２電極に電圧が印可されていないときに前記第２
電極と前記側壁面との接触部分の下の前記高密度不純物
添加層が完全に空乏化するような傾斜角で斜め蒸着を行
うことにより、前記リセスの前記底面から前記側壁面の
一部にわたる領域に、第２電極を形成する工程と、 前記マスク層および前記絶縁層をリフトオフする工程
と、 を含むことを特徴とする半導体素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184939A JP3027236B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体素子およびその製造方法 |
| KR1019920008008A KR100251788B1 (ko) | 1991-07-25 | 1992-05-12 | 반도체 장치 |
| US08/230,873 US5412236A (en) | 1991-07-25 | 1994-04-20 | Compound semiconductor device and method of making it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3184939A JP3027236B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529356A JPH0529356A (ja) | 1993-02-05 |
| JP3027236B2 true JP3027236B2 (ja) | 2000-03-27 |
Family
ID=16162001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3184939A Expired - Fee Related JP3027236B2 (ja) | 1991-07-25 | 1991-07-25 | 半導体素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5412236A (ja) |
| JP (1) | JP3027236B2 (ja) |
| KR (1) | KR100251788B1 (ja) |
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| US6262444B1 (en) | 1997-04-23 | 2001-07-17 | Nec Corporation | Field-effect semiconductor device with a recess profile |
| US20050139838A1 (en) * | 2003-12-26 | 2005-06-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US8907350B2 (en) * | 2010-04-28 | 2014-12-09 | Cree, Inc. | Semiconductor devices having improved adhesion and methods of fabricating the same |
| CN112736136B (zh) * | 2019-10-28 | 2022-07-26 | 苏州能讯高能半导体有限公司 | 一种半导体器件及其制备方法 |
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|---|---|---|---|---|
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| US4916498A (en) * | 1985-09-15 | 1990-04-10 | Trw Inc. | High electron mobility power transistor |
| JPS62188378A (ja) * | 1986-02-14 | 1987-08-17 | Nec Corp | 電界効果型半導体装置の製造方法 |
| US4774555A (en) * | 1987-08-07 | 1988-09-27 | Siemens Corporate Research And Support, Inc. | Power hemt structure |
| JPH0265141A (ja) * | 1988-08-30 | 1990-03-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JPH03145738A (ja) * | 1989-10-31 | 1991-06-20 | Oki Electric Ind Co Ltd | ゲート電極形成方法 |
-
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- 1991-07-25 JP JP3184939A patent/JP3027236B2/ja not_active Expired - Fee Related
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- 1992-05-12 KR KR1019920008008A patent/KR100251788B1/ko not_active IP Right Cessation
-
1994
- 1994-04-20 US US08/230,873 patent/US5412236A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100251788B1 (ko) | 2000-04-15 |
| US5412236A (en) | 1995-05-02 |
| JPH0529356A (ja) | 1993-02-05 |
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