JPH0822998A - 半導体装置、及びその製造方法 - Google Patents

半導体装置、及びその製造方法

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JPH0822998A
JPH0822998A JP6154717A JP15471794A JPH0822998A JP H0822998 A JPH0822998 A JP H0822998A JP 6154717 A JP6154717 A JP 6154717A JP 15471794 A JP15471794 A JP 15471794A JP H0822998 A JPH0822998 A JP H0822998A
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gate electrode
compound semiconductor
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semiconductor substrate
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Yuuki Oku
友希 奥
Shinichi Miyakuni
晋一 宮國
Nobuyuki Kasai
信之 笠井
Yasutaka Kono
康孝 河野
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【目的】 ＦＥＴの耐電力性（ドレイン耐圧），信頼
性，歩留り，ＶP の制御性，相互コンダクタンス，動作
速度を向上させることを目的とする。 【構成】 高融点金属ゲート電極５とｎ層２，ｎ´層
３，ｎ+ 層４及びリセスを自己整合的に形成するととも
に、リセス形成のためのエッチングの後にｎ層形成のた
めのイオン注入を行い、ゲート電極を形成するという方
法を用いてＦＥＴを作製する。 【効果】 高融点金属ゲートによる高信頼性、リセス構
造による高耐電力性（高ドレイン耐圧）、ゲート、リセ
ス、各能動層の自己整合的形成による相互コンダクタン
ス、動作速度の向上が同時に実現され、さらにリセスエ
ッチングの後にｎ層イオン注入を行うためＶP の制御性
が良好となり、歩留りが改善される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は高融点金属電極を有する
電界効果トランジスタ、ヘテロ接合バイポーラトランジ
スタ等の半導体装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】化合物半導体を用いた電界効果トランジ
スタ（Field Effect Transistor 、 以下ではＦＥＴと略
記する）において、チャンネル層等の能動層としては、
通常ｎ型層が用いられる。そこで、以下ではチャンネル
層をｎ層、第１の高濃度層をｎ´層、第２の高濃度層を
ｎ+ 層と記すことにする。また、チャンネル層の下に形
成されるチャンネル層と逆の導電型の不純物を含む層は
通常ｐ型層である。このｐ型層は埋め込みｐ層と呼ばれ
ており、以下ではこの名称を用いる。
【０００３】従来、プレーナ型の化合物半導体ＦＥＴで
は、ソース抵抗及びドレイン抵抗を低減し相互コンダク
タンスを向上させるため、ゲート電極直下のｎ層に隣接
して、ｎ層より高濃度のｎ型不純物を含むゲート電極と
自己整合的に形成れたｎ+ 層を有する構造が用いられて
いた。ｎ+ 層はゲート電極をマスクとしたイオン注入に
よって形成されるが、イオン注入後に活性化のためのア
ニール工程が必要であるため、一般にこのゲート電極に
は高融点金属が用いられている。しかし、この構造にお
いてはゲート電極とｎ+ 層間の容量が高速動作の障害と
なり、さらにゲート長が１．０μｍ以下の場合は短チャ
ンネル効果が問題となるため、現在ではｎ+ 層をゲート
電極から後退させ、この間に不純物濃度がｎ層の濃度と
ｎ+ 層の濃度の中間の値をもつｎ´層を設けたＬＤＤ
（Lightly Doped Drain ）構造が用いられている。図２
５(a) は、このような従来のプレーナ型のＬＤＤ構造Ｆ
ＥＴの例であり、図において１は化合物半導体基板、２
はｎ層、３はｎ′層、４はｎ+ 層、５は高融点金属ゲー
ト電極、６は絶縁膜、７はオーミック電極である。
【０００４】次に上記の図２５(a) に示したＬＤＤ構造
ＦＥＴの製造方法について説明する。図２６(a) に示す
ように、化合物半導体基板１上に注入マスクとなるレジ
スト膜１０を形成し、ｎ型不純物をｎ層を形成するため
所定の深さにイオン注入する。このとき、加速エネルギ
ーによって決まる注入深さとドーズ量でＦＥＴのピンチ
オフ電圧Ｖp を制御することができる。一例を挙げる
と、加速エネルギー７０ｋｅＶ，ドーズ量７×１０+12
cm -2でＳｉイオンを注入するとＶp は−２．０Ｖにな
る。次に図２６(b) に示すようにレジスト１０を除去
後、高融点金属薄膜５を被着し、ゲートパターンをレジ
スト１１で形成する。このとき高融点金属薄膜としては
特開昭６３−１４２６８１号公報に示されたようなＷＳ
ｉ，ＷＳｉＮ，ＷＮあるいはＴｉＷ等が用いられる。次
に図２６(c) に示すようにレジスト膜１１をマスクに反
応性イオンエッチング（Reactive Ion Etching、以下Ｒ
ＩＥと略記する）で高融点金属薄膜５をエッチングす
る。ＲＩＥはＣＦ4 ＋Ｏ2 ，ＳＦ6 ＋ＣＨＦ3 などのガ
スを用いることで、高融点金属薄膜５をレジスト１１に
対してパターンシフトなしに垂直加工できる。次に図２
６(d) に示すようにレジスト１１を除去後、レジスト膜
１２をパターン形成し、レジスト１２と高融点金属ゲー
ト電極５をマスクにｎ′層３を形成するためのイオン注
入を行う。このとき注入深さはｎ層２とほぼ同一の深さ
にする。次に図２６(e) に示すようにレジスト膜１２を
除去後、絶縁膜１３を被着し、ＲＩＥ等の方法でエッチ
バックし、高融点金属ゲート電極５の側壁に絶縁膜１３
（サイドウォールともいう）を残す。絶縁膜１３にはＳ
ｉＯ2 膜を用い、エッチバックはＣＨＦ3 ＋Ｏ2 ガスを
用いたＲＩＥ等で行う。次に図２６(f) に示すようにレ
ジスト膜１４を形成し、レジスト膜１４、高融点金属ゲ
ート電極５、絶縁膜１３をマスクにｎ+ 層４を形成する
ためのイオン注入を行う。このときの注入深さもｎ層２
とほぼ同一の深さにする。最後に図２６(g) に示すよう
にレジスト膜１４，絶縁膜１３を除去後、ｎ層，ｎ′
層，ｎ+ 層の不純物が活性化するように温度８００℃程
度のアニールを行い、絶縁膜６とソース・ドレイン電極
となるオーミック電極７を形成する。なお、アニールは
ｎ層を活性化する際に１回、ｎ′，ｎ+ 層を活性化する
際にもう１回と、２回に分ける場合もある。また、ｎ型
不純物を注入する工程（図２６(a) ）において、ｎ型不
純物のみでなくｎ層より深くｐ型不純物をも注入するこ
とがある。これは前述のようにゲート長が１．０μｍ以
下のＦＥＴにおける短チャネル効果を抑制するためであ
る。これにより、図２５(b) に示す、能動層下の全面に
埋め込みｐ層３１が形成された構造のＦＥＴが作製でき
る。このような構造をもつＦＥＴの例はM.Noda et al.,
IEEE Transactions on Electron Devices,vol.39(1992)
p757に示されており、ＢＰＬＤＤ（Buried p-layer LD
D）ＦＥＴと呼ばれている。このときｎ+ 層／埋め込み
ｐ層界面とｎ層／埋め込みｐ層界面ではｎ+層／埋め込
みｐ層界面の方が空乏層厚が小さく、容量が大きくな
る。ｎ+ 層の下のｐ型層は短チャンネル効果の抑制に対
してはほとんど効果をもたないが、ｎ+層／ｐ型層界面
の容量はＦＥＴの動作速度を低下させる。そこで、ｐ型
不純物の注入ができるだけｎ+ 層の直下には行われない
ようにｎ+ 層上をレジストパターンでマスクした後、ｐ
型不純物を注入する方法もある。しかし、このレジスト
パターンはｎ+ 層と自己整合的に形成されるわけではな
い。
【０００５】このようにして作製したＦＥＴは、ｎ層の
形成にイオン注入を用いているためＶp の制御性が良好
であり、またゲート電極に高融点金属を用いているため
ゲート電極とｎ層との接合の信頼性が高い反面、電流が
能動層の表面近くを流れるため耐電力性（ドレイン耐
圧）が低い欠点を持つ。
【０００６】ｎ層上にｎ+ 層が積層された能動層に、リ
セスをｎ層まで掘り込み、このリセス内に低抵抗金属ゲ
ートを設けた構造の化合物半導体ＦＥＴも従来から用い
られている。図２７は、B.TurnerによってGallium Arse
nide edited by M.J.Howes and D.V.Morgan,1985,John
Wiley & Sons Ltd,Chapter10,p377 に示されたこのよう
なＦＥＴの例であり、図において１は化合物半導体基
板、２はｎ層、４はｎ+層、７はオーミック電極、８は
低抵抗金属ゲート電極である。
【０００７】次に上記の図２７に示したリセス構造を備
えたＦＥＴの製造方法について説明する。図２８(a) に
示すように、あらかじめｎ層２，ｎ+ 層４を有する化合
物半導体基板１上にオーミック電極７を形成し、レジス
ト膜１７を所定の開口パターンを有するように形成す
る。次に図２８(b) に示すように、ｎ+ 層４及びｎ層２
を酒石酸等を用いてウェットエッチングすることにより
リセスを形成し、レジスト膜１７をマスクに低抵抗金属
薄膜８を被着する。このときの低抵抗金属薄膜８には、
Ｔｉ／ＡｕやＴｉ／Ａｌなどの金属が用いられる。次に
図２８(c) に示すようにレジスト膜１７を有機系の溶剤
で溶かし、このレジスト膜上の低抵抗金属薄膜８をリフ
トオフすることで低抵抗金属ゲート電極８を形成する。
ここでは、リセスの形成とゲート電極の形成には、同一
のレジストパターン１７が用いられている。従って、ゲ
ート電極はリセスに対して自己整合的に形成されている
ことになる。
【０００８】このようにして作製したＦＥＴはリセス構
造を用いているため、前記のＢＰＬＤＤ構造ＦＥＴより
電流が能動層の深い領域を流れ、ドレイン端での電流集
中が緩和されて耐電力性（ドレイン耐圧）が高い反面、
一般にリセス形成のためのエッチングの精密な制御が困
難であるためＶp の制御性に乏しく、またゲート電極に
低抵抗金属を用いているため、高融点金属ゲート電極を
用いたＦＥＴに比べてゲート電極とｎ層との接合の信頼
性が低いとされている。ゲート長はレジスト膜１７の開
口幅で決まる。
【０００９】上述のようにゲート電極に低抵抗金属を用
いた場合、ゲート電極とｎ層との接合の信頼性が問題と
なる。そこで、リセス内に設置するゲートを高融点金属
膜上に低抵抗金属膜が積層された構造とすることによっ
て、上記の接合の信頼性の向上を図った例がある。図２
９は、I.Hanyu et al.,Electronics Letters,vol.24(19
88)p1327に示されたこのような化合物半導体ＦＥＴの例
であり、図において１は化合物半導体基板、２はｎ層、
４はｎ+ 層、５はゲート電極の高融点金属層、６は絶縁
膜、７はオーミック電極、８はゲート電極の低抵抗金属
層、７０は高融点金属層におけるポーラスな部分であ
る。２の層は上記論文ではｎ型ＡｌＧａＡｓ／ＧａＡｓ
の二層からなっているが、これを単純なｎ層としても、
ゲート電極の構造及びその製造工程に関する議論には影
響しないため、以下では単にｎ層として説明する。
【００１０】次に上記の図２９に示したゲートに高融点
金属と低抵抗金属の二層構造を用いたＦＥＴの製造方法
について説明する。図３０(a) に示すように、ｎ層２と
ｎ+層４がエピタキシャル成長またはイオン注入であら
かじめ形成されている化合物半導体基板１上に絶縁膜１
８を被着し、レジスト膜１９を開口パターンを有するよ
うに形成する。次に図３０(b) に示すように、レジスト
膜１９をマスクに絶縁膜１８をエッチングし、さらにｎ
+ 層４及びｎ層２をエッチングし、ｎ層２の途中でこの
エッチングを停止させる。この際、絶縁膜１８の加工は
絶縁膜がＳｉＯ2 ならＣＨＦ3 ＋Ｏ2 ガスを用いたＲＩ
Ｅで、ｎ+ 層４，ｎ層２のエッチングはＣｌ2 ガスを用
いたプラズマエッチング、又は酒石酸によるウェットエ
ッチングで行う。次に図３０(c) に示すように、レジス
ト膜１９を除去後、絶縁膜２０を被着する。このときの
絶縁膜２０の膜厚とレジスト膜１９の開口パターン幅で
ゲート長が決定されることになる。次に図３０(d) に示
すように、絶縁膜２０をエッチバックし、リセス内に絶
縁膜２０の側壁膜を残す。次に図３０(e) に示すよう
に、高融点金属薄膜５を被着し、アニール後低抵抗金属
薄膜８を被着する。このとき高融点金属薄膜５の被着は
スパッタ等の方法でＷＳｉ，ＷＳｉＮ，ＷＮなどの材料
を被着するためｎ層２にダメージが入る。従って低抵抗
金属薄膜８であるＡｕ等を被着する前にアニールが必要
となる。アニールは４００〜５００℃程度の温度で行
う。また、段差部上に被着された高融点金属薄膜のエッ
ジ部には、図に点線で示したポーラスな部分７０ができ
る。次に図３０(f) に示すように、レジスト膜２１を形
成し、低抵抗金属薄膜８をＡｒガスを用いたイオンミリ
ングでエッチングし、高融点金属薄膜２１をＣＦ4 ＋Ｏ
2 ガスまたはＣＨＦ3 ＋ＳＦ6 ガスを用いたＲＩＥでエ
ッチングする。さらに図３０(g) に示すように、レジス
ト膜２１，絶縁膜１８，絶縁膜２０を除去し、ソース・
ドレイン電極となるオーミック電極７を形成する。最後
に図３０(h) に示すように、全面に絶縁膜６を被着した
後、オーミック電極７上の所定の領域の絶縁膜６をエッ
チングにより除去する。ここで形成されたゲート電極の
上部面は中央にＶ字型の窪みがある凹形となる。また、
この製造方法においても、ゲート電極はリセスに対して
自己整合的に形成されている。
【００１１】以上のように形成されたＦＥＴは、リセス
構造を用いているため耐電力性（ドレイン耐圧）が高
く、またｎ層と接しているゲート電極層は高融点金属膜
層であるためこの接合の信頼性も高い反面、前述のよう
にリセスの形成にエッチングを用いるためＶp の制御が
難しい。さらに、上記のようにゲート電極の高融点金属
層５がポーラスな部分（図２９，３０において点線で示
した部分）を含んでいるため、ＦＥＴ動作時にこの部分
において低抵抗金属薄膜８の高融点金属薄膜５中への異
常拡散が発生する可能性がある。
【００１２】また、前述のプレーナ型のＬＤＤ構造ＦＥ
Ｔ（図２５(a) ）とリセス構造ＦＥＴ（図２７）の利点
を兼ね備えた、即ち耐電力性、信頼性、Ｖp の制御性の
全てが良好なＦＥＴとして、図３１に示すようなゲート
電極はリセス内に形成されているが、能動層の配置はＬ
ＤＤ構造であるようなものが考えられている。このＦＥ
Ｔの製造方法は、図３２(a),(b) に示すように、最初に
レジスト膜２５をマスクとしたエッチングで化合物半導
体基板１上にリセスを形成し、その後は図３２(c) 〜
(h) のように図２６に示したＬＤＤ構造ＦＥＴの製造方
法と同じ工程を用いるものである。しかし、この方法で
作製したＦＥＴは、前述の図２８及び図３０に示した方
法で作製したリセス構造ＦＥＴとは異なり、ゲート電極
がリセスに対して自己整合的でないため、ＦＥＴ特性の
均一性、再現性に問題があり、良好な歩留りが得られな
い。
【００１３】次にヘテロ接合バイポーラトランジスタ
（Heterojunction bipolar transistor 、以下ではＨＢ
Ｔと略記する）の従来の製造方法の例について説明す
る。図３３はN.Hayama and K.Hongo,IEEE Electron Dev
ice Letters,vol.11(1990)p388に示されたＨＢＴの断面
図である。本構造のＨＢＴはエミッタ（図中のＥ）とベ
ース（図中のＢ）電極の自己整合的な形成を行うことが
必要であり、側壁絶縁膜（図中のSiO 2 SIDE WALLS ）
を用いてエミッタとベースを分離して形成している。こ
の製造方法を示したのが図３４である。なお、図３４に
おいてはコレクタ層の記載は省略しており、化合物半導
体基板１に含まれている。まず図３４(a) に示すように
化合物半導体基板１上にベース層１１０，エミッタ層１
１１がエピタキシャル成長によって形成されている。こ
のエピタキシャル層上の全面にＳｉＮ膜１０１を被着
し、光リソグラフィ及びエッチングにより、エミッタを
形成する領域上にのみＳｉＮ膜１０１を残す。次に図３
４(b) に示すようにＳｉＮ膜１０１をマスクにエミッタ
層１１１の中間までＣｌ2 ガスを使ったドライエッチン
グでエッチングし、エミッタとなるメサ構造を形成す
る。次に図３４(c) に示すように基板上の全面にＳｉＯ
2 膜１０２を被着し、エッチバックすることで上記メサ
構造の側面に第１の側壁ＳｉＯ2 膜１０２を残す。さら
に第１の側壁ＳｉＯ2膜１０２の外側に残ったエミッタ
層１１１をベース１１０の上層面が露出するまでウェッ
トエッチングでエッチングする。次に図３４(d) に示す
ようにベース電極（ＡｕＭｎ）１０３を蒸着によって被
着する。次に図３４(e) に示すようにイオンミリングを
斜めから行うことで側壁ＳｉＯ2 膜１０２の側面に薄く
被着したベース電極１０３をエッチング除去する。次に
図３４(f) に示すようにさらに第２の側壁ＳｉＯ2 膜１
０４を形成する。形成方法は第１の側壁ＳｉＯ2 膜と同
じである。次に図３４(g) に示すように第２の側壁Ｓｉ
Ｏ2 膜１０４をマスクにベース電極１０３をイオンミリ
ングでエッチング除去する。次に図３４(h) に示すよう
にＳｉＮ膜１０１を第１の側壁ＳｉＯ2 膜１０２，第２
の側壁ＳｉＯ2 膜１０４に対して選択的に除去する。選
択的に除去するにはＳＦ6 ガスを用いたプラズマエッチ
ング等で簡単にできる。最後に図３４(i) に示すように
エミッタ電極１０５を形成すれば、図３３に示した構造
が完成する。
【００１４】しかしながら、上記の方法では側壁ＳｉＯ
2 膜を用いるため、側壁ＳｉＯ2 膜形成時のＲＩＥによ
るエッチバックで基板にダメージが入ること、あるいは
基板そのものがエッチングされてしまうことなどが素子
特性の劣化、あるいは素子特性のバラツキ増大につなが
った。またベース電極を除去するために斜めイオンミリ
ングを用いているので、エッチング残りの発生あるいは
過剰なエッチングによる素子特性の劣化も見られた。
【００１５】
【発明が解決しようとする課題】上述のように従来のＦ
ＥＴにおいては、高融点金属ゲートを用いたプレーナ型
のＬＤＤ構造ＦＥＴは耐電力性（ドレイン耐圧）が低
く、高融点金属ゲートを用いたリセス構造ＦＥＴはＶp
の制御性に劣るという問題がある。また、これらの問題
を解決するためにリセスを形成した後にｎ層イオン注入
を行い、さらにＬＤＤ構造を作り込むという方法で作成
したＦＥＴは、リセスと高融点金属ゲートが自己整合的
に形成されておらず、良好な歩留が得られない。さら
に、短チャンネル効果を抑制するために、埋め込みｐ層
を用いた従来のＢＰＬＤＤ構造ＦＥＴにおいては、ｎ+
層と埋め込みｐ層の間の容量を無くするため、ｎ+ 層以
外の能動層即ちｎ層及びｎ´層の下にのみ埋め込みｐ層
を形成しようとしても、ｎ+ 層と自己整合的に形成する
ことができないため、ｎ+ 層と埋め込みｐ層の間の容量
が残ってしまい、動作速度の低下を招くという問題があ
る。
【００１６】一方、従来のＨＢＴにおいては、側壁Ｓｉ
Ｏ2 膜形成時のＲＩＥ及びベース電極除去のための斜め
イオンミリングによる、素子特性の劣化、素子特性のバ
ラツキ増大という問題がある。
【００１７】本発明は上記の問題に鑑み、リセスを形成
した後にｎ層または埋め込みｐ層のイオン注入を行い、
さらにリセスと自己整合的に高融点金属ゲートを形成し
た後、ＬＤＤ構造を作り込むという方法を用いてＦＥＴ
を作成することにより、耐電力性、信頼性、Ｖp の制御
性、歩留、相互コンダクタンス、動作速度を同時に改善
することを目的とする。
【００１８】また本発明は上記の問題に鑑み、エミッタ
領域のメサをエミッタ電極となる高融点金属電極と自己
整合的に形成することにより、ＨＢＴの素子特性の劣
化、素子特性のバラツキを抑制することを目的とする。
【００１９】
【課題を解決するための手段】本発明（請求項１）に係
わる半導体装置は、その主表面にリセスが形成された化
合物半導体基板体と、該化合物半導体基板体のリセス内
の中央に形成された、その上部面が滑らかで、上に凸ま
たは平坦な断面形状を有する高融点金属からなるゲート
電極とを備えたものである。
【００２０】また、本発明（請求項２）に係わる半導体
装置は、上記の半導体装置（請求項１）において、前記
化合物半導体基板体が、化合物半導体基板と、該化合物
半導体基板上に形成された一導電型の不純物を含有した
化合物半導体からなり、前記ゲート電極直下に位置する
チャンネル層と、前記化合物半導体基板上に形成され
た、前記チャンネル層と同一導電型の不純物を前記チャ
ンネル層より高濃度に含有した化合物半導体からなり、
前記ゲート電極直下領域以外の前記リセス領域に位置す
る第１の高濃度層と、前記化合物半導体基板上に形成さ
れた、前記チャンネル層と同一導電型の不純物を前記第
１の高濃度層より高濃度に含有した化合物半導体からな
り、前記リセス領域以外の領域に前記リセス領域を挟ん
で位置する第２の高濃度層とを有するものである。
【００２１】また、本発明（請求項３）に係わる半導体
装置は、上記の半導体装置（請求項２）において、前記
化合物半導体基板体が、前記リセスの内側面のこれに隣
接する内側の所定の領域にも前記第２の高濃度層を有す
るものである。
【００２２】また、本発明（請求項４）に係わる半導体
装置は、上記の半導体装置（請求項２）において、前記
化合物半導体基板体が、前記リセスの内側面のこれに隣
接する外側の所定の領域にも前記第１の高濃度層を有す
るものである。
【００２３】また、本発明（請求項５）に係わる半導体
装置は、上記の半導体装置（請求項１）において、前記
化合物半導体基板体が、化合物半導体基板と、該化合物
半導体基板上の全面に形成された、一導電型の不純物を
含有した化合物半導体からなるチャンネル層と、該チャ
ンネル層上に形成された、前記リセス領域以外の領域に
位置する前記チャンネル層と同一導電型の不純物を前記
チャンネル層より高濃度に含有した化合物半導体からな
る高濃度層とを有するものであり、前記リセスは、その
底面が前記チャンネル層内に位置するものである。
【００２４】また、本発明（請求項６）に係わる半導体
装置は、上記の半導体装置（請求項５）において、前記
の高融点金属からなるゲート電極の直上にのみ低抵抗金
属薄膜層を備えたものである。
【００２５】また、本発明（請求項７）に係わる半導体
装置は、上記の半導体装置（請求項１）において、前記
の高融点金属からなるゲート電極上に該ゲート電極幅よ
り大きな低抵抗金属薄膜層を備えたものである。
【００２６】また、本発明（請求項８）に係わる半導体
装置は、上記の半導体装置（請求項１）において、前記
リセスがその中心が一致する少なくとも二段以上のリセ
スであり、前記ゲート電極が前記二段以上のリセスのな
かで最も内側に位置するリセス内の中央に形成されてお
り、前記化合物半導体基板体が、化合物半導体基板と、
該化合物半導体基板上に形成された一導電型の不純物を
含有した化合物半導体からなり、前記ゲート電極直下に
位置するチャンネル層と、該化合物半導体基板上に形成
された前記チャンネル層と同一導電型の不純物を高濃度
に含有した化合物半導体からなり、前記ゲート電極領域
以外の領域に前記ゲート電極領域を挟んで位置する第１
の高濃度層と、該化合物半導体基板上に形成された、前
記チャンネル層と同一導電型の不純物を前記第１の高濃
度層より高濃度に含有した化合物半導体からなり、前記
ゲート電極領域及び前記第１の高濃度層領域以外の領域
に前記第１の高濃度層領域に隣接して位置する第２の高
濃度層とを有するものである。
【００２７】また、本発明（請求項９）に係わる半導体
装置の製造方法は、化合物半導体基板体の主表面上に絶
縁膜を形成し該絶縁膜の所定部分を除去して開口部を形
成する第１の工程と、前記開口部を有する絶縁膜をマス
クに前記化合物半導体基板体にリセスを掘り込む第２の
工程と、前記絶縁膜上及び前記開口部上に高融点金属薄
膜を被着する第３の工程と、前記高融点金属薄膜上の全
面にレジストを塗布しエッチバックにより前記開口部上
にのみ第１のレジストを残す第４の工程と、前記開口部
上に残った第１のレジストをマスクに高融点金属薄膜を
エッチングしゲート電極を形成する第５の工程とを含む
ものである。
【００２８】また、本発明（請求項１０）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する前記第３の工程が、スパッタ法
を用いるものである。
【００２９】また、本発明（請求項１１）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する前記第３の工程が、化学気相成
長法を用いるものである。
【００３０】また、本発明（請求項１２）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記第１の工程における前記化合物
半導体基板体が化合物半導体基板のみからなるものであ
り、前記開口部を有する絶縁膜をマスクに前記化合物半
導体基板体にリセスを掘り込む前記第２の工程の後、前
記絶縁膜上及び前記開口部上に高融点金属薄膜を被着す
る前記第３の工程の前に、前記リセス内に一導電型のチ
ャンネル層を形成するための不純物となるイオンを注入
する第６の工程と、前記開口部上に残った第１のレジス
トをマスクに高融点金属薄膜をエッチングしゲート電極
を形成する前記第５の工程の後、前記開口部を有する絶
縁膜と前記ゲート電極をマスクにして、前記チャンネル
層と同一導電型の第１の高濃度層を形成するための不純
物となるイオンを該第１の高濃度層の不純物濃度が前記
チャンネル層の不純物濃度より高くなるように注入する
第７の工程と、前記開口部にレジストを埋め込むように
前記開口部を有する絶縁膜上の全面にレジストを塗布
し、エッチバックにより前記開口部だけに第２のレジス
トを残す第８の工程と、前記開口部を有する絶縁膜を除
去する第９の工程と、前記ゲート電極とその側面に接し
て残された第２のレジストをマスクにチャンネル層と同
一導電型の第２の高濃度層を形成するための不純物とな
るイオンを該第２の高濃度層の不純物濃度が前記第１の
高濃度層の不純物濃度より高くなるように注入する第１
０の工程と、前記第２のレジストを除去する第１１の工
程と、注入されたイオンを活性化するためにアニールを
行う第１２の工程とを含み、該第１２の工程完了後の前
記化合物半導体基板体が、化合物半導体基板と、該化合
物半導体基板上に形成された、前記ゲート電極直下に位
置するチャンネル層と、前記化合物半導体基板上に形成
された、前記ゲート電極直下領域以外の前記リセス領域
に位置する第１の高濃度層と、前記化合物半導体基板上
に形成された、前記リセス領域以外の領域に前記リセス
領域を挟んで位置する第２の高濃度層とを有するもので
あり、前記ゲート電極を含む半導体基板主表面上の全面
にパッシベーションのための絶縁膜を被着する第１３の
工程と、ソース電極及びドレイン電極を形成しシンター
を行う第１４の工程とを含むものである。
【００３１】また、本発明（請求項１３）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１２）において、前記第２のレジストを除去する前
記第１１の工程の後、注入されたイオンを活性化するた
めにアニールを行う前記第１２の工程の前に、前記ゲー
ト電極を含む化合物半導体基板体の主表面上の全面に絶
縁膜を被着する工程と、前記絶縁膜をエッチバックする
ことにより前記ゲート電極の両側面に前記絶縁膜を側壁
として残し該両側壁の側面間の幅をリセス領域の幅より
狭くする工程と、前記ゲート電極の両側面に残された前
記側壁の絶縁膜及び前記ゲート電極をマスクにリセス領
域内のマスクされていない領域にチャンネル層と同一導
電型の第２の高濃度層を形成するための不純物となるイ
オンを該第２の高濃度層の不純物濃度が前記第１の高濃
度層の不純物濃度より高くなるように注入する工程と、
前記ゲート電極の両側面に残された前記側壁の絶縁膜を
除去する工程とを含むものである。
【００３２】また、本発明（請求項１４）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１２）において、前記ゲート電極とその側面に接し
て残された第２のレジストをマスクにチャンネル層と同
一導電型の第２の高濃度層を形成するための不純物とな
るイオンを該第２の高濃度層の不純物濃度が前記第１の
高濃度層の不純物濃度より高くなるように注入する前記
第１０の工程におけるイオンの注入が、前記第１の高濃
度層と同程度の不純物濃度の高濃度層を形成するように
行うものであり、前記第２のレジストを除去する前記第
１１の工程の後、注入されたイオンを活性化するために
アニールを行う前記第１２の工程の前に、前記ゲート電
極を含む化合物半導体基板体の主表面上の全面に絶縁膜
を被着する工程と、前記絶縁膜をエッチバックすること
により前記ゲート電極の両側面に前記絶縁膜を側壁とし
て残し該両側壁の側面間の幅をリセス領域の幅より広く
する工程と、前記ゲート電極の両側面に残された前記側
壁の絶縁膜及び前記ゲート電極をマスクに第２の高濃度
層を形成するための不純物となるイオンを前記第１の高
濃度層より高濃度に注入する工程と、前記ゲート電極の
両側面に残された前記側壁の絶縁膜を除去する工程とを
含むものである。
【００３３】また、本発明（請求項１５）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記化合物半導体基板体が、化合物
半導体基板と、該化合物半導体基板上の全面に形成され
た一導電型の不純物を含有した化合物半導体からなるチ
ャンネル層と、該チャンネル層上の全面に形成された前
記チャンネル層と同一導電型の不純物を前記チャンネル
層より高濃度に含有した化合物半導体からなる高濃度層
とを有するものであり、前記開口部を有する絶縁膜をマ
スクに前記化合物半導体基板体にリセスを掘り込む第２
の工程が、該リセスの底面が前記チャンネル層内に達す
るまで掘り込むものであり、前記開口部上に残った第１
のレジストをマスクに高融点金属薄膜をエッチングしゲ
ート電極を形成する第５の工程の後、前記開口部を有す
る絶縁膜を除去する工程と、前記ゲート電極を含む半導
体基板主表面上の全面にパッシベーションのための絶縁
膜を被着する工程と、ソース電極及びドレイン電極を形
成しシンターを行う工程とを含むものである。
【００３４】また、本発明（請求項１６）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１５）において、前記絶縁膜上及び前記開口部上に
高融点金属薄膜を被着する前記第３の工程の後、前記高
融点金属薄膜上の全面にレジストを塗布しエッチバック
により前記開口部上にのみ第１のレジストを残す前記第
４の工程の前に、該高融点金属薄膜上の全面に低抵抗金
属薄膜を被着する工程を含み、前記高融点金属薄膜上の
全面にレジストを塗布しエッチバックにより前記開口部
上にのみ第１のレジストを残す前記第４の工程が、前記
レジストが前記低抵抗金属薄膜上の全面に塗布されるも
のであり、前記開口部上に残った第１のレジストをマス
クに高融点金属薄膜をエッチングしゲート電極を形成す
る前記第５の工程が、前記低抵抗金属薄膜と前記高融点
金属薄膜とを順次エッチングするものである。
【００３５】また、本発明（請求項１７）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１５）において、前記開口部上に残った第１のレジ
ストをマスクに高融点金属薄膜をエッチングしゲート電
極を形成する第５の工程の後、前記開口部を有する絶縁
膜を除去する工程の前に、前記開口部を有する絶縁膜及
び前記ゲート電極を含む前記化合物半導体基板体の主表
面上の全面に第３のレジストを塗布する工程と、前記高
融点金属からなるゲート電極の上部面と前記第３のレジ
ストの表面が同一面となるまで前記第３のレジストをエ
ッチバックし前記高融点金属からなるゲート電極上部面
が露出した状態にする工程と、前記高融点金属からなる
ゲート電極の上部面上及び前記第３のレジスト表面上の
所定の領域に低抵抗金属薄膜層を形成する工程と、前記
第３のレジストを除去する工程とを含むものである。
【００３６】また、本発明（請求項１８）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１２）において、ソース電極及びドレイン電極を形
成しシンターを行う前記第１４の工程の後、前記高融点
金属からなるゲート電極、前記ソース電極及びドレイン
電極を含む前記化合物半導体基板体の主表面上の全面に
被覆膜を形成する工程と、前記高融点金属からなるゲー
ト電極の上部面と前記被覆膜の表面が同一面となるまで
前記被覆膜をエッチバックし前記高融点金属からなるゲ
ート電極上部面が露出した状態にする工程と、前記高融
点金属からなるゲート電極の上部面上及び前記被覆膜表
面上の所定の領域に低抵抗金属薄膜層を形成する工程と
を含むものである。
【００３７】また、本発明（請求項１９）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記開口部を有する絶縁膜をマスク
に前記化合物半導体基板体にリセスを掘り込む前記第２
の工程が、等方性エッチングを用いて前記化合物半導体
基板体に前記開口部より幅広の第１のリセスを掘り込ん
だ後、前記と同じマスクにより異方性エッチングを用い
て前記マスクの開口部と同じ開口幅の第２のリセスを掘
り込む工程であるものである。
【００３８】また、本発明（請求項２０）に係わる半導
体装置は、上記の半導体装置（請求項２）において、前
記チャンネル層下及び前記第１の高濃度層下にのみ前記
チャンネル層と逆導電型の不純物を含有する化合物半導
体層を備えたものである。
【００３９】また、本発明（請求項２１）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項１２）において、前記開口部を有する絶縁膜をマス
クに前記化合物半導体基板体にリセスを掘り込む前記第
２の工程の後、前記絶縁膜上及び前記開口部上に高融点
金属薄膜を被着する前記第３の工程の前に、前記リセス
内の前記チャンネル層を形成するためのイオン注入層よ
り深い部分に前記チャンネル層とは逆導電型の不純物と
なるイオンを注入する工程を含むものである。
【００４０】また、本発明（請求項２２）に係わるメサ
構造内の中央に高融点金属からなる電極が設けられた半
導体装置の製造方法は、化合物半導体基板体の主表面上
に絶縁膜を形成し、該絶縁膜の所定部分をテーパエッチ
ングで除去して開口し、開口部の幅が化合物半導体基板
体主表面から前記絶縁膜表面に向かうに従って広くなる
ようにする工程と、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する工程と、該高融点金属薄膜上の
全面にレジストを塗布し、エッチバックによって前記開
口部上にのみ第１のレジストを残す工程と、前記開口部
上に残った第１のレジストをマスクに前記高融点金属薄
膜をエッチングし、前記開口部の中央に高融点金属電極
を形成する工程と、前記の開口部を有する絶縁膜と高融
点金属電極をマスクに化合物半導体基板をエッチングす
る工程と、前記第１のレジストを除去した後、再度前記
開口部にレジストを埋め込むように前記の開口部を有す
る絶縁膜と前記高融点金属電極を含む前記化合物半導体
基板体の主表面上の全面にレジストを塗布し、エッチバ
ックにより高融点金属電極の上部をレジスト表面に露出
させ、前記開口部内の前記高融点金属電極以外の部分に
だけ第２のレジストを残す工程と、前記絶縁膜を除去す
る工程と、前記第２のレジスト及び前記高融点金属電極
をマスクに前記化合物半導体基板体をエッチングする工
程と、前記第２のレジスト及び前記高融点金属電極を含
む前記化合物半導体基板体の主表面上の一定の領域に金
属薄膜を被着する工程と、第２のレジストを除去する工
程と、前記高融点金属電極及び前記金属薄膜を含む前記
化合物半導体基板体の主表面上の全面に絶縁膜を被着す
る工程とを含むものである。
【００４１】
【作用】すでに述べたように、従来のプレーナ型のＬＤ
Ｄ構造ＦＥＴは、ｎ層、ｎ´層、ｎ+ 層の形成にはイオ
ン注入が用いられ、ゲート形成はこのｎ層イオン注入の
後に行われており、またゲート電極とｎ層、ｎ´層、ｎ
+ 層が自己整合的に形成されているためＶp ，Ｉdss 等
のＦＥＴの電気的特性の再現性、均一性、制御性に優れ
ている。またゲート電極に高融点金属を用いているため
ゲート電極と化合物半導体能動層との接合の信頼性が高
い。しかし、このＦＥＴでは電流が基板表面近くを流れ
るためソース・ドレイン電極端において電流集中が起こ
り、このため耐電力性（ドレイン耐圧）が低い。
【００４２】一方、ゲートに高融点金属を用いた従来の
リセス構造ＦＥＴにおいては、リセス構造を用いている
ため、能動層を流れる電流は上記のプレーナ型ＬＤＤ構
造ＦＥＴより基板の深い領域を流れ、ソース・ドレイン
端での電流集中が抑制されて、耐電力性（ドレイン耐
圧）が改善されている。また化合物半導体能動層と接し
ているゲート電極層は高融点金属膜であるためこの接合
の信頼性も高い。しかし、リセス形成のためのエッチン
グによってｎ層の厚さが決まるため、Ｖp の精密な制御
が難しい。
【００４３】本発明のＦＥＴにおいては、ゲート電極に
高融点金属が用いられているため、ゲート電極と化合物
半導体能動層との接合の信頼性が高い。また、ゲート電
極，ｎ層，ｎ´層，ｎ+ 層が互いに自己整合的に形成さ
れているだけでなく、リセスが形成された後ＬＤＤ構造
が作り込まれるため、ｎ層の厚さ及び不純物濃度は主に
ｎ層形成のためのイオン注入で決まり、リセス形成のた
めのエッチングの影響を受けない。このため、Ｖp ，Ｉ
dss 等のＦＥＴの電気的特性の再現性、均一性、制御性
に優れている。さらに、リセスとゲート電極も自己整合
的に形成されているため、ＦＥＴの電気的特性の再現
性、均一性が良好であり、高い歩留が得られる。また、
これにより露光装置によるリセスとゲート電極の位置合
わせを必要としないため、リセス幅にこの位置合わせ精
度に応じた余裕を含める必要が無く、その分リセス幅を
狭くできるため、ソース・ドレイン抵抗を低減でき、高
い相互コンダクタンスが得られる。また、リセス構造を
用いているため、すでに述べたようにソース・ドレイン
電極端での電流集中が緩和され、耐電力性（ドレイン耐
圧）が向上する。
【００４４】本発明（請求項１）に係わる半導体装置
は、その主表面にリセスが形成された化合物半導体基板
体と、該化合物半導体基板体のリセス内の中央に形成さ
れた、その上部面が滑らかで、上に凸または平坦な断面
形状を有する高融点金属からなるゲート電極とを備えた
から、ゲート電極と化合物半導体との接合の信頼性が高
く、素子特性の均一性、再現性が向上し歩留が改善され
る。また、この高融点金属ゲート電極は、従来例として
図２９に示した、上部面がＶ字形に鋭く窪んでいるよう
なゲート電極と異なり、ポーラスな部分を含まない。従
って、このゲート電極上に低抵抗金属膜を形成した場
合、半導体装置動作時の低抵抗金属薄膜の高融点金属薄
膜中への異常拡散を防止でき、信頼性を向上させること
ができる。
【００４５】また、本発明（請求項２）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記化合
物半導体基板体が、化合物半導体基板と、該化合物半導
体基板上に形成された、前記ゲート電極直下に位置する
ｎ層と、前記ゲート電極直下領域以外の前記リセス領域
に位置するｎ´層と、前記リセス領域以外の領域に前記
リセス領域を挟んで位置するｎ+ 層とを有するものであ
るから、ゲート端に接してｎ´層が存在するため、従来
のリセス構造ＦＥＴよりソース・ドレイン抵抗が低減さ
れ、相互コンダクタンスが向上するとともに、リセス構
造を用いているため耐電力性が高く、またゲート電極に
高融点金属を用いているため、ゲート電極と化合物半導
体能動層との接合の信頼性が高い。
【００４６】また、本発明（請求項３）に係わるＦＥＴ
は、上記のＦＥＴ（請求項２）において、前記化合物半
導体基板体が、前記リセスの内側面のこれに隣接する内
側の所定の領域にもｎ+ 層を有するものであるから、上
記のｎ´層とｎ+ 層の境界がリセスの内側面にあるＦＥ
Ｔよりソース・ドレイン抵抗が低減され、高い相互コン
ダクタンスが得られる。また、ゲート電極に高融点金属
を用いているため、ゲート電極と化合物半導体能動層と
の接合の信頼性が高い。
【００４７】また、本発明（請求項４）に係わるＦＥＴ
は、上記のＦＥＴ（請求項２）において、前記化合物半
導体基板体が、前記リセスの内側面のこれに隣接する外
側の所定の領域にもｎ´層を有するものであるから、上
記のｎ´層とｎ+ 層の境界がリセスの内側面にあるＦＥ
Ｔ及びリセス内にもｎ+ 層を備えたＦＥＴより、ゲート
からｎ+ 層までの距離が大きくなり、耐電力性（ドレイ
ン耐圧）が向上する。また、ゲート電極に高融点金属を
用いているため、ゲート電極と化合物半導体能動層との
接合の信頼性が高い。
【００４８】また、本発明（請求項５）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記化合
物半導体基板体が、化合物半導体基板と、該化合物半導
体基板上の全面に形成された、ｎ層と、ｎ層上に形成さ
れた、前記リセス領域以外の領域に位置するｎ+ 層とを
有するものであり、前記リセスは、その底面が前記チャ
ンネル層内に位置するものであるから、ｎ層及びｎ+ 層
に予め基板上に形成されたエピタキシャル成長層を用い
ることが可能であり、これにより、ｎ層と化合物半導体
基板の界面での不純物濃度分布を急峻にし、またｎ+ 層
の不純物濃度をイオン注入を用いた場合より高濃度にす
ることができるため、イオン注入によるｎ層，ｎ+ 層を
用いた場合より高い相互コンダクタンスが得られる。ま
た、ゲート電極に高融点金属を用いているため、ゲート
電極と化合物半導体能動層との接合の信頼性が高い。ま
た、リセス構造を用いているため耐電力性（ドレイン耐
圧）も高い。
【００４９】また、本発明（請求項６）に係わるＦＥＴ
は、上記のＦＥＴ（請求項５）において、前記の高融点
金属からなるゲート電極の直上にのみ低抵抗金属薄膜層
を備えたものであるから、ゲート電極と化合物半導体能
動層との接合の信頼性が高いと同時にゲート電極上層が
高融点金属より電気抵抗が低い低抵抗金属からなってい
るため、ゲート抵抗が低減される。さらに、すでに説明
した従来の高融点金属／低抵抗金属二層構造ゲートＦＥ
Ｔ（図２９）のようにゲートの上方が広がった形になっ
ていないため、ゲート−ソース間容量、ゲート−ドレイ
ン間容量が図２９の従来のＦＥＴより小さい。これらゲ
ート抵抗、ゲート−ソース間容量、ゲート−ドレイン間
容量の低減は高周波動作時の素子特性を向上させる。ま
た、このゲート電極の高融点金属層は、従来例として図
２９に示した、上部面がＶ字形に鋭く窪んでいるような
ゲート電極と異なり、ポーラスな部分を含まない。従っ
て、ＦＥＴ動作時の低抵抗金属薄膜の高融点金属薄膜中
への異常拡散を防止でき、信頼性を向上させることがで
きる。また、ｎ層及びｎ+ 層にエピタキシャル成長層を
用いることが可能である。また、リセス構造を用いてい
るため耐電力性（ドレイン耐圧）も高い。
【００５０】また、本発明（請求項７）に係わる半導体
装置は、上記の半導体装置（請求項１）において、前記
の高融点金属からなるゲート電極上に該ゲート電極幅よ
り大きな低抵抗金属薄膜層を備えたものであるから、上
記の高融点金属ゲートに自己整合的に形成された低抵抗
金属層より広い領域に低抵抗金属層を形成でき、従って
ゲート抵抗をより低減できる。また、この高融点金属ゲ
ート電極は、従来例として図２９に示した、上部面がＶ
字形に鋭く窪んでいるようなゲート電極と異なり、ポー
ラスな部分を含まない。従って、半導体装置動作時の低
抵抗金属薄膜の高融点金属薄膜中への異常拡散を防止で
き、信頼性を向上させることができる。また、ゲート電
極下層は高融点金属であるため、ゲート電極と化合物半
導体能動層との接合の信頼性が高い。また、リセス構造
を用いているため耐電力性（ドレイン耐圧）も高い。
【００５１】また、本発明（請求項８）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記リセ
スがその中心が一致する少なくとも二段以上のリセスで
あり、前記ゲート電極が前記二段以上のリセスのなかで
最も内側に位置するリセス内の中央に形成されており、
前記化合物半導体基板体が、化合物半導体基板と、該化
合物半導体基板上に形成された、前記ゲート電極直下に
位置するｎ層と、前記ゲート電極領域以外の領域に前記
ゲート電極領域を挟んで位置するｎ´層と、前記ゲート
電極領域及びｎ´層領域以外の領域にｎ´層領域に隣接
して位置するｎ+ 層とを有するものであるから、ドレイ
ン電圧を増加させた場合のゲート−ドレイン間の電荷空
乏層のドレイン方向への広がりが、リセスが一段のＦＥ
Ｔより容易となり耐電力性（ドレイン耐圧）が向上す
る。一般に能動層厚が厚いほど空乏層の横方向への広が
りが抑えられる。従って、リセスが一段のＦＥＴでは空
乏層がドレイン側のリセス端に達した後はドレイン電圧
を増加させても空乏層はあまりドレイン方向には広がら
ずゲート端の電界が急激に増加するが、リセスが二段の
ＦＥＴでは、空乏層が内側のリセス端に達した後も外側
のリセスの存在により能動層厚は急激には広くならない
ため、ゲート端での電界の増加が緩和され耐電力性（ド
レイン耐圧）が向上するのである。また、耐電力性（ド
レイン耐圧）を劣化させずに内側のリセス幅をリセスが
一段のＦＥＴより狭くすることができるので、ゲート−
ソース間、ゲート−ドレイン間の抵抗を低減できる。さ
らにゲート電極は高融点金属からなっているため、ゲー
ト電極と化合物半導体能動層との接合の信頼性も良好で
ある。
【００５２】また、本発明（請求項９）に係わる半導体
装置の製造方法は、化合物半導体基板体の主表面上に絶
縁膜を形成し該絶縁膜の所定部分を除去して開口部を形
成する第１の工程と、前記開口部を有する絶縁膜をマス
クに前記化合物半導体基板体にリセスを掘り込む第２の
工程と、前記絶縁膜上及び前記開口部上に高融点金属薄
膜を被着する第３の工程と、前記高融点金属薄膜上の全
面にレジストを塗布しエッチバックにより前記開口部上
にのみ第１のレジストを残す第４の工程と、前記開口部
上に残った第１のレジストをマスクに高融点金属薄膜を
エッチングしゲート電極を形成する第５の工程とを含む
ものであるから、高融点金属からなるゲート電極とリセ
スが自己整合的に形成され、この半導体装置の素子構造
の均一性、再現性が良好となると同時に、ゲート電極が
リセスに対して露光装置を用いた位置合わせによって形
成される場合のような位置合わせ精度に応じた余裕を取
る必要がないため、この場合よりリセス幅を狭くでき
る。また、ゲート電極が高融点金属からなっているた
め、ゲート電極と化合物半導体との接合の信頼性が高
く、素子特性の均一性、再現性が向上し歩留が改善され
る。また、高融点金属薄膜形成時にできるポーラスな部
分は、ゲート電極形成のためのエッチングにより除去さ
れてしまうため、この高融点金属ゲート電極は、従来例
として図２９に示した、上部面がＶ字形に鋭く窪んでい
るようなゲート電極と異なり、ポーラスな部分を含まな
い。従って、このゲート電極上に低抵抗金属膜を形成し
た場合、半導体装置動作時の低抵抗金属薄膜の高融点金
属薄膜中への異常拡散を防止でき、信頼性を向上させる
ことができる。
【００５３】また、本発明（請求項１０）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する前記第３の工程が、スパッタ法
を用いるものであるから、前記開口部の底に被着した高
融点金属薄膜の表面が滑らかであり形状が上に凸とな
る。従って、高融点金属ゲート電極の上部面も滑らかで
あり形状が上に凸となる。また、高融点金属薄膜形成時
にできるポーラスな部分は、ゲート電極形成のためのエ
ッチングにより除去されてしまうため、この高融点金属
ゲート電極は、従来例として図２９に示した、上部面が
Ｖ字形に鋭く窪んでいるようなゲート電極と異なり、ポ
ーラスな部分を含まない。従って、このゲート電極上に
低抵抗金属膜を形成した場合、半導体装置動作時の低抵
抗金属薄膜の高融点金属薄膜中への異常拡散を防止で
き、信頼性を向上させることができる。
【００５４】また、本発明（請求項１１）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する前記第３の工程は、化学気相成
長法を用いるものであるから、前記開口部の底に被着し
た高融点金属薄膜の表面が滑らかであり形状が平坦とな
る。従って、高融点金属ゲート電極の上部面も滑らかで
あり形状が平坦となる。また、高融点金属薄膜形成時に
できるポーラスな部分は、ゲート電極形成のためのエッ
チングにより除去されてしまうため、この高融点金属ゲ
ート電極は、従来例として図２９に示した、上部面がＶ
字形に鋭く窪んでいるようなゲート電極と異なり、ポー
ラスな部分を含まない。従って、このゲート電極上に低
抵抗金属膜を形成した場合、半導体装置動作時の低抵抗
金属薄膜の高融点金属薄膜中への異常拡散を防止でき、
信頼性を向上させることができる。
【００５５】また、本発明（請求項１２）に係わるＦＥ
Ｔの製造方法は、上記の半導体装置の製造方法（請求項
９）において、前記第１の工程における前記化合物半導
体基板体が化合物半導体基板のみからなるものであり、
前記開口部を有する絶縁膜をマスクに前記化合物半導体
基板体にリセスを掘り込む前記第２の工程の後、前記絶
縁膜上及び前記開口部上に高融点金属薄膜を被着する前
記第３の工程の前に、前記リセス内にｎ層を形成するた
めの不純物となるイオンを注入する第６の工程と、前記
開口部上に残った第１のレジストをマスクに高融点金属
薄膜をエッチングしゲート電極を形成する前記第５の工
程の後、前記開口部を有する絶縁膜と前記ゲート電極を
マスクにして、ｎ´層を形成するための不純物となるイ
オンを注入する第７の工程と、前記開口部にレジストを
埋め込むように前記開口部を有する絶縁膜上の全面にレ
ジストを塗布し、エッチバックにより前記開口部だけに
第２のレジストを残す第８の工程と、前記開口部を有す
る絶縁膜を除去する第９の工程と、前記ゲート電極とそ
の側面に接して残された第２のレジストをマスクにｎ+
層を形成するための不純物となるイオンを注入する第１
０の工程と、前記第２のレジストを除去する第１１の工
程と、注入されたイオンを活性化するためにアニールを
行う第１２の工程とを含み、該第１２の工程完了後の前
記化合物半導体基板体が、化合物半導体基板と、該化合
物半導体基板上に形成された、前記ゲート電極直下に位
置するｎ層と、前記ゲート電極直下領域以外の前記リセ
ス領域に位置するｎ´層と、前記リセス領域以外の領域
に前記リセス領域を挟んで位置するｎ+ 層とを有するも
のであり、前記ゲート電極を含む半導体基板主表面上の
全面にパッシベーションのための絶縁膜を被着する第１
３の工程と、ソース電極及びドレイン電極を形成しシン
ターを行う第１４の工程とを含むものであるから、ゲー
ト電極の上部面が滑らかであり形状が上に凸または平坦
になる。ゲート電極には高融点金属が用いられているた
め、ゲート電極と化合物半導体能動層との接合の信頼性
が高い。また、リセスが形成された後ＬＤＤ構造が作り
込まれるため、ｎ層の厚さ及び不純物濃度は主にｎ層形
成のためのイオン注入で決まり、リセス形成のためのエ
ッチングの影響を受けない。このため、Ｖp ，Ｉdss 等
のＦＥＴの電気的特性の再現性、均一性、制御性に優れ
ている。さらに、ｎ層，ｎ´層，ｎ+ 層とゲート電極が
自己整合的に形成されているだけでなく、リセスとゲー
ト電極も自己整合的に形成されているため、ＦＥＴの電
気的特性の再現性、均一性が良好であり、高い歩留が得
られる。すでに述べたように、リセス内にゲートを形成
する工程が自己整合的でない場合、露光装置によってリ
セスに対するゲートパターンの位置合わせが行われる
が、この合わせ精度の分だけリセス幅に余裕をもたせる
必要がある。しかし、本発明においては自己整合的な工
程を用いているから、この合わせ精度のための余裕は必
要無く、従って位置合わせが必要な工程を用いた場合よ
りリセス幅を狭くでき、これによってソース抵抗及びド
レイン抵抗が低減され、相互コンダクタンスが向上する
とともに、ＦＥＴの電気的特性の再現性、均一性も向上
する。また、すでに述べたように、リセス構造を用いて
いるため、ソース・ドレイン電極端での電流集中が緩和
され、耐電力性（ドレイン耐圧）が高い。
【００５６】また、本発明（請求項１３）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、前記第２のレジストを除去する前記第１
１の工程の後、注入されたイオンを活性化するためにア
ニールを行う前記第１２の工程の前に、前記ゲート電極
を含む化合物半導体基板体の主表面上の全面に絶縁膜を
被着する工程と、前記絶縁膜をエッチバックすることに
より前記ゲート電極の両側面に前記絶縁膜を側壁として
残し該両側壁の側面間の幅をリセス領域の幅より狭くす
る工程と、前記ゲート電極の両側面に残された前記側壁
の絶縁膜及び前記ゲート電極をマスクにリセス領域内の
マスクされていない領域にｎ+ 層を形成するための不純
物となるイオンを注入する工程と、前記ゲート電極の両
側面に残された前記側壁の絶縁膜を除去する工程とを含
むものであるから、前記リセス領域内の前記ゲート電極
及びその側壁の絶縁膜でマスクされない領域の表面にも
ｎ+層を備えたＦＥＴが得られ、前述の製造方法で作成
されたｎ´層とｎ+ 層の境界がリセス外周上にあるＦＥ
Ｔよりｎ+ 層がゲート電極に近づくため、ソース・ドレ
イン抵抗が低減され、相互コンダクタンスが向上する。
ゲートに高融点金属を用いていること、リセスとゲート
電極が自己整合的に形成されていること、リセス構造を
用いていること等がＦＥＴに及ぼす作用はすでに述べた
通りである。
【００５７】また、本発明（請求項１４）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、前記ゲート電極とその側面に接して残さ
れた第２のレジストをマスクにｎ+ 層を形成するための
不純物となるイオンを注入する前記第１０の工程におけ
るイオンの注入が、ｎ´層を形成するように行うもので
あり、前記第２のレジストを除去する前記第１１の工程
の後、注入されたイオンを活性化するためにアニールを
行う前記第１２の工程の前に、前記ゲート電極を含む化
合物半導体基板体の主表面上の全面に絶縁膜を被着する
工程と、前記絶縁膜をエッチバックすることにより前記
ゲート電極の両側面に前記絶縁膜を側壁として残し該両
側壁の側面間の幅をリセス領域の幅より広くする工程
と、前記ゲート電極の両側面に残された前記側壁の絶縁
膜及び前記ゲート電極をマスクにｎ+層を形成するため
の不純物となるイオンを注入する工程と、前記ゲート電
極の両側面に残された前記側壁の絶縁膜を除去する工程
とを含むものであるから、前記リセス領域外の該リセス
内側面に隣接する所定の領域の化合物半導体基板体主表
面にもｎ´層を備えたことにより、前述のｎ´層とｎ+
層の境界がリセス内側面にあるＦＥＴ及びリセス内にも
ｎ+ 層を備えたＦＥＴより、ゲートからｎ+ 層までの距
離が大きくなり、耐電力性（ドレイン耐圧）が向上す
る。また、ゲートに高融点金属を用いていること、リセ
スとゲート電極が自己整合的に形成されていること、リ
セス構造を用いていること等がＦＥＴに及ぼす作用はす
でに述べた通りである。
【００５８】また、本発明（請求項１５）に係わるＦＥ
Ｔの製造方法は、上記の半導体装置の製造方法（請求項
９）において、前記化合物半導体基板体が、化合物半導
体基板と、該化合物半導体基板上の全面に形成されたｎ
層と、ｎ層上の全面に形成されたｎ+ 層とを有するもの
であり、前記開口部を有する絶縁膜をマスクに前記化合
物半導体基板体にリセスを掘り込む第２の工程が、該リ
セスの底面がｎ層内に達するまで掘り込むものであり、
前記開口部上に残った第１のレジストをマスクに高融点
金属薄膜をエッチングしゲート電極を形成する第５の工
程の後、前記開口部を有する絶縁膜を除去する工程と、
前記ゲート電極を含む半導体基板主表面上の全面にパッ
シベーションのための絶縁膜を被着する工程と、ソース
電極及びドレイン電極を形成しシンターを行う工程とを
含むものであるから、すでに述べたように、ｎ層及びｎ
+ 層にエピタキシャル成長層を用いることにより、ｎ層
と化合物半導体基板の界面での不純物濃度分布を急峻に
し、またｎ+ 層の不純物濃度をイオン注入を用いた場合
より高濃度にすることが可能である。これにより、イオ
ン注入によるｎ層，ｎ+ 層を用いた場合より高い相互コ
ンダクタンスが得られる。また、ゲート電極に高融点金
属を用いていることと、リセス構造を用いていることが
ＦＥＴに及ぼす作用はすでに述べた通りである。
【００５９】また、本発明（請求項１６）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
５）において、前記絶縁膜上及び前記開口部上に高融点
金属薄膜を被着する前記第３の工程の後、前記高融点金
属薄膜上の全面にレジストを塗布しエッチバックにより
前記開口部上にのみ第１のレジストを残す前記第４の工
程の前に、該高融点金属薄膜上の全面に低抵抗金属薄膜
を被着する工程を含み、前記高融点金属薄膜上の全面に
レジストを塗布し、エッチバックにより前記開口部上に
のみ第１のレジストを残す前記第４の工程が、前記レジ
ストが前記低抵抗金属薄膜上の全面に塗布されるもので
あり、前記開口部上に残った第１のレジストをマスクに
高融点金属薄膜をエッチングしゲート電極を形成する前
記第５の工程が、前記低抵抗金属薄膜と前記高融点金属
薄膜とを順次エッチングするものであるから、ゲート電
極下層の高融点金属層と上層の低抵抗金属層を自己整合
的に形成することができる。すでに述べたように、ゲー
ト電極下層が高融点金属からなっているため化合半導体
能動層との接合の信頼性が高いだけではなく、ゲート電
極上層が高融点金属より電気抵抗が低い低抵抗金属から
なっているため、ゲート抵抗が低減される。さらに、従
来の高融点金属／低抵抗金属二層構造ゲートＦＥＴのよ
うにゲートの上方が広がった形になっていないため、ゲ
ート−ソース間容量、ゲート−ドレイン間容量が図２９
の従来のＦＥＴより小さい。これらゲート抵抗、ゲート
−ソース間容量、ゲート−ドレイン間容量の低減は高周
波動作時の素子特性を向上させる。また、このＦＥＴの
製造方法においては、高融点金属薄膜形成時にできるポ
ーラスな部分は、ゲート電極形成のためのエッチングに
より除去されてしまうため、ゲート電極の高融点金属層
は、従来例として図２９に示した、上部面がＶ字形に鋭
く窪んでいるようなゲート電極と異なり、ポーラスな部
分を含まない。従って、ＦＥＴ動作時の低抵抗金属薄膜
の高融点金属薄膜中への異常拡散を防止でき、信頼性を
向上させることができる。リセス構造を用いているこ
と、またエピタキシャル層を用いることがＦＥＴに対し
て及ぼす作用についてはすでに述べた通りである。
【００６０】また、本発明（請求項１７）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
５）において、前記開口部上に残った第１のレジストを
マスクに高融点金属薄膜をエッチングしゲート電極を形
成する第５の工程の後、前記開口部を有する絶縁膜を除
去する工程の前に、前記開口部を有する絶縁膜及び前記
ゲート電極を含む前記化合物半導体基板体の主表面上の
全面に第３のレジストを塗布する工程と、前記高融点金
属からなるゲート電極の上部面と前記第３のレジストの
表面が同一面となるまで前記第３のレジストをエッチバ
ックし前記高融点金属からなるゲート電極上部面が露出
した状態にする工程と、前記高融点金属からなるゲート
電極の上部面上及び前記第３のレジスト表面上の所定の
領域に低抵抗金属薄膜層を形成する工程と、前記第３の
レジストを除去する工程とを含むものであるから、前記
高融点金属ゲート電極上にこの電極以上の大きさの低抵
抗金属層を形成することができ、高融点金属層と低抵抗
金属層が自己整合的に形成された場合より、ゲート抵抗
を低減することができる。ゲート電極の下層が高融点金
属からなっていること、リセス構造を用いていること、
またエピタキシャル層を用いることがＦＥＴに対して及
ぼす作用についてはすでに述べた通りである。
【００６１】また、本発明（請求項１８）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、ソース電極及びドレイン電極を形成しシ
ンターを行う前記第１４の工程の後、前記高融点金属か
らなるゲート電極、前記ソース電極及びドレイン電極を
含む前記化合物半導体基板体の主表面上の全面に被覆膜
を形成する工程と、前記高融点金属からなるゲート電極
の上部面と前記被覆膜の表面が同一面となるまで前記被
覆膜をエッチバックし前記高融点金属からなるゲート電
極上部面が露出した状態にする工程と、前記高融点金属
からなるゲート電極の上部面上及び前記被覆膜表面上の
所定の領域に低抵抗金属薄膜層を形成する工程とを含む
ものであるから、前記高融点金属電極上にこの電極以上
の大きさの低抵抗金属層を形成することができ、高融点
金属層と低抵抗金属層が自己整合的に形成された場合よ
り、ゲート抵抗を低減することができる。リセス形成後
にｎ層形成のためのイオン注入が行われ、その後にゲー
ト電極が形成されること、リセス及び各能動層とゲート
電極が自己整合的に形成されていること、ゲート電極に
高融点金属が用いられていること、リセス構造が用いら
れていること等がＦＥＴに及ぼす作用についてはすでに
述べた通りである。
【００６２】また、本発明（請求項１９）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記開口部を有する絶縁膜をマスク
に前記化合物半導体基板体にリセスを掘り込む前記第２
の工程が、等方性エッチングを用いて前記化合物半導体
基板体に前記開口部より幅広の第１のリセスを掘り込ん
だ後、前記と同じマスクにより異方性エッチングを用い
て前記マスクの開口部と同じ開口幅の第２のリセスを掘
り込む工程であるものであるから、それぞれがゲート電
極と自己整合的に形成された二段のリセスを有する半導
体装置が作製できる。これに能動層を導入してＦＥＴと
すると、すでに述べたように、リセスが一段のＦＥＴよ
り耐電力性（ドレイン耐圧）が高く、またゲート−ソー
ス間、ゲート−ドレイン間の抵抗が低い。リセスとゲー
ト電極が自己整合的に形成されていること、ゲート電極
に高融点金属が用いられていること等がＦＥＴに及ぼす
作用についてはすでに述べた通りである。
【００６３】また、本発明（請求項２０）に係わるＦＥ
Ｔは、上記のＦＥＴ（請求項２）において、ｎ層下及び
ｎ´層下にのみ埋め込みｐ層を備えたものであるから、
ｎ，ｎ´層と埋め込みｐ層の界面に形成されるｐｎ接合
の接合障壁によって、ゲート長１．０μｍ以下のＦＥＴ
で問題となるソース側ｎ´層，ｎ+ 層とドレイン側ｎ´
層，ｎ+ 層の間でｎ層と基板の界面を通って流れるリー
ク電流を抑制することができる。すなわち、埋め込みｐ
層を備えていないＦＥＴより短チャンネル効果を抑制す
ることができる。また埋め込みｐ層がｎ+ 層下には存在
しないため、従来のＢＰＬＤＤ構造ＦＥＴより埋め込み
ｐ層に係わる寄生容量を低減でき、動作速度を向上させ
ることができる。ｎ+ 層下の埋め込みｐ層は短チャンネ
ル効果の抑制にはほとんど寄与しない。リセス構造が用
いられていること、ゲート電極に高融点金属が用いられ
ていること等がＦＥＴに及ぼす作用についてはすでに述
べた通りである。
【００６４】また、本発明（請求項２１）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、前記開口部を有する絶縁膜をマスクに前
記化合物半導体基板体にリセスを掘り込む前記第２の工
程の後、前記絶縁膜上及び前記開口部上に高融点金属薄
膜を被着する前記第３の工程の前に、前記リセス内のｎ
層を形成するためのイオン注入層より深い部分に埋め込
みｐ層を形成するための不純物となるイオンを注入する
工程を含むものであるから、前記ｎ層及び前記ｎ´層下
にのみこれらの層と自己整合的に形成された埋め込みｐ
層を備えたＦＥＴが作製できる。すでに述べたように、
このＦＥＴは埋め込みｐ層を備えていないＦＥＴより短
チャンネル効果を抑制することができる。また、上記の
ように埋め込みｐ層はｎ層及びｎ´層と自己整合的に形
成されているため、ｎ+ 層下には埋め込みｐ層は全く存
在しない。このため、従来のＢＰＬＤＤ構造ＦＥＴより
埋め込みｐ層に係わる寄生容量が大幅に低減されてお
り、動作速度が向上する。リセス形成後にｎ層形成のた
めのイオン注入が行われ、その後にゲート電極が形成さ
れること、リセス及び各能動層とゲート電極が自己整合
的に形成されていること、ゲート電極に高融点金属が用
いられていること等がＦＥＴに及ぼす作用についてはす
でに述べた通りである。
【００６５】また、本発明（請求項２２）に係わるメサ
構造内の中央に高融点金属からなる電極が設けられたＨ
ＢＴの製造方法は、化合物半導体基板体の主表面上に絶
縁膜を形成し、該絶縁膜の所定部分をテーパエッチング
で除去して開口し、開口部の幅が化合物半導体基板体主
表面から前記絶縁膜表面に向かうに従って広くなるよう
にする工程と、前記絶縁膜上及び前記開口部上に高融点
金属薄膜を被着する工程と、該高融点金属薄膜上の全面
にレジストを塗布し、エッチバックによって前記開口部
上にのみ第１のレジストを残す工程と、前記開口部上に
残った第１のレジストをマスクに前記高融点金属薄膜を
エッチングし、前記開口部の中央に高融点金属電極を形
成する工程と、前記の開口部を有する絶縁膜と高融点金
属電極をマスクに化合物半導体基板をエッチングする工
程と、前記第１のレジストを除去した後、再度前記開口
部にレジストを埋め込むように前記の開口部を有する絶
縁膜と前記高融点金属電極を含む前記化合物半導体基板
体の主表面上の全面にレジストを塗布し、エッチバック
により高融点金属電極の上部をレジスト表面に露出さ
せ、前記開口部内の前記高融点金属電極以外の部分にだ
け第２のレジストを残す工程と、前記絶縁膜を除去する
工程と、前記第２のレジスト及び前記高融点金属電極を
マスクに前記化合物半導体基板体をエッチングする工程
と、前記第２のレジスト及び前記高融点金属電極を含む
前記化合物半導体基板体の主表面上の一定の領域に金属
薄膜を被着する工程と、第２のレジストを除去する工程
と、前記高融点金属電極及び前記金属薄膜を含む前記化
合物半導体基板体の主表面上の全面に絶縁膜を被着する
工程とを含むものであるから、エミッタ領域のメサ構造
をエミッタ電極となる高融点金属電極と自己整合的に形
成することができ、また、従来の製造方法でみられた側
壁ＳｉＯ2 膜形成時のＲＩＥによるエッチバックで基板
にダメージが入ったり、あるいは基板そのものがエッチ
ングされてしまうようなことが無く、またベース電極を
除去するための斜めイオンミリング工程も無いので、Ｈ
ＢＴの素子特性の劣化、素子特性のバラツキを抑制する
ことができる。
【００６６】
【実施例】
実施例１．この発明の一実施例であるＦＥＴについて説
明する。図１(a),(b) において、１は化合物半導体基
板、２はｎ層、３はｎ′層、４はｎ+ 層、５は高融点金
属ゲート電極、６は絶縁膜、７はオーミック電極（ソー
ス・ドレイン電極）である。図１において、高融点金属
ゲート電極５はリセス中央部に位置し、ｎ+ 層４までの
距離は左右とも同一である。また、ｎ層２は高融点金属
ゲート電極５の直下にだけ存在し、ｎ′層３はｎ層２を
除くリセス内にだけ存在し、ｎ+ 層４はリセス外に存在
し、その厚さはｎ層２，ｎ′層３よりも厚い。また、高
融点金属ゲート電極５の上部面は図１(a) のように平坦
か、又は図１(b) のように滑らかな上に凸の形状かのい
ずれかであるが、以下では平坦なもので代表して表す。
これは従来例の図２９で示した上部面が鋭いＶ字形の窪
みをもつ形状の高融点金属ゲート電極５とは異なること
を意味し、このＦＥＴの高融点金属ゲート電極は、ポー
ラスな部分を含まない。従って、後述のＦＥＴ構造にお
いて、このゲート電極上に低抵抗金属膜を形成した場
合、ＦＥＴ動作時の低抵抗金属薄膜の高融点金属薄膜中
への異常拡散が防止でき、信頼性が向上する。また高融
点金属電極上に低抵抗金属層が自己整合的に形成された
場合はゲートに付随する容量の低容量化が図られる等の
利点を有する。
【００６７】次に上記のＦＥＴの製造方法について説明
する。図２は上記の高融点金属ゲート電極５の上部面の
形状が平坦であるＦＥＴ（図１(a) ）の製造方法であ
る。まず図２(a) に示すように、化合物半導体基板１の
上に絶縁膜４１を３００ｎｍ程度被着し、次にレジスト
４２により所定の開口パターンを形成する。次に図２
(b) に示すように上記レジスト４２による開口パターン
をマスクに絶縁膜４１をエッチングし開口する。このと
きの絶縁膜４１にはＳｉＯ2 膜、エッチング方法は垂直
加工が容易なＲＩＥを用いる。次に図２(c) に示すよう
にレジスト４２を除去し、化合物半導体基板１に１００
ｎｍ程度の深さのリセスをエッチングにより形成する。
このとき、レジスト４２の除去とリセス形成の順序は逆
でも良い。化合物半導体基板１にリセスを形成するため
には、酒石酸：過酸化水素が５０：１の水溶液によるエ
ッチングを用いても良いし、Ｃｌ2 ガスによるドライエ
ッチングを用いても良いが、水溶液によるエッチングの
場合は化合物半導体基板１に等方性のエッチングが行わ
れるので、後述するようにｎ+ 層へのイオン注入のプロ
ファイルが若干変化する点は注意を要する。図２(c) は
ドライエッチングで垂直加工したものである。次に図２
(d) に示すように、ｎ型不純物を絶縁膜４１の開口パタ
ーン内のリセスにイオン注入し、ｎ層２を形成する。こ
のとき絶縁膜４１がマスクになっており、絶縁膜４１の
中にもイオンが注入されているが、その濃度は１０17cm
-3程度であり、組成変化はほとんどないので図示してい
ない。このときの注入イオンはＳｉイオンで、例えば加
速エネルギー６０ｋｅＶ，ドーズ量７×１０12cm-2程度
注入する。注入深さは１００ｎｍ程度なので、３００ｎ
ｍのＳｉＯ2 膜による絶縁膜４１は充分注入マスクとな
る。次に図２(e) に示すように、高融点金属薄膜５を全
面に被着する。この際、リセス上の開口部において高融
点金属薄膜に段切れのないようにする。高融点金属薄膜
５にはＷＳｉ，ＷＳｉＮ，ＷＮ，ＴｉＷ等を用いる。後
述するようにこのときの段差部における高融点金属薄膜
５のカバレッジがｎ′層の横幅を決定する。被着方法が
ブランケットＣＶＤや、ＷＦ6 ＋ＳｉＨ4 ガスを用いた
ＣＶＤ等であれば段差部での被覆性は良好である。その
ときの段差のカバレッジ部の横幅ＬC は例えば０．２５
μｍ程度になるようにする。後述するように高融点金属
薄膜５の膜厚を変えることでカバレッジ部の横幅が変わ
るので、ｎ′層の横幅及びゲート長を変えることができ
る。この場合リセス開口幅Ｌreを１．０μｍとすると、
ゲート長Ｌg ＝Ｌre−２ＬC ＝１．０−２×０．２５＝
０．５μｍとなる。またリセス底面に被着した高融点金
属薄膜５の上部面は滑らかで形状は平坦になる。次に図
２(f) に示すように、第１のレジスト４５を塗布する。
このとき高融点金属薄膜５の凹部を十分に平坦化できる
膜厚に塗布する。第１のレジスト４５は後の工程でＲＩ
Ｅのマスクとして使用するので、耐ＲＩＥ性があるノボ
ラック系等のレジストを用い、約１μｍの膜厚に塗布す
る。次に図２(g) に示すように第１のレジスト４５をＯ
2 アッシング等のウエハ面内均一性の高いエッチング方
法を用いてエッチングし、高融点金属薄膜５が露出した
ところでエッチングを停止する。このとき高融点金属薄
膜５の凹部に埋め込まれたレジスト４５のウエハ全面に
占める面積は、極めて小さいので例えばエッチング中に
ＣＯの発光を監視しておけば、高融点金属薄膜５が露出
したところでＣＯの発光量は急激に低下し、それにより
エッチングを停止させれば制御性よくレジスト４５を残
すことができる。なお、レジスト４５を確実に残すため
には、絶縁膜４１の膜厚とリセス段差の和が大きい方が
容易であるが、これは本実施例のように４００ｎｍ程度
あれば充分である。また、これはリセス幅にも依存し、
リセス幅が広すぎるとレジスト４５を残すことは困難に
なる。本実施例ではリセス幅２．０μｍが最大限界であ
る。次に図２(h) に示すようにレジスト４５をマスクに
して高融点金属薄膜５をエッチングする。このときエッ
チングはプラズマエッチングやＥＣＲ（マイクロ波プラ
ズマ）エッチング等の低ダメージのエッチングを行い、
ｎ層２をエッチングしたり、ダメージを与えたりしない
ようにする。ガスはＳＦ6 やＣＦ4 ＋Ｏ2 を用い、エッ
チングにより絶縁膜４１が露出したところでエッチング
を停止させる。このときＦラジカルの発光、ＳｉＦの発
光等を監視すれば容易に終点検出できる。ここで高融点
金属薄膜５の絶縁膜４１の段差部を被覆している部分の
リセス底面から見た膜厚が平坦部の膜厚よりも大きいの
に、平坦部の高融点金属薄膜５がエッチングされた時点
で段差部の高融点金属薄膜５がエッチングされている理
由を説明する。前述したように高融点金属薄膜５は段差
部での段切れを起こし易く、段差部のところには極めて
膜質の悪い膜（ポーラスな膜）が被着されている。従っ
てエッチング中は段差部の高融点金属薄膜５のエッチン
グレートが最も大きく、平坦部がエッチングされた時点
では完全にエッチングされているのである。従って、前
述のようにゲート長Ｌg はリセス開口幅Ｌreからカバレ
ッジ部の横幅ＬC の２倍を減じた長さになる。次に図２
(i) に示すように第１のレジスト４５を除去し、ｎ′層
３を形成するためにＳｉイオンを注入する。このときの
Ｓｉイオンの注入エネルギーはｎ層２の深さと同じ深さ
に注入することを目的とするので、本実施例では加速エ
ネルギー６０ｋｅＶで注入すれば良い。ドーズ量は必要
とする耐圧，相互コンダクタンスに応じて決めれば良
い。次に図２(j) に示すように第２のレジスト４７を全
面に塗布する。このレジストも第１のレジストと同様、
ノボラック系のレジストを用いておくことが望ましい。
なぜなら後の工程でイオン注入マスクとして使用される
からである。膜厚は第１のレジストと同様に１μｍ程度
とすればリセス開口部と高融点金属ゲート電極５の間を
十分に埋め込むことができる。次に図２(k) に示すよう
に第２のレジスト４７をＯ2 アッシング等の方法でエッ
チングし、絶縁膜４１が露出したところでエッチングを
停止する。このときの終点検出の原理や方法は第１のレ
ジスト４５のエッチングの場合と同じである。ここで、
後のｎ+ 層形成のためのイオン注入工程において、ＦＥ
Ｔが形成される領域以外の基板上の領域をマスクするレ
ジストと、上記の高融点金属ゲートの両横に形成された
第２のレジスト４７がミキシングしないように、DeepUV
キュアを行いレジスト改質することが必要である。次に
図２(l) に示すように絶縁膜４１を除去する。除去方法
は例えば緩衝ＨＦ：Ｈ2 Ｏが３０：１の液を用いたウェ
ットエッチングで行い、高融点金属ゲート電極５や第２
のレジスト４７，化合物半導体基板１にダメージを与え
ず、また残渣を残さないことが重要である。次に図２
(m) に示すように高融点金属ゲート電極５とレジスト４
７をマスクにして、ｎ+ 層４を形成するためにＳｉイオ
ンを注入する。この際、図には示されていないがＦＥＴ
が形成される領域以外の基板上の領域はレジストでマス
クされるようにする。このときのイオン注入の加速エネ
ルギーは１４０ｋｅＶ以下でリセスの深さ１００ｎｍと
ｎ層，ｎ′層の深さ１００ｎｍとの和である２００ｎｍ
以下になるように注入している。ドーズ量は５×１０13
cm-2程度である。このときｎ+ 層４の底面は必ずしも
ｎ，ｎ′層の底面と一致する必要はないが、短チャネル
効果を抑制し、かつ相互コンダクタンスを大きくできる
深さに選定すれば良い。次に図２(n)に示すように第２
のレジスト４７を除去し、イオン注入層を活性化させる
ためにアニールする。アニールは砒素圧のかかった雰囲
気中において温度約８００℃で３０分程度加熱する工程
である。次に図２(o) に示すようにパッシベーションの
ための絶縁膜６を被着する。このときの絶縁膜６は短チ
ャネル効果抑制のためストレスが１×１０9 dyn/cm2 以
下のものを用いることが好ましく、例えばプラズマＣＶ
Ｄで形成したＳｉＯＮ膜等を用いる。最後にソース・ド
レイン電極領域に開口部をもつレジストパターンをマス
クに絶縁膜６をエッチングした後、ソース・ドレイン電
極となるオーミック電極７をリフトオフ法で形成し、シ
ンターを行うことでＦＥＴの製造工程は完了する。ソー
ス・ドレイン電極にはＡｕＧｅ系の合金を用い、Ｎｉを
下層に挿入してコンタクト抵抗を下げる。図２(p) に示
すように完成したＦＥＴの高融点金属ゲート５の上部面
は滑らかであり形状は平坦である。
【００６８】上記の製造方法では、高融点金属薄膜５の
被着にはＣＶＤ（化学気相成長法）を用いているが、こ
れに代えてスパッタ法を用いても良い。この場合の製造
工程を図３に示す。ｎ層形成のためのイオン注入工程ま
では、上記の図２(a) 〜(d)と同一である。次に、図３
(a) に示すように、ＷＳｉ，ＷＳｉＮ，ＷＮ，ＴｉＷ等
の高融点金属薄膜５をスパッタ法を用いて全面に被着す
る。この際、リセス上の開口部において高融点金属薄膜
に段切れのないようにする。高融点金属薄膜５の膜厚は
被着方法にもよるが、スパッタ法を用いた場合は６００
ｎｍ以上で段切れなく被着でき、段差のカバレッジ部の
横幅ＬC は０．２５μｍ程度である。この場合もリセス
開口幅Ｌreを１．０μｍとすると、高融点金属薄膜の被
着にＣＶＤを用いた上記の場合と同様にゲート長Ｌg ＝
０．５μｍとなる。また、リセス底面に被着した高融点
金属薄膜５の上部面は滑らかであり形状は上に凸にな
る。第１のレジスト４５の塗布以降の工程、即ち図３
(b) 〜(l) は、上記の図２(f)〜(p) の工程と同じであ
るが、完成したＦＥＴ（図３(l) ）の高融点金属ゲート
５の上部面は滑らかであり形状は上に凸である。上記の
製造方法では、ｎ´層形成を経てからｎ+ 層形成に至る
が、これを逆にして、ｎ+ 層形成を先に行っても、同様
にＦＥＴを作製できる。
【００６９】上記の方法で作製された本実施例のＦＥＴ
の利点は、以下の３点である。第１の点は、ゲート電極
に高融点金属薄膜を使っているため、ＦＥＴの寿命が向
上することである。これは、高融点金属薄膜であるＷＳ
ｉ，ＷＳｉＮ，ＷＮ，ＴｉＷとＧａＡｓとのショットキ
ー接合が６００℃以上でも安定であり、φB （ショット
キー障壁の高さ）や、ｎ値の劣化が起こり難いためであ
る。例えばＦＥＴを高出力で動作させたとき、チャンネ
ル温度やショットキー接合部の温度が１００℃以上とな
るため、ショットキー接合の耐熱性が高くなければ、Ｆ
ＥＴの寿命を長くすることはできない。高融点金属に対
してＡｕ系，Ａｌ系のショットキー接合は３５０℃〜４
００℃程度でφB ，ｎ値の劣化に至る。従ってこの材
料系のゲートを用いたＦＥＴを高出力動作させ、チャネ
ル温度，ショットキー接合部の温度が１００℃以上にな
ったときには、ショットキー接合は急速に劣化すると考
えられる。
【００７０】第２の点は、自己整合的にゲート電極，リ
セス構造，各能動層を配置しているので、ＦＥＴ構造の
再現性に優れており、例えばピンチオフ電圧Ｖp （また
はスレッショルド電圧Ｖth），飽和電流Ｉdss などを歩
留り良く再現できるということである。例えばゲート電
極をリセス内に配置するとき、自己整合的工程を用い
ず、縮小投影露光を用いると、位置合わせ精度の分だけ
余裕のある設計にする必要がある。縮小投影露光の合わ
せ精度ＸOAは０．２５μｍ程度なので、リセス内のゲー
ト電極は最大０．５μｍずれることになる。つまり図２
０に示すようにゲート長Ｌg を０．３μｍ，ゲート−リ
セス端間隔ｌGNを０．３μｍ以上とすると、リセス幅Ｌ
reは０．９μｍではなく、１．４μｍ以上の幅で設計し
なければならない。このようにリセス幅に余裕を持たせ
大きくすると、ゲート−リセス端間が広くなり相互コン
ダクタンスの低下を招くことはもちろんのこと、耐圧の
再現性不良、Ｖp またはＶthの制御性不良を招く。従来
例として図３２に示した方法によって作製したＬＤＤ構
造とリセス構造を組み合わせたＦＥＴはこの例である。
それに対して本発明のＦＥＴでは、前述の製造方法を用
いることにより、リセスに対してゲート電極，各能動層
が自己整合的に形成されているため、例えば上記のゲー
ト長Ｌg とゲート−リセス端間隔ｌGNの場合、位置合わ
せ精度に応じた余裕をとる必要がなく、図２１に示すよ
うにリセス幅Ｌreを０．９μｍにすることができる。即
ち本発明のＦＥＴでは、従来例として図３２に示した方
法によって作製されたＦＥＴと比べて、自己整合技術を
用いることにより相互コンダクタンス、耐圧の再現性、
Ｖp またはＶthの制御性を向上させることができる。ま
た、イオン注入によって能動層の制御を行うため、従来
例として図２８，図３０に示した方法によって作製した
リセス構造ＦＥＴよりＦＥＴ構造の再現性を確保するこ
とが容易である。
【００７１】第３の点は、リセス構造を有しているため
ＦＥＴの耐電力性（ドレイン耐圧）が向上することであ
る。これは例えば図２２に示すようにリセス構造のＦＥ
Ｔではプレナー型のＦＥＴと比べてチャネルを流れる電
流が基板表面ではなく、基板内部を流れるためである。
プレナー型のＦＥＴではソース・ドレインに流れ込む電
流は、図２２(b) に示すように、ソース・ドレイン端に
集中するが、リセス構造のＦＥＴでは図２２(a) に示す
ように、基板内部を通ってソース・ドレイン電極に流れ
込むので電流集中は抑制される。また、本発明によるＦ
ＥＴでは、リセス構造のため化合物半導体基板表面に形
成された表面空乏層の影響を受けにくく、寄生抵抗の低
減，飽和電流の増加が図れる。このことは上記の電流集
中の改善を含めて耐電力性（ドレイン耐圧）の向上に寄
与する。
【００７２】実施例２．上記実施例１ではｎ+ 層４がリ
セス領域以外に存在したが、図４に示すようにリセス内
部にも存在するようにしてもよい。図４において、ｎ′
層３は高融点金属ゲート電極５に対して対称な位置にあ
り、その横幅は同一である。
【００７３】図５は上記の本実施例のＦＥＴの製造方法
を示したものだが、実施例１のＦＥＴの製造方法を示し
た図２(a) 〜(n) までは同様のことを行う。次に図５
(a) に示すように絶縁膜５１を被着する。このとき絶縁
膜５１にはプラズマＣＶＤ等によるＳｉＯ2 膜を用い、
その膜厚を３００ｎｍ程度にする。次に図５(b) に示す
ようにＳｉＯ2 膜をエッチングし、高融点金属ゲート電
極の側壁にＳｉＯ2 膜を残す。絶縁膜５１の膜厚は高融
点金属ゲート電極の側壁に残す絶縁膜の横幅を決定し、
その横幅をＷSW，絶縁膜の厚さをｄとするとほぼ ＷSW ＝( ２／３) ｄ の関係がある。側壁絶縁膜はリセス内に内びかえで形成
するように、例えばこの時点でのゲート端からリセス端
までの距離が０．２５μｍなら絶縁膜５１の膜厚は３７
５ｎｍ以下に形成する。次に図５(c) に示すようにｎ′
層の部分がｎ+ 層に変わるようにＳｉイオンを注入す
る。このときの注入深さはｎ′層の深さと同じ約１００
ｎｍで、加速エネルギーは実施例１のｎ´層注入と同じ
６０ｋｅＶで注入し、ドーズ量は２×１０13cm-2であ
る。次に絶縁膜５１を除去し、後は実施例１と同様にア
ニール，絶縁膜６の被着，ソース・ドレイン電極７の形
成を行えば、図５(d) に示す本実施例のＦＥＴが完成す
る。なお、実施例１の製造方法の図２(m) の工程でＯ2
アッシャによりレジスト４７をエッチングし、横幅を小
さくし、再度ｎ′層のところにｎ+ 注入すれば本実施例
と同様の効果を奏する。
【００７４】上記の製造方法を用いて作製された本実施
例のＦＥＴの利点は、実施例１に示したものと比べて、
ｎ′層の横幅が小さいので、ゲート・ドレイン間の抵抗
が小さくなる点である。ただし、その分ゲート耐圧は小
さくなる。いま、図２３にｎ′層の横幅Ｗn ′とゲート
・ドレイン間の抵抗ＲGD，ゲート耐圧ＶBGD の関係を示
す。図から、Ｗn ′が増加するとＲGD，ＶBGD ともに増
加することがわかる。ＦＥＴに要求されるＶBGD に応じ
てＲGD、Ｗn ′を選べば良い。例えば高出力アンプ等で
はＶBGD ＞１３Ｖ，低雑音アンプではＶBGD ＞８Ｖであ
る。
【００７５】実施例３．なお、実施例１ではリセス領域
以外には、ｎ′層が存在しなかったが、図６に示すよう
にリセス領域外にも存在するようにしてもよい。ここ
で、ｎ′層３は高融点金属ゲート電極５に対して対称な
位置にあり、その横幅は同一である。
【００７６】本実施例のＦＥＴの製造方法も、実施例１
のＦＥＴの製造方法を途中から変更すれば良い。即ち図
２(a) 〜(l) までは実施例１と同一工程であるが、図２
(m)の工程での注入条件を注入エネルギー１４０ｋｅＶ
以下，ドーズ量１．４×１０13cm-2にし、図２(m) でｎ
+ 層となったところをｎ′層となるようにする。この後
レジスト除去をしたものが図７(a) である。次に図７
(b) に示すように絶縁膜５１を被着する。本実施例では
絶縁膜５１の膜厚を例えば４５０ｎｍにする。次に図７
(c) に示すように高融点金属ゲート電極５の側壁に絶縁
膜５１が残るようにＲＩＥ等の方法でエッチングする。
このとき側壁の絶縁膜５１の横幅ＷSW はゲート端から
リセス端までの幅ＬGRより大きくなければならないの
で、 ＬGR＜( ２／３) ｄ＝ＷSW を満たすように前工程で絶縁膜５１の膜厚ｄを設定して
いる。ＬGRは今の例では０．２５μｍなのでｄは３７５
ｎｍ以上に設定すればよい。本実施例では４５０ｎｍに
設定している。
【００７７】次に図７(d) に示すようにＳｉイオンを１
２０〜１４０ｋｅＶで５×１０13cm-2注入し、ｎ+ 層４
を形成する。次に図７(e) に示すように絶縁膜５１を緩
衝フッ酸等で除去し、アニールを行い各能動層を活性化
させる。次に図７(f) に示すように絶縁膜６を被着し、
図７(g) に示すようにソース・ドレイン電極７を形成し
たら完成である。なお、図２(m) でｎ+ 層となったとこ
ろをｎ′層となるようにした後、ベークしてレジスト４
７を変形させ、リセス外にかかるようにしてからｎ+ 層
を形成するイオン注入を行っても本実施例と同等の効果
を奏する。
【００７８】上記の製造方法を用いて作製されたＦＥＴ
は、ｎ′層の横幅Ｗn ′が大きいので、図２３から明ら
かなように、実施例１，実施例２に記載のＦＥＴ以上の
ゲート耐圧（ＶBGD ）を得ることができる。
【００７９】実施例４．なお、実施例１〜３ではｎ層２
が高融点金属ゲート電極５の直下にだけ存在したが、図
８に示すように化合物半導体基板１上にｎ層２とｎ+ 層
４が積層された構造を有し、リセス底面がｎ層２内に存
在するようにしてもよい。
【００８０】本実施例のＦＥＴの製造方法を図９に示
す。予め上記のようなｎ層，ｎ+ 層を有した化合物半導
体基板を用いる。まず、エピタキシャル成長またはＳｉ
イオン注入とアニールにより作製されたｎ／ｎ+ 層を有
する化合物半導体基板上に、絶縁膜４１を被着しレジス
ト４２により開口バターンを形成したのが図９(a) であ
る。次に図９(b) に示すように絶縁膜４１に開口部をエ
ッチングにより設け、さらにリセスを形成するためｎ+
層４をエッチングし、ｎ層２も一部エッチングする。こ
のときエッチングをどこで停止させるかが問題である
が、あらかじめソース・ドレイン電極を設けておき、ソ
ース・ドレイン間に流れる電流を監視しながらエッチン
グを行う方法や、あるいはｎ層２とｎ+ 層４の間にエッ
チングの選択性の高いｉ層を設けておくこと（例えばｎ
−ＧａＡｓ，ｎ+ −ＧａＡｓに対してｉ−ＡｌＧａＡｓ
層）によって自動的にエッチングを停止させる方法など
が用いられる。この後、実施例１で示した方法のうち図
２(e),(f),(g),(h) の工程を行い、第１のレジストを除
去したものが図９(c) である。この後高融点金属薄膜５
のスパッタダメージ除去のためのアニール（温度５００
℃程度）、絶縁膜６の被着、ソース・ドレイン電極７の
形成を経て完成（図９(d) ）に至る。本製造方法では基
板作製にはイオン注入層活性化のためのアニールやエピ
タキシャル成長等の高温（６００℃以上）プロセスを用
いるが、それ以降は低温プロセスのみが用いられている
点が特徴である。
【００８１】本実施例のＦＥＴではゲート電極加工前に
ｎ層２，ｎ+ 層４がすでに存在しているので、これらの
層にエピタキシャル成長層を用いることが可能であり、
イオン注入では得られないｎ層２，ｎ+ 層４の急峻な不
純物濃度分布が得られる。また、キャリア濃度の上限は
イオン注入層では１×１０18cm-3程度であるのに対して
エピタキシャル層では５×１０18cm-3程度と大きいた
め、イオン注入層より高濃度なエピタキシャルｎ+ 層４
を用いることができる。これにより、イオン注入を用い
て能動層を作製したＦＥＴより、高い相互コンダクタン
スが得られる。またHEMT（High Electron Mobility Tra
nsister ）に用いられるエピタキシャル基板（GaAs/i-G
aAs/n-AlGaAs/n+ -GaAs ）も本実施例のＦＥＴに適用可
能である。
【００８２】実施例５．なお、実施例１〜４では高融点
金属ゲート電極５だけでゲート電極を構成していたが、
図１０に示すように同ゲート電極上に自己整合的に低抵
抗金属層８を設けた構造にしてもよい。
【００８３】本実施例のＦＥＴは図１１に示す製造方法
で作製される。ここでは実施例４と同様のあらかじめｎ
／ｎ+ 層が積層された基板を用い、まず実施例４の製造
方法の図９(a) ，(b) に示す工程まで行う。次にレジス
ト４２を除去し、高融点金属薄膜５を被着し、スパッタ
ダメージ除去のアニール（温度５００°Ｃ程度）を行っ
た後、低抵抗金属薄膜８を被着したのが図１１(a) であ
る。この際、段差部上に被着された高融点金属薄膜５に
は図に点線で示したポーラスな部分７０ができる。通常
低抵抗金属薄膜８には金（Ａｕ）を用いる。次にレジス
ト４５を塗布し、高融点金属薄膜５の凹部を平坦化した
のが図１１(b) である。次に図１１(c)に示すようにレ
ジスト４５をＯ2 アッシャ等でエッチバックし、凹部に
だけ残るようにする。次に図１１(d) に示すようにレジ
スト４５をマスクに低抵抗金属薄膜８（Ａｕ）をＡｒイ
オンを使ったイオンミリング等の方法でエッチングす
る。次に図１１(e) に示すように高融点金属薄膜５をプ
ラズマエッチング又はＥＣＲエッチングでエッチング
し、ゲート電極を形成する。これによって、上記の高融
点金属薄膜中のポーラスな部分７０は除去されてしま
う。次に図１１(f) に示すようにレジスト４５を除去
し、絶縁膜４１を除去する。この後絶縁膜６を被着し、
ソース・ドレイン電極７を形成し、図１１(g) に示す完
成に至る。この製造方法においても実施例４と同様にあ
らかじめｎ層，ｎ+ 層が基板上に積層されていることに
より、全工程が低温プロセスとなっている。これは低抵
抗金属薄膜８が用いられているため、ゲート形成後にイ
オン注入層の活性化に用いるような高温のアニール工程
は使えないからである。実際、低抵抗金属薄膜８にＡ
ｕ，高融点金属薄膜５にＷＳｉを用いた場合４００℃以
上ではＡｕはＷＳｉ中に拡散してしまう。
【００８４】本実施例におけるＦＥＴはゲート抵抗が小
さいことはもちろんのこと、ゲート−ソース間容量，ゲ
ート−ドレイン間容量を小さくできる特徴がある。ま
ず、ゲート抵抗が小さいことは例えば高融点金属薄膜の
ＷＳｉの比抵抗が１００〜２００μΩcmであるのに対し
て、低抵抗金属薄膜のＡｕの比抵抗が２．１μΩcmであ
ることから理解できる。次にゲート−ソース間容量，ゲ
ート−ドレイン間容量が小さくなるのは、例えば従来例
として図２９に示した高融点金属薄膜５の上に低抵抗金
属薄膜８を有するＦＥＴでは、ゲート電極のひさしの部
分とソース又はドレインとの間の容量がゲート−ソース
間容量，ゲート−ドレイン間容量に付加されるのに対
し、本実施例のＦＥＴにはゲート電極のひさし部分が存
在しないからである。ひさし部分の容量はゲート幅２８
０μｍ，ひさし部の幅０．５μｍ，ひさしとｎ+ 層表面
までの距離を０．２μｍとすると、０．００６ｐＦであ
る。これは典型的なＦＥＴのゲート−ソース間容量Ｃgs
約０．３ｐＦ，ゲート−ドレイン間容量Ｃgd約０．０３
ｐＦと比べて無視できない容量であり、特にゲート−ド
レイン間容量に占める割合が大きいことがわかる。ま
た、従来例の図２９で示したＦＥＴのように上部面が鋭
いＶ字形の窪みをもつ形状のゲート電極とは異なり、高
融点金属薄膜中のポーラスな部分は、上で述べたように
ゲート形成のためのエッチングによって除去されてしま
い、完成したゲート電極の高融点金属層中には残らな
い。従って、ＦＥＴ動作時に、このポーラスな部分で発
生する低抵抗金属の高融点金属層中への異常拡散が防止
でき、信頼性が向上する。
【００８５】実施例６．なお、実施例５では高融点金属
ゲート電極５上に自己整合的に低抵抗金属層８が設けら
れていたが、図１２(a) に示すように自己整合的にでは
なく、高融点金属ゲート電極５のゲート長よりも広い低
抵抗金属薄膜８を高融点金属ゲート電極５の上に設けて
もよい。
【００８６】本実施例のＦＥＴは図１３に示す製造方法
で安定して形成できる。ここでも実施例４の製造方法と
同様のあらかじめｎ／ｎ+ 層が積層された基板を用いた
もので説明する。まず図９(a) ，(b) の工程は同じであ
る。次に図９(c) に示すゲート電極形成に至るが、ここ
で絶縁膜４１は除去せずに残しておく。この状態が図１
３(a) である。次に図１３(b) に示すようにレジスト４
７を塗布し、Ｏ2 アッシャ等でエッチングし、高融点金
属ゲート電極５の上部面が露出したところで停止する。
このときレジスト４７の替わりに例えばＳＯＧ（Spin o
n Glass)を用いても同様の効果を奏し、エッチングはＣ
Ｆ4 ＋Ｏ2 ガスを用いたＲＩＥ等で行えば良い。ここ
で、レジストを用いた場合はこのレジストと次工程のリ
フトオフパターン形成のためのレジストまたはイオンミ
リングのマスクのためのレジストとのミキシングを防止
するため、DeepUVキュアを行いレジスト改質することが
必要である。次に図１３(c) に示すように高融点金属ゲ
ート電極５上に低抵抗金属薄膜８を被着し、パターニン
グする。パターニングはリフトオフ法又はイオンミリン
グで不要部を除去する方法で行うことができる。次に図
１３(d) に示すようにレジスト４７，絶縁膜４１を除去
し、ソース・ドレイン電極７を形成することによって完
成する。本製造方法は高融点金属ゲート電極５の上部面
を露出させることが絶縁膜４１のために容易であり、安
定なゲート形成ができる。
【００８７】実施例１〜３に示したような、イオン注入
によりｎ層，ｎ′層，ｎ+ 層を形成したＦＥＴに対して
も、上記と同様に高融点金属ゲート電極５のゲート長よ
りも広い低抵抗金属薄膜８を高融点金属ゲート電極５の
上に設けることが可能である。このようなＦＥＴの断面
構造の一例を図１２(b) に示す。このＦＥＴは次のよう
にして作製される。まず実施例１に示した方法によりソ
ース・ドレイン電極の形成まで、即ち図２(a) 〜(p) ま
での工程を行い、図１４(a) に示すようなＦＥＴを作製
する。次に、バイアスＣＶＤ等によって全面に絶縁膜４
８を被着して平坦化した後、図１４(b) に示すようにエ
ッチバックを行い高融点金属ゲート５の上部面を露出さ
せる。この際、絶縁膜４８の代わりに厚膜レジストを用
いても良い。厚膜レジストの方が上記の平坦化は容易で
ある。さらに高融点金属ゲート上部に低抵抗金属薄膜８
を被着し、図１４(c) のようにパターンニングする。最
後に、絶縁膜４８または厚膜レジストを除去することに
より、図１４(d) に示すようなＦＥＴが完成する。
【００８８】本実施例のＦＥＴは実施例５のＦＥＴより
もゲート抵抗を小さくできる利点がある。例えば(1) ゲ
ート長０．５μｍ，ゲート幅２８０μｍ，ゲート高さ
０．５μｍのＷＳｉ（ρ＝１００μΩcm）を高融点金属
ゲート電極に用いたとき、(2)同高融点金属ゲート電極
の上部に横幅０．５μｍ，長さ２８０μｍ，高さ０．５
μｍのＡｕ（２．１μΩcm）層を設けたとき、(3) 同高
融点金属ゲート電極上部に横幅３．０μｍ，長さ２８０
μｍ，高さ１μｍのＡｕ層を設けたときで、そのゲート
抵抗を比べると(1) のときは１１２０Ω，(2) のときは
９４Ω，(3) のときは２Ωとなる。即ち本実施例のゲー
ト構造(3) で最も低抵抗なゲートが得られる。ゲート抵
抗の低減はＦＥＴを高周波動作させたときの特性向上に
寄与する。また、高融点金属ゲートと低抵抗金属薄膜層
との付着力に関しては、実施例５で述べたこととまった
く同様のことが言える。
【００８９】実施例７．なお、実施例１〜６ではリセス
を１段の段差を有するものとしたが、図１５に示すよう
に２段以上の段差を有するものとしても良い（図１５は
２段のものを示した）。
【００９０】本実施例で示したＦＥＴは図１６に示す製
造方法で作製できる。まず図１６(a) に示すように化合
物半導体基板１上に絶縁膜４１を被着し、レジスト４２
で開口パターンを設け、絶縁膜４１をエッチングする。
ここまでは実施例１のＦＥＴの製造方法を説明した図２
(a) ，図２(b) に相当する。次にレジスト４２を除去
し、化合物半導体基板１にウェットエッチング等の等方
性エッチングで第１のリセス６１を形成する。これが図
１６(b) に当たる。次に図１６(c) に示すように絶縁膜
４１をマスクに異方性エッチングで化合物半導体基板を
エッチングし、上記第１のリセスの内側に第２リセス６
２を設ける。二段以上のリセスにしたいときはさらに等
方性エッチング，異方性エッチングを繰り返す。またこ
の第２のリセス６２内にＳｉイオンを注入し、ｎ層２を
形成する。次に図１６(d) に示すように高融点金属薄膜
５を被着し、第１のレジスト４５を塗布後、これをエッ
チングし凹部に第１のレジスト４５を残す。次に図１６
(e) に示すように高融点金属薄膜５をエッチングし、ゲ
ート電極を形成し、その後イオン注入によりｎ′層３を
第２のリセス６２内に形成する。次に図１６(f) に示す
ように第１のレジスト４５を除去後、再度第２のレジス
ト４７を塗布し、エッチングしてリセス開口部内にだけ
残す。次に図１６(g) に示すように絶縁膜４１を除去
し、第１のリセス領域６１下にもｎ´層を形成するため
にＳｉイオンを注入する。このときイオン注入の加速エ
ネルギーは第１のリセス６１下と第２のリセス６２下で
ｎ′層の底面が同じ位置になるように選定する必要があ
る。実施例１の説明でも若干触れたが、化合物半導体基
板１のエッチングを等方的に行ったときは、レジスト４
７が絶縁膜４１の下にできたオーバーハングの領域に入
り込んでおり、このことが注入プロファイルを若干変化
させることになる。つまり、レジストは化合物半導体と
比べてイオンに対する阻止能が小さいため、第１のリセ
ス６１下と第２のリセス６２下のｎ′層の底面が同じに
なるように注入すると、リセス外の能動層は浅くなるの
である。このことが図１６(g) の能動層の形に反映され
ている。またこの工程では、イオン注入のドーズ量が第
２のリセス６２下のｎ′層と等しくなるように注入して
いるので、前工程で形成されていたｎ′層との境界は見
えなくなっている。次に図１６(h) に示すように高融点
金属ゲート電極５の側壁に絶縁膜５１を形成する。形成
方法は実施例３に準ずる。さらにＳｉイオンを注入し、
ｎ+ 層４を形成する。最後に絶縁膜５１の除去，アニー
ル，絶縁膜６の被着，ソース・ドレイン電極７の形成を
経て、図１６(i) のように完成する。本製造方法ではｎ
層，ｎ′層，ｎ+ 層全てを設ける方法を示したが、例え
ば図１６(g) でのｎ′層形成のときのイオン注入ドーズ
量を多くすることでｎ+ 層の形成を行い、図１６(h) の
工程を不要にすることも可能である。
【００９１】上記の製造方法を用いることにより、本実
施例の２段リセス構造をもつＦＥＴを作製することがで
きる。通常リセス構造に２段以上の段差を設けること
は、単一リセス構造のＦＥＴに比べてゲート耐圧ＶBGD
の向上を図る目的で用いられる。図２４(a) に示すよう
に単一リセス構造のＦＥＴにおいてドレイン電圧を増加
させるとゲート−ドレイン間のショットキー接合に対し
ては逆方向電圧が増加していくことになり、空乏層はリ
セス端に達するまでは横方向に広がるが、それ以降は能
動層の厚さが大きくなるので、横方向の広がりが抑制さ
れる。従って空乏層がリセス端に達した後はゲート端の
電界は急激に増加することになる。これに対して図２４
(b) に示すように２段以上の段差を有するリセス構造の
ＦＥＴでは、空乏層がリセス端に達した後もチャンネル
層が急激に厚くなることはないので、横方向の広がりは
抑制されない。この結果ゲート端の電界の増加が緩和さ
れ、ゲート耐圧の向上が図られる。
【００９２】本実施例のＦＥＴではさらにｎ+ 層を図１
５のように配置したので、第２のリセスの幅をリセスが
一段のＦＥＴのリセス幅より狭くできるため、ゲート−
ドレイン間の抵抗を小さくできる。もちろん実施例４と
同様のｎ／ｎ+ 積層型のエピタキシャル基板上に上記の
ような二段リセス構造を設けることも可能である。
【００９３】実施例８．なお、実施例１〜７では能動層
としてｎ，ｎ′，ｎ+ 層を設けるようにしたものだけを
示したが、図１７に示すように、ｎ層，ｎ´層の下に埋
め込みｐ層を設けるようにしてもよい。前述のM.Noda e
t al,IEEE Transactions on Electron Devices vol.39
(1992)757に示された従来のＢＰＬＤＤ構造ＦＥＴ（図
２５(b) ）では、本実施例とは異なりｎ，ｎ′，ｎ+ 層
の下またはｎ，ｎ′，ｎ+ 層をかこむように埋め込みｐ
層が設けられている。埋め込みｐ層を設ける目的はゲー
ト長が１．０μｍ以下になったときの短チャネル効果を
抑制することにある。
【００９４】本実施例のＦＥＴの製造方法を説明する。
図１８(a) は例えば実施例１に示された図２(d) と同一
の状態である。そこで次にｎ層２よりも深いところに、
例えばＭｇなどのｐ型の不純物となるイオンを加速エネ
ルギー３００ｋｅＶ、ドーズ量１．５×１０12cm-2程度
で注入すると、図１８(b) のようにリセス内のｎ層２の
下層にだけｐ層３１を形成することができる。ただし、
このリセス内のｎ層のうちゲート直下以外の領域は後の
イオン注入工程によってｎ´層となる。この後の工程は
実施例１において示された図２(e) 〜(p) の工程と全く
同じである。
【００９５】このようにｎ層とｎ′層の下層にだけ自己
整合的に埋め込みｐ層を形成できるのは本発明の大きな
特徴であり、実施例１に限らず実施例２，３，７のＦＥ
Ｔの製造方法に同様の埋め込みｐ層形成工程を加えるこ
とで、これらの実施例のＦＥＴのｎ層，ｎ′層の下に埋
め込みｐ層３１を形成できることは言うまでもない。短
チャネル効果とはゲート長が短くなったときにｎ層と基
板の界面を通ってソース側のｎ′層，ｎ+ 層とドレイン
側のｎ′層，ｎ+ 層の間をリーク電流が流れ、これによ
ってゲート電圧でドレイン電流を制御することが困難と
なるものである。埋め込みｐ層の導入でｎ型能動層との
間にｐｎ接合ができ、この接合障壁によって上記のリー
ク電流が抑制できる。従ってｎ，ｎ′層下に埋め込みｐ
層を設けることは短チャネル効果抑制に効果があるので
あるが、ｎ+ 層下の埋め込みｐ層はほとんど意味がな
く、むしろｎ+ 層／ｐ層接合の接合容量がＦＥＴの動作
速度を低下させる。よく知られているように、ｎ層／ｐ
層，ｎ′層／ｐ層，ｎ+ 層／ｐ層接合のうち最も接合容
量が大きいのはｎ+ 層／ｐ層接合なので、図２５(b)に
示した従来のＢＰＬＤＤ構造ＦＥＴのようにｎ+ 層下に
まで埋め込みｐ層３１を設けることをせず、図１７に示
した本実施例のＦＥＴのようにｎ，ｎ′層の下にだけ、
しかもこれらの層と自己整合的に埋め込みｐ層３１を設
けることにより短チャネル効果の抑制と、ＦＥＴの動作
速度の向上を同時に実現することができる。ただし、こ
の埋め込みｐ層が効果を発揮するのは、ゲート長が１．
０μｍ未満のＦＥＴにおいてである。ゲート長１．０μ
ｍ以上のＦＥＴでは埋め込みｐ層の効果はほとんど無
く、逆に実施例１のＦＥＴの方が動作速度の点で優れて
いる。
【００９６】実施例９．実施例１〜実施例８は全てリセ
スとゲート電極及び能動層の自己整合的形成方法又は同
方法を用いて作製した半導体装置、特にＦＥＴに関する
ものであったが、メサ構造の作製にも本発明の製造方法
が有効であることを次に説明する。
【００９７】そこで本発明による上記の実施例として図
１９にＨＢＴの製造方法を示す。これを用いることによ
り、ＨＢＴの素子特性劣化のない安定した形成が可能と
なる。以下にその製造方法を図に従って説明する。まず
図１９(a) に示すように化合物半導体基板１上に絶縁膜
４１を被着し、レジスト４２で開口パターンを設ける。
次に図１９(b) に示すようにＲＩＥ等の方法で絶縁膜４
１にテーパーエッチングを行う。このとき例えば絶縁膜
４１にＳｉＯ2 膜を用いたときはＣＨＦ3 ＋Ｏ2 ガスを
用いたＲＩＥを行う。テーパー化はＯ2 流量比を増大さ
せ、レジスト４２の後退を利用して達成できる。又、絶
縁膜４１にＳｉＯＮ膜を用いればＳＦ6やＣＦ4 ＋Ｏ2
によるプラズマエッチングでオーバーハングを形成する
のと同時にテーパエッチングが可能である。次に図１９
(c) に示すように実施例１で示したのと同様にレジスト
４２の除去、高融点金属薄膜５の被着，レジスト４５の
高融点金属薄膜５の凹部への埋め込み及び残しを行う。
このとき実施例１とは異なり、段差が絶縁膜４１だけで
形成されていることから、絶縁膜４１の膜厚を若干厚く
４００ｎｍ程度にしておくと良い。また実施例１のとこ
ろでスパッタで高融点金属薄膜５を被着するときは、６
００ｎｍ以上の膜厚が必要としたが、本実施例では絶縁
膜４１の開口部にテーパがついているため、高融点金属
薄膜１１５の段差被覆性が良くなり、テーパ角が８０°
なら４００ｎｍ以上で充分である。このことは次工程で
示す高融点金属エミッタ電極１１５と絶縁膜４１との間
隔を０．１６μｍにできることを意味している。次に図
１９(d) に示すようにレジスト４５をマスクに高融点金
属薄膜１１５をエッチングし、レジスト４５を除去す
る。ただし、レジスト４５の除去は次工程で行っても問
題ない。次に図１９(e) に示すようにエミッタ層１１１
を中間までエッチングし、エミッタ領域のメサ構造を形
成する。次に図１９(f) に示すようにレジスト４７を埋
め込む。次に図１９(g) に示すように絶縁膜４１をエッ
チグして除去する。次に図１９(h) に示すようにエミッ
タ層１１１をベース層１１０の上面が露出するまでエッ
チングする。次に図１９(i）に示すように、ベース電極
１０３を蒸着により被着する。これに先立ってベース電
極がリフトオフで形成できるように、レジスト４７はDe
epUVキュアを行いレジスト改質した後、レジスト１１２
でベース電極パターンを形成してある。次の図１９(j)
がベース電極をリフトオフによって形成した後の構造で
ある。次に図１９(k) に示すように絶縁膜１１３でパッ
シベーションする。図には示していないが、この後は光
リソグラフィを用いてレジストをパターニングし、これ
をマスクとして所定の領域の絶縁膜１１３とベース層１
１０をエッチングし、コレクタ電極を形成すればＨＢＴ
は完成する。このように、従来の製造方法でみられた側
壁ＳｉＯ2 膜形成時のＲＩＥによるエッチバックで基板
にダメージが入ったり、あるいは基板そのものがエッチ
ングされてしまうようなことが無く、またベース電極を
除去するための斜めイオンミリング工程も無いので、素
子特性の劣化が低減される。また、エミッタ領域のメサ
構造をエミッタ電極となる高融点金属電極と自己整合的
に形成することができ、これによって素子特性のバラツ
キを抑制することができる。
【００９８】
【発明の効果】（請求項１）に係わる半導体装置は、そ
の主表面にリセスが形成された化合物半導体基板体と、
該化合物半導体基板体のリセス内の中央に形成された、
その上部面が滑らかで、上に凸または平坦な断面形状を
有する高融点金属からなるゲート電極とを備えたから、
ゲート電極と化合物半導体との接合の信頼性が高く、素
子特性の均一性、再現性が向上し歩留が改善される。ま
た、この高融点金属ゲート電極は、ポーラスな部分を含
まないため、このゲート電極上に低抵抗金属膜を形成し
た場合、半導体装置動作時の低抵抗金属薄膜の高融点金
属薄膜中への異常拡散を防止でき、信頼性を向上させる
ことができる。
【００９９】また、本発明（請求項２）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記化合
物半導体基板体が、化合物半導体基板と、該化合物半導
体基板上に形成された、前記ゲート電極直下に位置する
ｎ層と、前記ゲート電極直下領域以外の前記リセス領域
に位置するｎ´層と、前記リセス領域以外の領域に前記
リセス領域を挟んで位置するｎ+ 層とを有するものであ
るから、従来のリセス構造ＦＥＴよりソース・ドレイン
抵抗が低減され、相互コンダクタンスが向上するととも
に、耐電力性が高く、ゲート電極と化合物半導体能動層
との接合の信頼性が高い。
【０１００】また、本発明（請求項３）に係わるＦＥＴ
は、上記のＦＥＴ（請求項２）において、前記化合物半
導体基板体が、前記リセスの内側面のこれに隣接する内
側の所定の領域にもｎ+ 層を有するものであるから、上
記のｎ´層とｎ+ 層の境界がリセスの内側面にあるＦＥ
Ｔよりソース・ドレイン抵抗が低減され、高い相互コン
ダクタンスが得られる。また、ゲート電極と化合物半導
体能動層との接合の信頼性が高い。
【０１０１】また、本発明（請求項４）に係わるＦＥＴ
は、上記のＦＥＴ（請求項２）において、前記化合物半
導体基板体が、前記リセスの内側面のこれに隣接する外
側の所定の領域にもｎ´層を有するものであるから、上
記のｎ´層とｎ+ 層の境界がリセスの内側面にあるＦＥ
Ｔ及びリセス内にもｎ+ 層を備えたＦＥＴより、耐電力
性（ドレイン耐圧）が向上する。また、ゲート電極と化
合物半導体能動層との接合の信頼性が高い。
【０１０２】また、本発明（請求項５）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記化合
物半導体基板体が、化合物半導体基板と、該化合物半導
体基板上の全面に形成された、ｎ層と、ｎ層上に形成さ
れた、前記リセス領域以外の領域に位置するｎ+ 層とを
有するものであり、前記リセスは、その底面が前記チャ
ンネル層内に位置するものであるから、ｎ層及びｎ+ 層
に予め基板上に形成されたエピタキシャル成長層を用い
ることが可能であり、これにより、イオン注入によるｎ
層，ｎ+ 層を用いた場合より高い相互コンダクタンスが
得られる。また、ゲート電極と化合物半導体能動層との
接合の信頼性が高いく、耐電力性（ドレイン耐圧）も高
い。
【０１０３】また、本発明（請求項６）に係わるＦＥＴ
は、上記のＦＥＴ（請求項５）において、前記の高融点
金属からなるゲート電極の直上にのみ低抵抗金属薄膜層
を備えたものであるから、ゲート電極と化合物半導体能
動層との接合の信頼性が高いと同時に、ゲート抵抗が低
減される。さらに、ゲート−ソース間容量、ゲート−ド
レイン間容量が図２９の従来のＦＥＴより小さい。これ
らゲート抵抗、ゲート−ソース間容量、ゲート−ドレイ
ン間容量の低減は高周波動作時の素子特性を向上させ
る。また、この高融点金属ゲート電極は、上記の従来の
ＦＥＴと異なり、ポーラスな部分を含まないため、ＦＥ
Ｔ動作時の低抵抗金属薄膜の高融点金属薄膜中への異常
拡散を防止でき、信頼性を向上させることができる。ま
た、ｎ層及びｎ+ 層にエピタキシャル成長層を用いるこ
とが可能であり、耐電力性（ドレイン耐圧）も高い。
【０１０４】また、本発明（請求項７）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記の高
融点金属からなるゲート電極上に該ゲート電極幅より大
きな低抵抗金属薄膜層を備えたものであるから、上記の
高融点金属ゲートに自己整合的に形成された低抵抗金属
層よりゲート抵抗を低減できる。また、この高融点金属
ゲート電極は、上記の従来のＦＥＴと異なり、ポーラス
な部分を含まないため、ＦＥＴ動作時の低抵抗金属薄膜
の高融点金属薄膜中への異常拡散を防止でき、信頼性を
向上させることができる。また、ゲート電極下層は高融
点金属であるため、ゲート電極と化合物半導体能動層と
の接合の信頼性が高く、耐電力性（ドレイン耐圧）も高
い。
【０１０５】また、本発明（請求項８）に係わるＦＥＴ
は、上記の半導体装置（請求項１）において、前記リセ
スがその中心が一致する少なくとも二段以上のリセスで
あり、前記ゲート電極が前記二段以上のリセスのなかで
最も内側に位置するリセス内の中央に形成されており、
前記化合物半導体基板体が、化合物半導体基板と、該化
合物半導体基板上に形成された、前記ゲート電極直下に
位置するｎ層と、前記ゲート電極領域以外の領域に前記
ゲート電極領域を挟んで位置するｎ´層と、前記ゲート
電極領域及びｎ´層領域以外の領域にｎ´層領域に隣接
して位置するｎ+ 層とを有するものであるから、リセス
が一段のＦＥＴより耐電力性（ドレイン耐圧）が向上す
る。また、耐電力性（ドレイン耐圧）を劣化させずに内
側のリセス幅をリセスが一段のＦＥＴより狭くすること
ができるので、ゲート−ソース間、ゲート−ドレイン間
の抵抗を低減できる。さらに、ゲート電極と化合物半導
体能動層との接合の信頼性も良好である。
【０１０６】また、本発明（請求項９）に係わる半導体
装置の製造方法は、化合物半導体基板体の主表面上に絶
縁膜を形成し該絶縁膜の所定部分を除去して開口部を形
成する第１の工程と、前記開口部を有する絶縁膜をマス
クに前記化合物半導体基板体にリセスを掘り込む第２の
工程と、前記絶縁膜上及び前記開口部上に高融点金属薄
膜を被着する第３の工程と、前記高融点金属薄膜上の全
面にレジストを塗布しエッチバックにより前記開口部上
にのみ第１のレジストを残す第４の工程と、前記開口部
上に残った第１のレジストをマスクに高融点金属薄膜を
エッチングしゲート電極を形成する第５の工程とを含む
ものであるから、高融点金属からなるゲート電極とリセ
スが自己整合的に形成され、この半導体装置の素子構造
の均一性、再現性が良好となると同時に、ゲート電極が
リセスに対して露光装置を用いた位置合わせによって形
成される場合よりリセス幅を狭くできる。また、ゲート
電極と化合物半導体との接合の信頼性が高く、素子特性
の均一性、再現性が向上し歩留が改善される。また、高
融点金属薄膜形成時にできるポーラスな部分は、ゲート
電極形成のためのエッチングにより除去されてしまうた
め、この高融点金属ゲート電極は、従来例として図２９
に示したＦＥＴのゲート電極と異なり、ポーラスな部分
を含まない。従って、このゲート電極上に低抵抗金属膜
を形成した場合、半導体装置動作時の低抵抗金属薄膜の
高融点金属薄膜中への異常拡散を防止でき、信頼性を向
上させることができる。
【０１０７】また、本発明（請求項１０）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する前記第３の工程が、スパッタ法
を用いるものであるから、高融点金属ゲート電極の上部
面が滑らかであり形状が上に凸となる。また、高融点金
属薄膜形成時にできるポーラスな部分は、ゲート電極形
成のためのエッチングにより除去されてしまうため、こ
の高融点金属ゲート電極は、従来例として図２９に示し
たＦＥＴのゲート電極と異なり、ポーラスな部分を含ま
ない。従って、このゲート電極上に低抵抗金属膜を形成
した場合、半導体装置動作時の低抵抗金属薄膜の高融点
金属薄膜中への異常拡散を防止でき、信頼性を向上させ
ることができる。
【０１０８】また、本発明（請求項１１）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記絶縁膜上及び前記開口部上に高
融点金属薄膜を被着する前記第３の工程は、化学気相成
長法を用いるものであるから、高融点金属ゲート電極の
上部面が滑らかであり形状が平坦となる。また、高融点
金属薄膜形成時にできるポーラスな部分は、ゲート電極
形成のためのエッチングにより除去されてしまうため、
この高融点金属ゲート電極は、従来例として図２９に示
したＦＥＴのゲート電極と異なり、ポーラスな部分を含
まない。従って、このゲート電極上に低抵抗金属膜を形
成した場合、半導体装置動作時の低抵抗金属薄膜の高融
点金属薄膜中への異常拡散を防止でき、信頼性を向上さ
せることができる。
【０１０９】また、本発明（請求項１２）に係わるＦＥ
Ｔの製造方法は、上記の半導体装置の製造方法（請求項
９）において、前記第１の工程における前記化合物半導
体基板体が化合物半導体基板のみからなるものであり、
前記開口部を有する絶縁膜をマスクに前記化合物半導体
基板体にリセスを掘り込む前記第２の工程の後、前記絶
縁膜上及び前記開口部上に高融点金属薄膜を被着する前
記第３の工程の前に、前記リセス内にｎ層を形成するた
めの不純物となるイオンを注入する第６の工程と、前記
開口部上に残った第１のレジストをマスクに高融点金属
薄膜をエッチングしゲート電極を形成する前記第５の工
程の後、前記開口部を有する絶縁膜と前記ゲート電極を
マスクにして、ｎ´層を形成するための不純物となるイ
オンを注入する第７の工程と、前記開口部にレジストを
埋め込むように前記開口部を有する絶縁膜上の全面にレ
ジストを塗布し、エッチバックにより前記開口部だけに
第２のレジストを残す第８の工程と、前記開口部を有す
る絶縁膜を除去する第９の工程と、前記ゲート電極とそ
の側面に接して残された第２のレジストをマスクにｎ+
層を形成するための不純物となるイオンを注入する第１
０の工程と、前記第２のレジストを除去する第１１の工
程と、注入されたイオンを活性化するためにアニールを
行う第１２の工程とを含み、該第１２の工程完了後の前
記化合物半導体基板体が、化合物半導体基板と、該化合
物半導体基板上に形成された、前記ゲート電極直下に位
置するｎ層と、前記ゲート電極直下領域以外の前記リセ
ス領域に位置するｎ´層と、前記リセス領域以外の領域
に前記リセス領域を挟んで位置するｎ+ 層とを有するも
のであり、前記ゲート電極を含む半導体基板主表面上の
全面にパッシベーションのための絶縁膜を被着する第１
３の工程と、ソース電極及びドレイン電極を形成しシン
ターを行う第１４の工程とを含むものであるから、ゲー
ト電極と化合物半導体能動層との接合の信頼性が高い。
また、Ｖp ，Ｉdss 等のＦＥＴの電気的特性の再現性、
均一性、制御性に優れている。さらに、ｎ層，ｎ´層，
ｎ+ 層及びリセスとゲート電極が自己整合的に形成され
ているため、ＦＥＴの電気的特性の再現性、均一性が良
好であり、高い歩留が得られる。また、リセス内にゲー
トを形成する工程が自己整合的でない場合よりリセス幅
を狭くでき、これによってソース抵抗及びドレイン抵抗
が低減され、相互コンダクタンスが向上するとともに、
ＦＥＴの電気的特性の再現性、均一性も向上する。ま
た、すでに述べたように、リセス構造を用いているた
め、ソース・ドレイン電極端での電流集中が緩和され、
耐電力性（ドレイン耐圧）が高い。
【０１１０】また、本発明（請求項１３）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、前記第２のレジストを除去する前記第１
１の工程の後、注入されたイオンを活性化するためにア
ニールを行う前記第１２の工程の前に、前記ゲート電極
を含む化合物半導体基板体の主表面上の全面に絶縁膜を
被着する工程と、前記絶縁膜をエッチバックすることに
より前記ゲート電極の両側面に前記絶縁膜を側壁として
残し該両側壁の側面間の幅をリセス領域の幅より狭くす
る工程と、前記ゲート電極の両側面に残された前記側壁
の絶縁膜及び前記ゲート電極をマスクにリセス領域内の
マスクされていない領域にｎ+ 層を形成するための不純
物となるイオンを注入する工程と、前記ゲート電極の両
側面に残された前記側壁の絶縁膜を除去する工程とを含
むものであるから、前記リセス領域内の前記ゲート電極
及びその側壁の絶縁膜でマスクされない領域の表面にも
ｎ＋層を備えたＦＥＴが得られ、前述の製造方法で作成
されたｎ´層とｎ＋ 層の境界がリセスの内側面にある
ＦＥＴよりｎ+ 層がゲート電極に近づくため、ソース・
ドレイン抵抗が低減され、相互コンダクタンスが向上す
る。ゲートに高融点金属を用いていること、リセスとゲ
ート電極が自己整合的に形成されていること、リセス構
造を用いていること等がＦＥＴにもたらす効果について
はすでに述べた通りである。
【０１１１】また、本発明（請求項１４）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、前記ゲート電極とその側面に接して残さ
れた第２のレジストをマスクにｎ+ 層を形成するための
不純物となるイオンを注入する前記第１０の工程におけ
るイオンの注入が、ｎ´層を形成するように行うもので
あり、前記第２のレジストを除去する前記第１１の工程
の後、注入されたイオンを活性化するためにアニールを
行う前記第１２の工程の前に、前記ゲート電極を含む化
合物半導体基板体の主表面上の全面に絶縁膜を被着する
工程と、前記絶縁膜をエッチバックすることにより前記
ゲート電極の両側面に前記絶縁膜を側壁として残し該両
側壁の側面間の幅をリセス領域の幅より広くする工程
と、前記ゲート電極の両側面に残された前記側壁の絶縁
膜及び前記ゲート電極をマスクにｎ+層を形成するため
の不純物となるイオンを注入する工程と、前記ゲート電
極の両側面に残された前記側壁の絶縁膜を除去する工程
とを含むものであるから、前記リセス領域外の該リセス
内側面に隣接する所定の領域の化合物半導体基板体主表
面にもｎ´層を備えたことにより、前述のｎ´層とｎ+
層の境界がリセス内側面にあるＦＥＴ及びリセス内にも
ｎ+ 層を備えたＦＥＴより、耐電力性（ドレイン耐圧）
が向上する。また、ゲートに高融点金属を用いているこ
と、リセスとゲート電極が自己整合的に形成されている
こと、リセス構造を用いていること等がＦＥＴにもたら
す効果についてはすでに述べた通りである。
【０１１２】また、本発明（請求項１５）に係わるＦＥ
Ｔの製造方法は、上記の半導体装置の製造方法（請求項
９）において、前記化合物半導体基板体が、化合物半導
体基板と、該化合物半導体基板上の全面に形成されたｎ
層と、ｎ層上の全面に形成されたｎ+ 層とを有するもの
であり、前記開口部を有する絶縁膜をマスクに前記化合
物半導体基板体にリセスを掘り込む第２の工程が、該リ
セスの底面がｎ層内に達するまで掘り込むものであり、
前記開口部上に残った第１のレジストをマスクに高融点
金属薄膜をエッチングしゲート電極を形成する第５の工
程の後、前記開口部を有する絶縁膜を除去する工程と、
前記ゲート電極を含む半導体基板主表面上の全面にパッ
シベーションのための絶縁膜を被着する工程と、ソース
電極及びドレイン電極を形成しシンターを行う工程とを
含むものであるから、すでに述べたように、ｎ層及びｎ
+ 層にエピタキシャル成長層を用いることにより、イオ
ン注入によるｎ層，ｎ+ 層を用いた場合より高い相互コ
ンダクタンスが得られる。また、ゲート電極に高融点金
属を用いていることと、リセス構造を用いていることが
ＦＥＴにもたらす効果についてはすでに述べた通りであ
る。
【０１１３】また、本発明（請求項１６）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
５）において、前記絶縁膜上及び前記開口部上に高融点
金属薄膜を被着する前記第３の工程の後、前記高融点金
属薄膜上の全面にレジストを塗布しエッチバックにより
前記開口部上にのみ第１のレジストを残す前記第４の工
程の前に、該高融点金属薄膜上の全面に低抵抗金属薄膜
を被着する工程を含み、前記高融点金属薄膜上の全面に
レジストを塗布し、エッチバックにより前記開口部上に
のみ第１のレジストを残す前記第４の工程が、前記レジ
ストが前記低抵抗金属薄膜上の全面に塗布されるもので
あり、前記開口部上に残った第１のレジストをマスクに
高融点金属薄膜をエッチングしゲート電極を形成する前
記第５の工程が、前記低抵抗金属薄膜と前記高融点金属
薄膜とを順次エッチングするものであるから、ゲート電
極下層の高融点金属層と上層の低抵抗金属層を自己整合
的に形成することができる。すでに述べたように、ゲー
ト電極と化合半導体能動層との接合の信頼性が高いだけ
ではなく、ゲート抵抗が低減される。さらに、図２９の
従来の高融点金属／低抵抗金属二層構造ゲートＦＥＴよ
り、ゲート−ソース間容量、ゲート−ドレイン間容量が
小さい。これらゲート抵抗、ゲート−ソース間容量、ゲ
ート−ドレイン間容量の低減は高周波動作時の素子特性
を向上させる。また、このＦＥＴの製造方法において
は、高融点金属薄膜形成時にできるポーラスな部分は、
ゲート電極形成のためのエッチングにより除去されてし
まうため、ゲート電極の高融点金属層は、従来例として
図２９に示したＦＥＴのゲート電極と異なり、ポーラス
な部分を含まない。従って、ＦＥＴ動作時の低抵抗金属
薄膜の高融点金属薄膜中への異常拡散を防止でき、信頼
性を向上させることができる。リセス構造を用いている
こと、またエピタキシャル層を用いることがＦＥＴに対
してもたらす効果についてはすでに述べた通りである。
【０１１４】また、本発明（請求項１７）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
５）において、前記開口部上に残った第１のレジストを
マスクに高融点金属薄膜をエッチングしゲート電極を形
成する第５の工程の後、前記開口部を有する絶縁膜を除
去する工程の前に、前記開口部を有する絶縁膜及び前記
ゲート電極を含む前記化合物半導体基板体の主表面上の
全面に第３のレジストを塗布する工程と、前記高融点金
属からなるゲート電極の上部面と前記第３のレジストの
表面が同一面となるまで前記第３のレジストをエッチバ
ックし前記高融点金属からなるゲート電極上部面が露出
した状態にする工程と、前記高融点金属からなるゲート
電極の上部面上及び前記第３のレジスト表面上の所定の
領域に低抵抗金属薄膜層を形成する工程と、前記第３の
レジストを除去する工程とを含むものであるから、前記
高融点金属ゲート電極上にこの電極以上の大きさの低抵
抗金属層を形成することができ、高融点金属層と低抵抗
金属層が自己整合的に形成された場合より、ゲート抵抗
を低減することができる。ゲート電極の下層が高融点金
属からなっていること、リセス構造を用いていること、
またエピタキシャル層を用いることがＦＥＴに対しても
たらす効果についてはすでに述べた通りである。
【０１１５】また、本発明（請求項１８）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、ソース電極及びドレイン電極を形成しシ
ンターを行う前記第１４の工程の後、前記高融点金属か
らなるゲート電極、前記ソース電極及びドレイン電極を
含む前記化合物半導体基板体の主表面上の全面に被覆膜
を形成する工程と、前記高融点金属からなるゲート電極
の上部面と前記被覆膜の表面が同一面となるまで前記被
覆膜をエッチバックし前記高融点金属からなるゲート電
極上部面が露出した状態にする工程と、前記高融点金属
からなるゲート電極の上部面上及び前記被覆膜表面上の
所定の領域に低抵抗金属薄膜層を形成する工程とを含む
ものであるから、前記高融点金属電極上にこの電極以上
の大きさの低抵抗金属層を形成することができ、高融点
金属層と低抵抗金属層が自己整合的に形成された場合よ
り、ゲート抵抗を低減することができる。リセス形成後
にｎ層形成のためのイオン注入が行われ、その後にゲー
ト電極が形成されること、リセス及び各能動層とゲート
電極が自己整合的に形成されていること、ゲート電極に
高融点金属が用いられていること、リセス構造が用いら
れていること等がＦＥＴにもたらす効果についてはすで
に述べた通りである。
【０１１６】また、本発明（請求項１９）に係わる半導
体装置の製造方法は、上記の半導体装置の製造方法（請
求項９）において、前記開口部を有する絶縁膜をマスク
に前記化合物半導体基板体にリセスを掘り込む前記第２
の工程が、等方性エッチングを用いて前記化合物半導体
基板体に前記開口部より幅広の第１のリセスを掘り込ん
だ後、前記と同じマスクにより異方性エッチングを用い
て前記マスクの開口部と同じ開口幅の第２のリセスを掘
り込む工程であるものであるから、それぞれがゲート電
極と自己整合的に形成された二段のリセスを有する半導
体装置が作製できる。これに能動層を導入してＦＥＴと
すると、すでに述べたように、リセスが一段のＦＥＴよ
り耐電力性（ドレイン耐圧）が高く、またゲート−ソー
ス間、ゲート−ドレイン間の抵抗が低い。リセスとゲー
ト電極が自己整合的に形成されていること、ゲート電極
に高融点金属が用いられていること等がＦＥＴにもたら
す効果についてはすでに述べた通りである。
【０１１７】また、本発明（請求項２０）に係わるＦＥ
Ｔは、上記のＦＥＴ（請求項２）において、ｎ層下及び
ｎ´層下にのみ埋め込みｐ層を備えたものであるから、
ゲート長１．０μｍ以下のＦＥＴで問題となる短チャン
ネル効果を埋め込みｐ層を備えていないＦＥＴより抑制
することができる。また埋め込みｐ層がｎ+ 層下には存
在しないため、従来のＢＰＬＤＤ構造ＦＥＴより埋め込
みｐ層に係わる寄生容量を低減でき、動作速度を向上さ
せることができる。リセス構造が用いられていること、
ゲート電極に高融点金属が用いられていること等がＦＥ
Ｔにもたらす効果についてはすでに述べた通りである。
【０１１８】また、本発明（請求項２１）に係わるＦＥ
Ｔの製造方法は、上記のＦＥＴの製造方法（請求項１
２）において、前記開口部を有する絶縁膜をマスクに前
記化合物半導体基板体にリセスを掘り込む前記第２の工
程の後、前記絶縁膜上及び前記開口部上に高融点金属薄
膜を被着する前記第３の工程の前に、前記リセス内のｎ
層を形成するためのイオン注入層より深い部分に埋め込
みｐ層を形成するための不純物となるイオンを注入する
工程を含むものであるから、前記ｎ層及び前記ｎ´層下
にのみこれらの層と自己整合的に形成された埋め込みｐ
層を備えたＦＥＴが作製できる。すでに述べたように、
このＦＥＴは埋め込みｐ層を備えていないＦＥＴより短
チャンネル効果を抑制することができる。また、ｎ+ 層
下には埋め込みｐ層は全く存在しない。このため、従来
のＢＰＬＤＤ構造ＦＥＴより埋め込みｐ層に係わる寄生
容量が大幅に低減されており、動作速度が向上する。リ
セス形成後にｎ層形成のためのイオン注入が行われ、そ
の後にゲート電極が形成されること、リセス及び各能動
層とゲート電極が自己整合的に形成されていること、ゲ
ート電極に高融点金属が用いられていること等がＦＥＴ
にもたらす効果についてはすでに述べた通りである。
【０１１９】また、本発明（請求項２２）に係わるメサ
構造内の中央に高融点金属からなる電極が設けられたＨ
ＢＴの製造方法は、化合物半導体基板体の主表面上に絶
縁膜を形成し、該絶縁膜の所定部分をテーパエッチング
で除去して開口し、開口部の幅が化合物半導体基板体主
表面から前記絶縁膜表面に向かうに従って広くなるよう
にする工程と、前記絶縁膜上及び前記開口部上に高融点
金属薄膜を被着する工程と、該高融点金属薄膜上の全面
にレジストを塗布し、エッチバックによって前記開口部
上にのみ第１のレジストを残す工程と、前記開口部上に
残った第１のレジストをマスクに前記高融点金属薄膜を
エッチングし、前記開口部の中央に高融点金属電極を形
成する工程と、前記の開口部を有する絶縁膜と高融点金
属電極をマスクに化合物半導体基板をエッチングする工
程と、前記第１のレジストを除去した後、再度前記開口
部にレジストを埋め込むように前記の開口部を有する絶
縁膜と前記高融点金属電極を含む前記化合物半導体基板
体の主表面上の全面にレジストを塗布し、エッチバック
により高融点金属電極の上部をレジスト表面に露出さ
せ、前記開口部内の前記高融点金属電極以外の部分にだ
け第２のレジストを残す工程と、前記絶縁膜を除去する
工程と、前記第２のレジスト及び前記高融点金属電極を
マスクに前記化合物半導体基板体をエッチングする工程
と、前記第２のレジスト及び前記高融点金属電極を含む
前記化合物半導体基板体の主表面上の一定の領域に金属
薄膜を被着する工程と、第２のレジストを除去する工程
と、前記高融点金属電極及び前記金属薄膜を含む前記化
合物半導体基板体の主表面上の全面に絶縁膜を被着する
工程とを含むものであるから、ＨＢＴの素子特性の劣
化、素子特性のバラツキを抑制することができる。
【図面の簡単な説明】
【図１】 (a) は本発明の第１の実施例による高融点金
属ゲートの上部面の形状が平坦であるＦＥＴの構造を示
す断面図、(b) は本発明の第１の実施例による高融点金
属ゲートの上部面の形状が上に凸であるＦＥＴの構造を
示す断面図である。
【図２】 本発明の第１の実施例による高融点金属ゲー
トの上部面の形状が平坦であるＦＥＴの製造方法を説明
する図である。
【図３】 本発明の第１の実施例による高融点金属ゲー
トの上部面の形状が上に凸であるＦＥＴの製造方法を説
明する図である。
【図４】 本発明の第２の実施例によるＦＥＴの構造を
示す断面図である。
【図５】 本発明の第２の実施例によるＦＥＴの製造方
法を説明する図である。
【図６】 本発明の第３の実施例によるＦＥＴの構造を
示す断面図である。
【図７】 本発明の第３の実施例によるＦＥＴの製造方
法を説明する図である。
【図８】 本発明の第４の実施例によるＦＥＴの構造を
示す断面図である。
【図９】 本発明の第４の実施例によるＦＥＴの製造方
法を説明する図である。
【図１０】 本発明の第５の実施例によるＦＥＴの構造
を示す断面図である。
【図１１】 本発明の第５の実施例によるＦＥＴの製造
方法を説明する図である。
【図１２】 (a) は本発明の第６の実施例によるｎ／ｎ
+ 積層能動層を有するＦＥＴの構造を示す断面図、(b)
は本発明の第６の実施例によるイオン注入能動層を有す
るＦＥＴの構造を示す断面図である。
【図１３】 本発明の第６の実施例によるｎ／ｎ+ 積層
能動層を有するＦＥＴの製造方法を説明する図である。
【図１４】 本発明の第６の実施例によるイオン注入能
動層を有するＦＥＴの製造方法を説明する図である。
【図１５】 本発明の第７の実施例によるＦＥＴの構造
を示す断面図である。
【図１６】 本発明の第７の実施例によるＦＥＴの製造
方法を説明する図である。
【図１７】 本発明の第８の実施例によるＦＥＴの構造
を示す断面図である。
【図１８】 本発明の第８の実施例によるＦＥＴの製造
方法を説明する図である。
【図１９】 本発明の第９の実施例によるＨＢＴの製造
方法を説明する図である。
【図２０】 リセス内に高融点金属ゲート電極を縮小投
影露光装置による合わせ露光を用いて設けた場合の、位
置合わせ精度とリセス幅の関係を示した図である。
【図２１】 リセス内に高融点金属ゲート電極を自己整
合的に設けたときのリセス幅を示した図である。
【図２２】 (a) はリセス構造を有するＦＥＴの能動層
内の電子の流れを示した図、(b) はプレナー型ＦＥＴの
能動層内の電子の流れを示した図である。
【図２３】 ｎ′層の横幅とゲート耐圧及びゲート−ド
レイン間の抵抗の関係を示した図である。
【図２４】 (a) は単一リセス構造ＦＥＴの能動層にお
ける電荷空乏層の広がりを示した図、(b) は二段リセス
構造ＦＥＴの能動層における電荷空乏層の広がりを示し
た図である。
【図２５】 (a) は従来のプレーナ型ＬＤＤ構造ＦＥＴ
の構造を示す断面図、(b) は従来のプレーナ型ＢＰＬＤ
Ｄ構造ＦＥＴの構造を示す断面図である。
【図２６】 図２５(a) に示した従来のプレーナ型ＬＤ
Ｄ構造ＦＥＴの製造方法を説明する図である。
【図２７】 従来のリセス構造ＦＥＴの構造を示す断面
図である。
【図２８】 図２７に示した従来のリセス構造ＦＥＴの
製造方法を説明する図である。
【図２９】 従来の高融点金属／低抵抗金属二層構造ゲ
ートを有するリセス構造ＦＥＴの構造を示す断面図であ
る。
【図３０】 図２９に示した従来の高融点金属／低抵抗
金属二層構造ゲートを有するリセス構造ＦＥＴの製造方
法を説明する図である。
【図３１】 従来のＬＤＤ構造とリセス構造を組み合わ
せたＦＥＴの構造を示す断面図である。
【図３２】 図３１に示した従来のＬＤＤ構造とリセス
構造を組み合わせたＦＥＴの製造方法を説明する図であ
る。
【図３３】 ＨＢＴの構造を示す断面図である。
【図３４】 図３３に示したＨＢＴの従来の製造方法を
説明する図である。
【符号の説明】
１ 化合物半導体基板、２ ｎ層、３ ｎ′層、４ ｎ
+ 層、５ 高融点金属薄膜又は高融点金属ゲート電極、
６，１３，１８，２０，４１，５１，１１３絶縁膜、７
オーミック電極（ソース・ドレイン電極）、８ 低抵
抗金属薄膜（低抵抗金属層）または低抵抗金属ゲート電
極、１０，１１，１２，１４，１７，１９，２１，２
３，２５，４２，４５，４７，１１２ レジスト、４８
絶縁膜または厚膜レジスト、３１ 埋め込みｐ層、６
１ 第１のリセス、６２ 第２のリセス、７０ ポーラ
スな部分、１０１ ＳｉＮ膜、１０２，１０４ ＳｉＯ
2膜、１０３ ベース電極（金属膜）、１０５ エミッ
タ電極、１１０ ベース層、１１１ エミッタ層、１１
５ 高融点金属エミッタ電極（膜）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/205 29/43 21/331 29/73 Ｈ０１Ｌ 29/46 Ｒ 29/72 (72)発明者 笠井 信之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社光・マイクロ波デバイス開発研究 所内 (72)発明者 河野 康孝 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社光・マイクロ波デバイス開発研究 所内

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 その主表面にリセスが形成された化合物
    半導体基板体と、 該化合物半導体基板体のリセス内の中央に形成された、
    その上部面が滑らかで、上に凸または平坦な断面形状を
    有する高融点金属からなるゲート電極とを備えたことを
    特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 前記化合物半導体基板体は、 化合物半導体基板と、 該化合物半導体基板上に形成された一導電型の不純物を
    含有した化合物半導体からなり、前記ゲート電極直下に
    位置するチャンネル層と、 前記化合物半導体基板上に形成された、前記チャンネル
    層と同一導電型の不純物を前記チャンネル層より高濃度
    に含有した化合物半導体からなり、前記ゲート電極直下
    領域以外の前記リセス領域に位置する第１の高濃度層
    と、 前記化合物半導体基板上に形成された、前記チャンネル
    層と同一導電型の不純物を前記第１の高濃度層より高濃
    度に含有した化合物半導体からなり、前記リセス領域以
    外の領域に前記リセス領域を挟んで位置する第２の高濃
    度層とを有するものであることを特徴とする半導体装
    置。
  3. 【請求項３】 請求項２に記載の半導体装置において、 前記化合物半導体基板体は、 前記リセスの内側面のこれに隣接する内側の所定の領域
    にも前記第２の高濃度層を有するものであることを特徴
    とする半導体装置。
  4. 【請求項４】 請求項２に記載の半導体装置において、 前記化合物半導体基板体は、 前記リセスの内側面のこれに隣接する外側の所定の領域
    にも前記第１の高濃度層を有するものであることを特徴
    とする半導体装置。
  5. 【請求項５】 請求項１に記載の半導体装置において、 前記化合物半導体基板体は、 化合物半導体基板と、 該化合物半導体基板上の全面に形成された、一導電型の
    不純物を含有した化合物半導体からなるチャンネル層
    と、 該チャンネル層上に形成された、前記リセス領域以外の
    領域に位置する前記チャンネル層と同一導電型の不純物
    を前記チャンネル層より高濃度に含有した化合物半導体
    からなる高濃度層とを有するものであり、 前記リセスは、その底面が前記チャンネル層内に位置す
    るものであることを特徴とする半導体装置。
  6. 【請求項６】 請求項５に記載の半導体装置において、 前記の高融点金属からなるゲート電極の直上にのみ低抵
    抗金属薄膜層を備えたことを特徴とする半導体装置。
  7. 【請求項７】 請求項１に記載の半導体装置において、 前記の高融点金属からなるゲート電極上に該ゲート電極
    幅より大きな低抵抗金属薄膜層を備えたことを特徴とす
    る半導体装置。
  8. 【請求項８】 請求項１に記載の半導体装置において、 前記リセスがその中心が一致する少なくとも二段以上の
    リセスであり、 前記ゲート電極が前記二段以上のリセスのなかで最も内
    側に位置するリセス内の中央に形成されており、 前記化合物半導体基板体は、 化合物半導体基板と、 該化合物半導体基板上に形成された一導電型の不純物を
    含有した化合物半導体からなり、前記ゲート電極直下に
    位置するチャンネル層と、 該化合物半導体基板上に形成された前記チャンネル層と
    同一導電型の不純物を高濃度に含有した化合物半導体か
    らなり、前記ゲート電極領域以外の領域に前記ゲート電
    極領域を挟んで位置する第１の高濃度層と、 該化合物半導体基板上に形成された、前記チャンネル層
    と同一導電型の不純物を前記第１の高濃度層より高濃度
    に含有した化合物半導体からなり、前記ゲート電極領域
    及び前記第１の高濃度層領域以外の領域に前記第１の高
    濃度層領域に隣接して位置する第２の高濃度層とを有す
    るものであることを特徴とする半導体装置。
  9. 【請求項９】 半導体装置の製造方法において、 化合物半導体基板体の主表面上に絶縁膜を形成し該絶縁
    膜の所定部分を除去して開口部を形成する第１の工程
    と、 前記開口部を有する絶縁膜をマスクに、前記化合物半導
    体基板体にリセスを掘り込む第２の工程と、 前記絶縁膜上及び前記開口部上に高融点金属薄膜を被着
    する第３の工程と、 前記高融点金属薄膜上の全面にレジストを塗布し、エッ
    チバックにより前記開口部上にのみ第１のレジストを残
    す第４の工程と、 前記開口部上に残った第１のレジストをマスクに高融点
    金属薄膜をエッチングし、ゲート電極を形成する第５の
    工程とを含むことを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 請求項９に記載の半導体装置の製造方
    法において、 前記絶縁膜上及び前記開口部上に高融点金属薄膜を被着
    する前記第３の工程は、スパッタ法を用いることを特徴
    とする半導体装置の製造方法。
  11. 【請求項１１】 請求項９に記載の半導体装置の製造方
    法において、 前記絶縁膜上及び前記開口部上に高融点金属薄膜を被着
    する前記第３の工程は、化学気相成長法を用いることを
    特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項９に記載の半導体装置の製造方
    法において、 前記第１の工程における前記化合物半導体基板体は化合
    物半導体基板のみからなるものであり、 前記開口部を有する絶縁膜をマスクに前記化合物半導体
    基板体にリセスを掘り込む前記第２の工程の後、前記絶
    縁膜上及び前記開口部上に高融点金属薄膜を被着する前
    記第３の工程の前に、 前記リセス内に一導電型のチャンネル層を形成するため
    の不純物となるイオンを注入する第６の工程と、 前記開口部上に残った第１のレジストをマスクに高融点
    金属薄膜をエッチングしゲート電極を形成する前記第５
    の工程の後、 前記開口部を有する絶縁膜と前記ゲート電極をマスクに
    して、前記チャンネル層と同一導電型の第１の高濃度層
    を形成するための不純物となるイオンを該第１の高濃度
    層の不純物濃度が前記チャンネル層の不純物濃度より高
    くなるように注入する第７の工程と、 前記開口部にレジストを埋め込むように前記開口部を有
    する絶縁膜上の全面にレジストを塗布し、エッチバック
    により前記開口部だけに第２のレジストを残す第８の工
    程と、 前記開口部を有する絶縁膜を除去する第９の工程と、 前記ゲート電極とその側面に接して残された第２のレジ
    ストをマスクにチャンネル層と同一導電型の第２の高濃
    度層を形成するための不純物となるイオンを該第２の高
    濃度層の不純物濃度が前記第１の高濃度層の不純物濃度
    より高くなるように注入する第１０の工程と、 前記第２のレジストを除去する第１１の工程と、 注入されたイオンを活性化するためにアニールを行う第
    １２の工程とを含み、 該第１２の工程完了後の前記化合物半導体基板体は、 化合物半導体基板と、 該化合物半導体基板上に形成された、前記ゲート電極直
    下に位置するチャンネル層と、 前記化合物半導体基板上に形成された、前記ゲート電極
    直下領域以外の前記リセス領域に位置する第１の高濃度
    層と、 前記化合物半導体基板上に形成された、前記リセス領域
    以外の領域に前記リセス領域を挟んで位置する第２の高
    濃度層とを有するものであり、 前記ゲート電極を含む半導体基板主表面上の全面にパッ
    シベーションのための絶縁膜を被着する第１３の工程
    と、 ソース電極及びドレイン電極を形成しシンターを行う第
    １４の工程とを含むことを特徴とする半導体装置の製造
    方法。
  13. 【請求項１３】 請求項１２に記載の半導体装置の製造
    方法において、 前記第２のレジストを除去する前記第１１の工程の後、
    注入されたイオンを活性化するためにアニールを行う前
    記第１２の工程の前に、 前記ゲート電極を含む化合物半導体基板体の主表面上の
    全面に絶縁膜を被着する工程と、 前記絶縁膜をエッチバックすることにより前記ゲート電
    極の両側面に前記絶縁膜を側壁として残し該両側壁の側
    面間の幅をリセス領域の幅より狭くする工程と、 前記ゲート電極の両側面に残された前記側壁の絶縁膜及
    び前記ゲート電極をマスクにリセス領域内のマスクされ
    ていない領域にチャンネル層と同一導電型の第２の高濃
    度層を形成するための不純物となるイオンを該第２の高
    濃度層の不純物濃度が前記第１の高濃度層の不純物濃度
    より高くなるように注入する工程と、 前記ゲート電極の両側面に残された前記側壁の絶縁膜を
    除去する工程とを含むことを特徴とする半導体装置の製
    造方法。
  14. 【請求項１４】 請求項１２に記載の半導体装置の製造
    方法において、 前記ゲート電極とその側面に接して残された第２のレジ
    ストをマスクにチャンネル層と同一導電型の第２の高濃
    度層を形成するための不純物となるイオンを該第２の高
    濃度層の不純物濃度が前記第１の高濃度層の不純物濃度
    より高くなるように注入する前記第１０の工程における
    イオンの注入は、前記第１の高濃度層と同程度の不純物
    濃度の高濃度層を形成するように行うものであり、 前記第２のレジストを除去する前記第１１の工程の後、
    注入されたイオンを活性化するためにアニールを行う前
    記第１２の工程の前に、 前記ゲート電極を含む化合物半導体基板体の主表面上の
    全面に絶縁膜を被着する工程と、 前記絶縁膜をエッチバックすることにより前記ゲート電
    極の両側面に前記絶縁膜を側壁として残し該両側壁の側
    面間の幅をリセス領域の幅より広くする工程と、 前記ゲート電極の両側面に残された前記側壁の絶縁膜及
    び前記ゲート電極をマスクに第２の高濃度層を形成する
    ための不純物となるイオンを前記第１の高濃度層より高
    濃度に注入する工程と、 前記ゲート電極の両側面に残された前記側壁の絶縁膜を
    除去する工程とを含むことを特徴とする半導体装置の製
    造方法。
  15. 【請求項１５】 請求項９に記載の半導体装置の製造方
    法において、 前記化合物半導体基板体は、 化合物半導体基板と、 該化合物半導体基板上の全面に形成された一導電型の不
    純物を含有した化合物半導体からなるチャンネル層と、 該チャンネル層上の全面に形成された前記チャンネル層
    と同一導電型の不純物を前記チャンネル層より高濃度に
    含有した化合物半導体からなる高濃度層とを有するもの
    であり、 前記開口部を有する絶縁膜をマスクに、前記化合物半導
    体基板体にリセスを掘り込む第２の工程は、該リセスの
    底面が前記チャンネル層内に達するまで掘り込むもので
    あり、 前記開口部上に残った第１のレジストをマスクに高融点
    金属薄膜をエッチングしゲート電極を形成する第５の工
    程の後、 前記開口部を有する絶縁膜を除去する工程と、 前記ゲート電極を含む半導体基板主表面上の全面にパッ
    シベーションのための絶縁膜を被着する工程と、 ソース電極及びドレイン電極を形成しシンターを行う工
    程とを含むことを特徴とする半導体装置の製造方法。
  16. 【請求項１６】 請求項１５に記載の半導体装置の製造
    方法において、 前記絶縁膜上及び前記開口部上に高融点金属薄膜を被着
    する前記第３の工程の後、前記高融点金属薄膜上の全面
    にレジストを塗布しエッチバックにより前記開口部上に
    のみ第１のレジストを残す前記第４の工程の前に、 該高融点金属薄膜上の全面に低抵抗金属薄膜を被着する
    工程を含み、 前記高融点金属薄膜上の全面にレジストを塗布し、エッ
    チバックにより前記開口部上にのみ第１のレジストを残
    す前記第４の工程は、前記レジストが前記低抵抗金属薄
    膜上の全面に塗布されるものであり、 前記開口部上に残った第１のレジストをマスクに高融点
    金属薄膜をエッチングし、ゲート電極を形成する前記第
    ５の工程は、前記低抵抗金属薄膜と前記高融点金属薄膜
    とを順次エッチングするものであることを特徴とする半
    導体装置の製造方法。
  17. 【請求項１７】 請求項１５に記載の半導体装置の製造
    方法において、 前記開口部上に残った第１のレジストをマスクに高融点
    金属薄膜をエッチングしゲート電極を形成する第５の工
    程の後、前記開口部を有する絶縁膜を除去する工程の前
    に、 前記開口部を有する絶縁膜及び前記ゲート電極を含む前
    記化合物半導体基板体の主表面上の全面に第３のレジス
    トを塗布する工程と、 前記高融点金属からなるゲート電極の上部面と前記第３
    のレジストの表面が同一面となるまで前記第３のレジス
    トをエッチバックし前記高融点金属からなるゲート電極
    上部面が露出した状態にする工程と、 前記高融点金属からなるゲート電極の上部面上及び前記
    第３のレジスト表面上の所定の領域に低抵抗金属薄膜層
    を形成する工程と、 前記第３のレジストを除去する工程とを含むことを特徴
    とする半導体装置の製造方法。
  18. 【請求項１８】 請求項１２に記載の半導体装置の製造
    方法において、 ソース電極及びドレイン電極を形成しシンターを行う前
    記第１４の工程の後、前記高融点金属からなるゲート電
    極、前記ソース電極及びドレイン電極を含む前記化合物
    半導体基板体の主表面上の全面に被覆膜を形成する工程
    と、 前記高融点金属からなるゲート電極の上部面と前記被覆
    膜の表面が同一面となるまで前記被覆膜をエッチバック
    し前記高融点金属からなるゲート電極上部面が露出した
    状態にする工程と、 前記高融点金属からなるゲート電極の上部面上及び前記
    被覆膜表面上の所定の領域に低抵抗金属薄膜層を形成す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  19. 【請求項１９】 請求項９に記載の半導体装置の製造方
    法において、 前記開口部を有する絶縁膜をマスクに、前記化合物半導
    体基板体にリセスを掘り込む前記第２の工程は、等方性
    エッチングを用いて前記化合物半導体基板体に前記開口
    部より幅広の第１のリセスを掘り込んだ後、前記と同じ
    マスクにより異方性エッチングを用いて前記マスクの開
    口部と同じ開口幅の第２のリセスを掘り込む工程である
    ことを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 請求項２に記載の半導体装置におい
    て、 前記チャンネル層下及び前記第１の高濃度層下にのみ前
    記チャンネル層と逆導電型の不純物を含有する化合物半
    導体層を備えたことを特徴とする半導体装置。
  21. 【請求項２１】 請求項１２に記載の半導体装置の製造
    方法において、 前記開口部を有する絶縁膜をマスクに前記化合物半導体
    基板体にリセスを掘り込む前記第２の工程の後、前記絶
    縁膜上及び前記開口部上に高融点金属薄膜を被着する前
    記第３の工程の前に、 前記リセス内の前記チャンネル層を形成するためのイオ
    ン注入層より深い部分に前記チャンネル層とは逆導電型
    の不純物となるイオンを注入する工程を含むことを特徴
    とする半導体装置の製造方法。
  22. 【請求項２２】 メサ構造内の中央に高融点金属からな
    る電極が設けられた半導体装置の製造方法において、 化合物半導体基板体の主表面上に絶縁膜を形成し、該絶
    縁膜の所定部分をテーパエッチングで除去して開口し、
    開口部の幅が化合物半導体基板体主表面から前記絶縁膜
    表面に向かうに従って広くなるようにする工程と、 前記絶縁膜上及び前記開口部上に高融点金属薄膜を被着
    する工程と、 該高融点金属薄膜上の全面にレジストを塗布し、エッチ
    バックによって前記開口部上にのみ第１のレジストを残
    す工程と、 前記開口部上に残った第１のレジストをマスクに前記高
    融点金属薄膜をエッチングし、前記開口部の中央に高融
    点金属電極を形成する工程と、 前記の開口部を有する絶縁膜と高融点金属電極をマスク
    に化合物半導体基板をエッチングする工程と、 前記第１のレジストを除去した後、再度前記開口部にレ
    ジストを埋め込むように前記の開口部を有する絶縁膜と
    前記高融点金属電極を含む前記化合物半導体基板体の主
    表面上の全面にレジストを塗布し、エッチバックにより
    高融点金属電極の上部をレジスト表面に露出させ、前記
    開口部内の前記高融点金属電極以外の部分にだけ第２の
    レジストを残す工程と、 前記絶縁膜を除去する工程と、 前記第２のレジスト及び前記高融点金属電極をマスクに
    前記化合物半導体基板体をエッチングする工程と、 前記第２のレジスト及び前記高融点金属電極を含む前記
    化合物半導体基板体の主表面上の一定の領域に金属薄膜
    を被着する工程と、 第２のレジストを除去する工程と、 前記高融点金属電極及び前記金属薄膜を含む前記化合物
    半導体基板体の主表面上の全面に絶縁膜を被着する工程
    とを含むことを特徴とする半導体装置の製造方法。
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