JP3285132B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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-
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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Description
【０００１】
【発明の属する技術分野】この発明は、リセスゲート構
造を有するショットキー接合電界効果型トランジスタ
（Ｍetal Ｓemicondoctor Ｆield Ｅffect Ｔransis
tor ：以下、ＭＥＳＦＥＴと記す）の製造方法に関する
もので、高周波で用いられる高電子移動度トランジスタ
（Ｈigh Ｅlectoron Ｍobility Ｔransistor ：以下、
ＨＥＭＴと記す）等の半導体プロセスに利用されるもの
である。
造を有するショットキー接合電界効果型トランジスタ
（Ｍetal Ｓemicondoctor Ｆield Ｅffect Ｔransis
tor ：以下、ＭＥＳＦＥＴと記す）の製造方法に関する
もので、高周波で用いられる高電子移動度トランジスタ
（Ｈigh Ｅlectoron Ｍobility Ｔransistor ：以下、
ＨＥＭＴと記す）等の半導体プロセスに利用されるもの
である。
【０００２】
【従来の技術】ＭＥＳＦＥＴは、半導体層にオーミック
接触したソース電極とドレイン電極との間に、半導体層
にショットキー接触したゲート電極を形成し、ゲート電
極の電界効果によりドレイン電流を調整するものであ
り、半導体材料にＧａＡｓ等の高い移動度を有する材料
を用いることにより高周波半導体素子として用いられて
いる。また最近では、半導体へテロ接合を利用し、キャ
リアを発生するドーピング層とキャリアが走行するチャ
ネル層を分離することにより、より高周波での動作を可
能にしたＨＥＭＴの開発も盛んである。
接触したソース電極とドレイン電極との間に、半導体層
にショットキー接触したゲート電極を形成し、ゲート電
極の電界効果によりドレイン電流を調整するものであ
り、半導体材料にＧａＡｓ等の高い移動度を有する材料
を用いることにより高周波半導体素子として用いられて
いる。また最近では、半導体へテロ接合を利用し、キャ
リアを発生するドーピング層とキャリアが走行するチャ
ネル層を分離することにより、より高周波での動作を可
能にしたＨＥＭＴの開発も盛んである。
【０００３】これらのＦＥＴのショットキーゲート電極
の構造として、リセスゲート構造が広く用いられてい
る。このリセスゲート構造のＦＥＴを製造する際には、
図２４に示すように、半導体層（基板７０）表面にドー
ピング濃度が高い半導体層（オーミックコンタクト層）
７０ａを設け、その上にソース電極７１とドレイン電極
７２を配置し、さらに、図２５に示すように基板７０上
にレジスト７３を形成し、図２６に示すようにレジスト
７３によるパターンをマスクとしてゲート電極形成部の
オーミックコンタクト層７０ａをエッチング除去してリ
セス７４を形成する。引き続き、図２７に示すように、
そのフォトレジストマスク上からゲート電極材料７５を
被着し、図２８に示すようにメタルリフトオフを行うこ
とによりゲート電極７６を形成し、最後に図２９に示す
ように絶縁膜７７、ソース配線７８、ドレイン配線７９
を形成する。
の構造として、リセスゲート構造が広く用いられてい
る。このリセスゲート構造のＦＥＴを製造する際には、
図２４に示すように、半導体層（基板７０）表面にドー
ピング濃度が高い半導体層（オーミックコンタクト層）
７０ａを設け、その上にソース電極７１とドレイン電極
７２を配置し、さらに、図２５に示すように基板７０上
にレジスト７３を形成し、図２６に示すようにレジスト
７３によるパターンをマスクとしてゲート電極形成部の
オーミックコンタクト層７０ａをエッチング除去してリ
セス７４を形成する。引き続き、図２７に示すように、
そのフォトレジストマスク上からゲート電極材料７５を
被着し、図２８に示すようにメタルリフトオフを行うこ
とによりゲート電極７６を形成し、最後に図２９に示す
ように絶縁膜７７、ソース配線７８、ドレイン配線７９
を形成する。
【０００４】リセスゲート構造の利点は、ゲート電極７
６及びソース・ドレイン電極７１，７２のコンタクト抵
抗を低減できるとともに、ゲート電極７６とオーミック
コンタクト層７０ａとをセルフアラインで接近させるこ
とが可能であるため、ソース抵抗とそのバラツキを低減
することができる。
６及びソース・ドレイン電極７１，７２のコンタクト抵
抗を低減できるとともに、ゲート電極７６とオーミック
コンタクト層７０ａとをセルフアラインで接近させるこ
とが可能であるため、ソース抵抗とそのバラツキを低減
することができる。
【０００５】ところが、ゲート電極７６はレジスト７３
を用いて形成し、又、ソース・ドレイン電極７１，７２
は別のレジストを用いて形成するため、ソース・ドレイ
ン電極とゲート電極間にアライメントズレが生じてしま
い、これにより図２９に示すように、ゲート・ソース間
距離Ｌ１０及びゲート・ドレイン間距離Ｌ１１を一定に
保つことが難しかった。
を用いて形成し、又、ソース・ドレイン電極７１，７２
は別のレジストを用いて形成するため、ソース・ドレイ
ン電極とゲート電極間にアライメントズレが生じてしま
い、これにより図２９に示すように、ゲート・ソース間
距離Ｌ１０及びゲート・ドレイン間距離Ｌ１１を一定に
保つことが難しかった。
【０００６】リセスゲート構造における電極の高精度な
る配置に関する技術が、特開平２−２８５６４４号公報
に開示されている。これは、ソース・ドレイン電極に対
してＴ型ショットキーゲート電極を配置する際に、３種
類の絶縁膜を使って、サイドウォールを利用したＬ型と
逆Ｌ型の絶縁膜を形成し、ゲート電極とソース及びドレ
イン電極とをセルフアライン的に短い距離で位置決めす
るようにしたものである。
る配置に関する技術が、特開平２−２８５６４４号公報
に開示されている。これは、ソース・ドレイン電極に対
してＴ型ショットキーゲート電極を配置する際に、３種
類の絶縁膜を使って、サイドウォールを利用したＬ型と
逆Ｌ型の絶縁膜を形成し、ゲート電極とソース及びドレ
イン電極とをセルフアライン的に短い距離で位置決めす
るようにしたものである。
【０００７】ところが、この技術を利用しようとする
と、３種類の絶縁膜の成膜工程、各膜に対するエッチン
グ工程、さらには、ゲート電極のイオンミリング等の複
雑な工程が必要となり、工程コストの増加を招いてしま
う。
と、３種類の絶縁膜の成膜工程、各膜に対するエッチン
グ工程、さらには、ゲート電極のイオンミリング等の複
雑な工程が必要となり、工程コストの増加を招いてしま
う。
【０００８】一方、近年ＦＥＴの動作周波数を更に向上
するために、様々な半導体材料が研究されており、例え
ば、ＩｎＡｌＡｓドーピング層／ＩｎＧａＡｓチャネル
層のへテロ接合を利用したＨＥＭＴ構造を用いることに
より非常に高い移動度が達成できる。
するために、様々な半導体材料が研究されており、例え
ば、ＩｎＡｌＡｓドーピング層／ＩｎＧａＡｓチャネル
層のへテロ接合を利用したＨＥＭＴ構造を用いることに
より非常に高い移動度が達成できる。
【０００９】しかし、この構造では、ゲート電極の良好
なショットキー特性を得ることが困難なＩｎＡｌＡｓ層
上にゲート電極を形成する必要があり、前述のリセスゲ
ート構造では十分なドレイン耐圧が得にくくなってしま
う。
なショットキー特性を得ることが困難なＩｎＡｌＡｓ層
上にゲート電極を形成する必要があり、前述のリセスゲ
ート構造では十分なドレイン耐圧が得にくくなってしま
う。
【００１０】これに対する技術としてダブルリセス構造
がある（例えば、川崎久夫，他：１９９１年電子情報通
信学会秋季大会，２−３１２）。このダブルリセス構造
とするための製造方法は、以下のようになる。まず、図
３０に示すように、基板８０の上にソース電極８１とド
レイン電極８２を配置し、ソース・ドレイン電極間にレ
ジスト８３をマスクとして、図３１のように、エッチン
グによりリセス８４を形成し、その後、レジスト８３を
剥離する。そして、図３２のように、リセス８４の底面
を含めた領域に第２のレジスト８５を形成し、それをマ
スクとして図３３のようにエッチングによりリセス８６
を形成し、さらに、図３４のように電極材料８７を被着
し、図３５のようにリセス８６内にゲート電極８８を残
すとともに、図３６のように絶縁膜８９、ソース配線９
０、ドレイン配線９１を形成する。
がある（例えば、川崎久夫，他：１９９１年電子情報通
信学会秋季大会，２−３１２）。このダブルリセス構造
とするための製造方法は、以下のようになる。まず、図
３０に示すように、基板８０の上にソース電極８１とド
レイン電極８２を配置し、ソース・ドレイン電極間にレ
ジスト８３をマスクとして、図３１のように、エッチン
グによりリセス８４を形成し、その後、レジスト８３を
剥離する。そして、図３２のように、リセス８４の底面
を含めた領域に第２のレジスト８５を形成し、それをマ
スクとして図３３のようにエッチングによりリセス８６
を形成し、さらに、図３４のように電極材料８７を被着
し、図３５のようにリセス８６内にゲート電極８８を残
すとともに、図３６のように絶縁膜８９、ソース配線９
０、ドレイン配線９１を形成する。
【００１１】このように、最初のリセス形成用のマスク
（８３）とは異なるゲート電極形成用マスク（８５）を
用いたダブルリセス構造においては、リセス８４の幅を
ゲート長にかかわらず長くできるので、ドレイン耐圧を
向上することができる。
（８３）とは異なるゲート電極形成用マスク（８５）を
用いたダブルリセス構造においては、リセス８４の幅を
ゲート長にかかわらず長くできるので、ドレイン耐圧を
向上することができる。
【００１２】しかしその反面、図２９のシングルリセス
構造が、ゲート電極７６とオーミックコンタクト層７０
ａの距離がセルフアラインにて設定されるのに対し、図
３６のダブルリセス構造においては、ゲート電極８８と
オーミックコンタクト層８０ａとの間の距離Ｌ１２，Ｌ
１３が、マスクアライメント誤差によるバラツキを持っ
てしまう。
構造が、ゲート電極７６とオーミックコンタクト層７０
ａの距離がセルフアラインにて設定されるのに対し、図
３６のダブルリセス構造においては、ゲート電極８８と
オーミックコンタクト層８０ａとの間の距離Ｌ１２，Ｌ
１３が、マスクアライメント誤差によるバラツキを持っ
てしまう。
【００１３】このゲート電極８８とオーミックコンタク
ト層８０ａとの間の距離Ｌ１２，Ｌ１３のバラツキは、
ＦＥＴのソース抵抗変動による高周波パラメータのバラ
ツキやドレイン耐圧のバラツキの要因となり、このＦＥ
Ｔを用いて高周波回路を構成する際に問題となる。
ト層８０ａとの間の距離Ｌ１２，Ｌ１３のバラツキは、
ＦＥＴのソース抵抗変動による高周波パラメータのバラ
ツキやドレイン耐圧のバラツキの要因となり、このＦＥ
Ｔを用いて高周波回路を構成する際に問題となる。
【００１４】このように、ダブルリセス構造は、ＨＥＭ
ＴやＭＥＳＦＥＴにおいてドレイン耐圧を向上するため
の有効な手段であるが、ダブルリセス構造におけるゲー
ト・オーミックコンタクト層間距離Ｌ１２，Ｌ１３のバ
ラツキは、ＦＥＴのソース抵抗変動による高周波パラメ
ータのバラツキやドレイン耐圧のバラツキの要因とな
る。このゲート・オーミックコンタクト層間距離Ｌ１
２，Ｌ１３のバラツキは一段目のリセス８４とゲート電
極８８のマスクアライメント誤差に起因するものである
ので、それを小さくするためには、一段目のリセスパタ
ーンに対してゲート電極８８をアライメントすることが
必要であるが、実際には図３１に示す一段目のリセスパ
ターンのエッチングによる段差は浅く、図３２のレジス
ト８５を通してそれを検出するのは困難である。よっ
て、図３１に示すように、ある基準パターンに対して一
段目のリセス８４をアライメントして、さらに図３２に
示すように基準パターンに対してゲート電極をアライメ
ントすることとなる。
ＴやＭＥＳＦＥＴにおいてドレイン耐圧を向上するため
の有効な手段であるが、ダブルリセス構造におけるゲー
ト・オーミックコンタクト層間距離Ｌ１２，Ｌ１３のバ
ラツキは、ＦＥＴのソース抵抗変動による高周波パラメ
ータのバラツキやドレイン耐圧のバラツキの要因とな
る。このゲート・オーミックコンタクト層間距離Ｌ１
２，Ｌ１３のバラツキは一段目のリセス８４とゲート電
極８８のマスクアライメント誤差に起因するものである
ので、それを小さくするためには、一段目のリセスパタ
ーンに対してゲート電極８８をアライメントすることが
必要であるが、実際には図３１に示す一段目のリセスパ
ターンのエッチングによる段差は浅く、図３２のレジス
ト８５を通してそれを検出するのは困難である。よっ
て、図３１に示すように、ある基準パターンに対して一
段目のリセス８４をアライメントして、さらに図３２に
示すように基準パターンに対してゲート電極をアライメ
ントすることとなる。
【００１５】よって、一段目のリセス８４とゲート電極
８８のマスクアライメント誤差は、基準パターンに対し
て一段目のリセス８４のアライメント誤差と、基準パタ
ーンに対してゲート電極８８をアライメントする誤差と
を加えたものとなり、そのトータルの誤差が大きくなっ
てしまう。
８８のマスクアライメント誤差は、基準パターンに対し
て一段目のリセス８４のアライメント誤差と、基準パタ
ーンに対してゲート電極８８をアライメントする誤差と
を加えたものとなり、そのトータルの誤差が大きくなっ
てしまう。
【００１６】
【発明が解決しようとする課題】このような事情に鑑み
本発明は、リセスゲート構造を有する半導体装置におい
て簡単な工程にてゲート・ソース間距離、ゲート・ドレ
イン間距離を一定に保つことができる半導体装置の製造
方法を提供することを第１の目的とし、ダブルリセス構
造を有する半導体装置において簡単な工程にてゲート・
ソース間距離、ゲート・ドレイン間距離を一定に保つこ
とができるとともに、リセスとゲート電極のマスクアラ
イメント誤差を低減することができる半導体装置の製造
方法を提供することを第２の目的とする。
本発明は、リセスゲート構造を有する半導体装置におい
て簡単な工程にてゲート・ソース間距離、ゲート・ドレ
イン間距離を一定に保つことができる半導体装置の製造
方法を提供することを第１の目的とし、ダブルリセス構
造を有する半導体装置において簡単な工程にてゲート・
ソース間距離、ゲート・ドレイン間距離を一定に保つこ
とができるとともに、リセスとゲート電極のマスクアラ
イメント誤差を低減することができる半導体装置の製造
方法を提供することを第２の目的とする。
【００１７】
【課題を解決するための手段】請求項１に記載の発明に
よれば、半導体基板上に絶縁膜を被着し、絶縁膜上に第
１のレジストを塗布するとともに該レジストに開口部を
形成し、該レジスト開口部から前記絶縁膜をエッチング
して該絶縁膜に第１の開口部を形成し前記半導体基板を
露出させる。そして、前記第１のレジストを除去した
後、第２のレジストを塗布し、該レジストにおける前記
絶縁膜の第１の開口部でのリセス形成領域に第３の開口
部を形成するとともに前記絶縁膜の第１の開口部を挟ん
だソース・ドレイン電極形成領域に第２のレジストの第
４の開口部を形成する。さらに、前記絶縁膜の第１の開
口部における第２のレジストの第３の開口部から半導体
基板をエッチングしてリセスを形成し、前記ソース・ド
レイン電極形成領域の第２のレジストの第４の開口部か
ら露出した前記絶縁膜をエッチングし、該絶縁膜の第２
の開口部を形成して半導体基板を露出させる。引き続
き、その上から電極材料を被着した後、第２のレジスト
上の該電極材料を、第２のレジストとともにリフトオフ
して、前記リセスにおける半導体基板にショットキー接
触するゲート電極を形成するとともに前記絶縁膜の第２
の開口部における半導体基板にオーミック接触するソー
ス・ドレイン電極を形成する。
よれば、半導体基板上に絶縁膜を被着し、絶縁膜上に第
１のレジストを塗布するとともに該レジストに開口部を
形成し、該レジスト開口部から前記絶縁膜をエッチング
して該絶縁膜に第１の開口部を形成し前記半導体基板を
露出させる。そして、前記第１のレジストを除去した
後、第２のレジストを塗布し、該レジストにおける前記
絶縁膜の第１の開口部でのリセス形成領域に第３の開口
部を形成するとともに前記絶縁膜の第１の開口部を挟ん
だソース・ドレイン電極形成領域に第２のレジストの第
４の開口部を形成する。さらに、前記絶縁膜の第１の開
口部における第２のレジストの第３の開口部から半導体
基板をエッチングしてリセスを形成し、前記ソース・ド
レイン電極形成領域の第２のレジストの第４の開口部か
ら露出した前記絶縁膜をエッチングし、該絶縁膜の第２
の開口部を形成して半導体基板を露出させる。引き続
き、その上から電極材料を被着した後、第２のレジスト
上の該電極材料を、第２のレジストとともにリフトオフ
して、前記リセスにおける半導体基板にショットキー接
触するゲート電極を形成するとともに前記絶縁膜の第２
の開口部における半導体基板にオーミック接触するソー
ス・ドレイン電極を形成する。
【００１８】よって、ソース・ドレイン電極と、ゲート
電極を同一のマスクで形成することができるため、ソー
ス・ドレイン電極と、ゲート電極間のアライメントズレ
を無くすことができ、ゲート・ソース間距離及びゲート
・ドレイン間距離を一定に保つことができる。この際、
特開平２−２８５６４４号公報に開示されている技術を
用いた場合には、３種類の絶縁膜の成膜工程、各膜に対
するエッチング工程、ゲート電極のイオンミリング等の
複雑な工程が必要となるのに対し、本発明によれば、１
種類の絶縁膜の成膜とそのエッチング工程のみで実現で
き、さらに、ゲート電極もリフトオフ（レジスト剥離と
同時に不要なゲート電極材料を除去）により形成される
ため、イオンミリングも不要となる。このように、簡単
な工程にてコストダウンを図ることができる。
電極を同一のマスクで形成することができるため、ソー
ス・ドレイン電極と、ゲート電極間のアライメントズレ
を無くすことができ、ゲート・ソース間距離及びゲート
・ドレイン間距離を一定に保つことができる。この際、
特開平２−２８５６４４号公報に開示されている技術を
用いた場合には、３種類の絶縁膜の成膜工程、各膜に対
するエッチング工程、ゲート電極のイオンミリング等の
複雑な工程が必要となるのに対し、本発明によれば、１
種類の絶縁膜の成膜とそのエッチング工程のみで実現で
き、さらに、ゲート電極もリフトオフ（レジスト剥離と
同時に不要なゲート電極材料を除去）により形成される
ため、イオンミリングも不要となる。このように、簡単
な工程にてコストダウンを図ることができる。
【００１９】又、請求項３に記載の発明によれば、半導
体基板上に絶縁膜を被着し、絶縁膜上に第１のレジスト
を塗布した後、基準パターンに対しアライメントしたレ
ジスト開口部を形成し、さらに該レジスト開口部から絶
縁膜及び半導体基板を続けてエッチングし、半導体基板
にリセスを形成する。そして、第１のレジストを除去し
た後、第２のレジストを塗布し、該レジストに対し、リ
セスの底面でのゲート電極形成領域、及び、リセスの底
面での絶縁膜の第１の開口部を挟んだソース・ドレイン
電極形成領域に、絶縁膜のエッチング段差を基準にアラ
イメントして第２のレジストの第４の開口部を形成す
る。さらに、ソース・ドレイン電極形成領域に形成した
第２のレジストの第４の開口部に露出した絶縁膜をエッ
チングし、該絶縁膜の第２の開口部を形成して半導体基
板を露出させ、その上から電極材料を被着した後、第２
のレジスト上の該電極材料を、第２のレジストとともに
リフトオフして、リセスにおける半導体基板にショット
キー接触するゲート電極を形成するとともに絶縁膜の第
２の開口部における半導体基板にオーミック接触するソ
ース・ドレイン電極を形成する。
体基板上に絶縁膜を被着し、絶縁膜上に第１のレジスト
を塗布した後、基準パターンに対しアライメントしたレ
ジスト開口部を形成し、さらに該レジスト開口部から絶
縁膜及び半導体基板を続けてエッチングし、半導体基板
にリセスを形成する。そして、第１のレジストを除去し
た後、第２のレジストを塗布し、該レジストに対し、リ
セスの底面でのゲート電極形成領域、及び、リセスの底
面での絶縁膜の第１の開口部を挟んだソース・ドレイン
電極形成領域に、絶縁膜のエッチング段差を基準にアラ
イメントして第２のレジストの第４の開口部を形成す
る。さらに、ソース・ドレイン電極形成領域に形成した
第２のレジストの第４の開口部に露出した絶縁膜をエッ
チングし、該絶縁膜の第２の開口部を形成して半導体基
板を露出させ、その上から電極材料を被着した後、第２
のレジスト上の該電極材料を、第２のレジストとともに
リフトオフして、リセスにおける半導体基板にショット
キー接触するゲート電極を形成するとともに絶縁膜の第
２の開口部における半導体基板にオーミック接触するソ
ース・ドレイン電極を形成する。
【００２０】よって、ダブルリセス構造のゲート電極
を、リセスを形成するための絶縁膜のエッチングパター
ンを介してリセスに対してアライメントすることができ
る。その結果、従来の、基準パターンに対して、リセス
と、ゲート電極をそれぞれアライメントする方法に比べ
て、リセスとゲート電極間のアライメントズレを半分に
低減することができる。
を、リセスを形成するための絶縁膜のエッチングパター
ンを介してリセスに対してアライメントすることができ
る。その結果、従来の、基準パターンに対して、リセス
と、ゲート電極をそれぞれアライメントする方法に比べ
て、リセスとゲート電極間のアライメントズレを半分に
低減することができる。
【００２１】又、ソース・ドレイン電極と、ゲート電極
を同一のマスクで形成することができるため、ソース・
ドレイン電極と、ゲート電極間のアライメントズレを無
くすことができ、ゲート・ソース間距離及びゲート・ド
レイン間距離を一定に保つことができる。この際、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合には、３種類の絶縁膜の成膜工程、各膜に対する
エッチング工程、ゲート電極のイオンミリング等の複雑
な工程が必要となるのに対し、本発明によれば、１種類
の絶縁膜の成膜とそのエッチング工程のみで実現でき、
さらに、ゲート電極もリフトオフ（レジスト剥離と同時
に不要なゲート電極材料を除去）により形成されるた
め、イオンミリングも不要となる。
を同一のマスクで形成することができるため、ソース・
ドレイン電極と、ゲート電極間のアライメントズレを無
くすことができ、ゲート・ソース間距離及びゲート・ド
レイン間距離を一定に保つことができる。この際、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合には、３種類の絶縁膜の成膜工程、各膜に対する
エッチング工程、ゲート電極のイオンミリング等の複雑
な工程が必要となるのに対し、本発明によれば、１種類
の絶縁膜の成膜とそのエッチング工程のみで実現でき、
さらに、ゲート電極もリフトオフ（レジスト剥離と同時
に不要なゲート電極材料を除去）により形成されるた
め、イオンミリングも不要となる。
【００２２】このようにして、ダブルリセス構造を有す
る半導体装置において簡単な工程にてゲート・ソース間
距離、ゲート・ドレイン間距離を一定に保つことができ
るとともに、リセスとゲート電極のマスクアライメント
誤差を低減することができることとなる。
る半導体装置において簡単な工程にてゲート・ソース間
距離、ゲート・ドレイン間距離を一定に保つことができ
るとともに、リセスとゲート電極のマスクアライメント
誤差を低減することができることとなる。
【００２３】又、請求項５に記載の発明によれば、半導
体基板上に絶縁膜を被着し、前記絶縁膜上に第１のレジ
ストを塗布した後、基準パターンに対しアライメントし
たレジスト開口部を形成し、さらに該レジスト開口部か
ら前記絶縁膜及び半導体基板を続けてエッチングし、半
導体基板に第１のリセスを形成する。そして、第１のレ
ジストを除去した後、第２のレジストを塗布し、該レジ
ストに対し、前記第１のリセスの底面での第２のリセス
形成領域、及び、前記絶縁膜の第１の開口部を挟んだソ
ース・ドレイン電極形成領域に、前記絶縁膜のエッチン
グ段差を基準にアライメントして第２のレジストの第４
の開口部を形成する。さらに、前記第１のリセスの底面
に形成された第２のレジストの第３の開口部から半導体
基板をエッチングし、第２のリセスを形成する。引き続
き、ソース・ドレイン電極形成領域に形成した第２のレ
ジストの第４の開口部に露出した絶縁膜をエッチング
し、該絶縁膜の第２の開口部を形成して半導体基板を露
出させ、その上から電極材料を被着した後、第２のレジ
スト上の該電極材料を、第２のレジストとともにリフト
オフして、前記第２のリセスにおける半導体基板にショ
ットキー接触するゲート電極を形成するとともに前記絶
縁膜の第２の開口部における半導体基板にオーミック接
触するソース・ドレイン電極を形成する。
体基板上に絶縁膜を被着し、前記絶縁膜上に第１のレジ
ストを塗布した後、基準パターンに対しアライメントし
たレジスト開口部を形成し、さらに該レジスト開口部か
ら前記絶縁膜及び半導体基板を続けてエッチングし、半
導体基板に第１のリセスを形成する。そして、第１のレ
ジストを除去した後、第２のレジストを塗布し、該レジ
ストに対し、前記第１のリセスの底面での第２のリセス
形成領域、及び、前記絶縁膜の第１の開口部を挟んだソ
ース・ドレイン電極形成領域に、前記絶縁膜のエッチン
グ段差を基準にアライメントして第２のレジストの第４
の開口部を形成する。さらに、前記第１のリセスの底面
に形成された第２のレジストの第３の開口部から半導体
基板をエッチングし、第２のリセスを形成する。引き続
き、ソース・ドレイン電極形成領域に形成した第２のレ
ジストの第４の開口部に露出した絶縁膜をエッチング
し、該絶縁膜の第２の開口部を形成して半導体基板を露
出させ、その上から電極材料を被着した後、第２のレジ
スト上の該電極材料を、第２のレジストとともにリフト
オフして、前記第２のリセスにおける半導体基板にショ
ットキー接触するゲート電極を形成するとともに前記絶
縁膜の第２の開口部における半導体基板にオーミック接
触するソース・ドレイン電極を形成する。
【００２４】よって、ダブルリセス構造の第２のリセス
（及びゲート電極）を、第１のリセスを形成するための
絶縁膜のエッチングパターンを介して第１のリセスに対
してアライメントすることができる。その結果、従来
の、基準パターンに対して、第１のリセスと、第２のリ
セス（及びゲート電極）をそれぞれアライメントする方
法に比べて、第１のリセスと、第２のリセス（及びゲー
ト電極）間のアライメントズレを半分に低減することが
できる。
（及びゲート電極）を、第１のリセスを形成するための
絶縁膜のエッチングパターンを介して第１のリセスに対
してアライメントすることができる。その結果、従来
の、基準パターンに対して、第１のリセスと、第２のリ
セス（及びゲート電極）をそれぞれアライメントする方
法に比べて、第１のリセスと、第２のリセス（及びゲー
ト電極）間のアライメントズレを半分に低減することが
できる。
【００２５】又、ソース・ドレイン電極と、ゲート電極
を同一のマスクで形成することができるため、ソース・
ドレイン電極と、ゲート電極間のアライメントズレを無
くすことができ、ゲート・ソース間距離及びゲート・ド
レイン間距離を一定に保つことができる。この際、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合には、３種類の絶縁膜の成膜工程、各膜に対する
エッチング工程、ゲート電極のイオンミリング等の複雑
な工程が必要となるのに対し、本発明によれば、１種類
の絶縁膜の成膜とそのエッチング工程のみで実現でき、
さらに、ゲート電極もリフトオフ（レジスト剥離と同時
に不要なゲート電極材料を除去）により形成されるた
め、イオンミリングも不要となる。
を同一のマスクで形成することができるため、ソース・
ドレイン電極と、ゲート電極間のアライメントズレを無
くすことができ、ゲート・ソース間距離及びゲート・ド
レイン間距離を一定に保つことができる。この際、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合には、３種類の絶縁膜の成膜工程、各膜に対する
エッチング工程、ゲート電極のイオンミリング等の複雑
な工程が必要となるのに対し、本発明によれば、１種類
の絶縁膜の成膜とそのエッチング工程のみで実現でき、
さらに、ゲート電極もリフトオフ（レジスト剥離と同時
に不要なゲート電極材料を除去）により形成されるた
め、イオンミリングも不要となる。
【００２６】このようにして、ダブルリセス構造を有す
る半導体装置において簡単な工程にてゲート・ソース間
距離、ゲート・ドレイン間距離を一定に保つことができ
るとともに、一段目のリセスとゲート電極のマスクアラ
イメント誤差を低減することができることとなる。
る半導体装置において簡単な工程にてゲート・ソース間
距離、ゲート・ドレイン間距離を一定に保つことができ
るとともに、一段目のリセスとゲート電極のマスクアラ
イメント誤差を低減することができることとなる。
【００２７】又、請求項２，４，６のように、電極材料
の第２の開口部に露出した絶縁体と、リセスにおいて露
出した半導体基板の表面酸化膜を同時に除去すると、そ
の後の電極材料の被着の際に表面酸化膜の無い状態で半
導体基板と接触させることができ、ゲート電極での良好
なショットキー特性を得ることができる。
の第２の開口部に露出した絶縁体と、リセスにおいて露
出した半導体基板の表面酸化膜を同時に除去すると、そ
の後の電極材料の被着の際に表面酸化膜の無い状態で半
導体基板と接触させることができ、ゲート電極での良好
なショットキー特性を得ることができる。
【００２８】
（第１の実施の形態）以下、この発明を具体化した第１
の実施の形態を図面に従って説明する。
の実施の形態を図面に従って説明する。
【００２９】図７に、本実施の形態によるリセスゲート
構造を有するＦＥＴを示す。図７において、半導体基板
１は、基板２と、その上のショットキーコンタクト層３
と、その上のオーミックコンタクト層４とからなる。最
表面のオーミックコンタクト層４は高キャリア濃度とな
っている。又、ショットキーコンタクト層３はオーミッ
クコンタクト層４よりもキャリア濃度が低くなってい
る。
構造を有するＦＥＴを示す。図７において、半導体基板
１は、基板２と、その上のショットキーコンタクト層３
と、その上のオーミックコンタクト層４とからなる。最
表面のオーミックコンタクト層４は高キャリア濃度とな
っている。又、ショットキーコンタクト層３はオーミッ
クコンタクト層４よりもキャリア濃度が低くなってい
る。
【００３０】半導体基板１の表面にはリセス（凹部）５
が形成され、リセス５の底面にはショットキーコンタク
ト層３が露出しており、この露出部にはゲート電極６が
配置されている。リセス５の外周側でのオーミックコン
タクト層４の上の所定領域にはリセス５を挟んで絶縁膜
７が形成されている。さらに、絶縁膜７の外周側でのオ
ーミックコンタクト層４の上にはリセス５を挟んでソー
ス電極８とドレイン電極９が配置されている。ゲート電
極６及び絶縁膜７の上には絶縁膜１０が形成されてい
る。又、ソース電極８の上にはソース配線１１が延設さ
れるとともに、ドレイン電極９の上にはドレイン配線１
２が延設されている。尚、絶縁膜７，１０は酸化珪素や
窒化珪素等よりなる。
が形成され、リセス５の底面にはショットキーコンタク
ト層３が露出しており、この露出部にはゲート電極６が
配置されている。リセス５の外周側でのオーミックコン
タクト層４の上の所定領域にはリセス５を挟んで絶縁膜
７が形成されている。さらに、絶縁膜７の外周側でのオ
ーミックコンタクト層４の上にはリセス５を挟んでソー
ス電極８とドレイン電極９が配置されている。ゲート電
極６及び絶縁膜７の上には絶縁膜１０が形成されてい
る。又、ソース電極８の上にはソース配線１１が延設さ
れるとともに、ドレイン電極９の上にはドレイン配線１
２が延設されている。尚、絶縁膜７，１０は酸化珪素や
窒化珪素等よりなる。
【００３１】次に、製造方法を図１〜図７の断面模式図
を用いて説明する。まず、図１において、基板２とショ
ットキーコンタクト層３とオーミックコンタクト層４と
からなる半導体基板１を用意する。そして、この半導体
基板１上に酸化珪素や窒化珪素等よりなる絶縁膜７をプ
ラズマＣＶＤ等の方法により被着する。さらに、絶縁膜
７の上に第１のレジスト２０を塗布し、その後、ある基
準パターンに対してアライメントを行ったフォトプロセ
スによりレジスト開口部２１を形成する。
を用いて説明する。まず、図１において、基板２とショ
ットキーコンタクト層３とオーミックコンタクト層４と
からなる半導体基板１を用意する。そして、この半導体
基板１上に酸化珪素や窒化珪素等よりなる絶縁膜７をプ
ラズマＣＶＤ等の方法により被着する。さらに、絶縁膜
７の上に第１のレジスト２０を塗布し、その後、ある基
準パターンに対してアライメントを行ったフォトプロセ
スによりレジスト開口部２１を形成する。
【００３２】引き続き、図２に示すように、レジスト２
０をマスクとしてレジスト開口部２１に露出した絶縁膜
７に対しフッ酸水溶液によるウエットエッチングやＲＩ
Ｅ等によるドライエッチング等を行い、絶縁膜７に第１
の開口部２２を形成する。このようにレジスト開口部２
１から絶縁膜７をエッチングして絶縁膜７に第１の開口
部２２を形成し半導体基板１を露出させる。
０をマスクとしてレジスト開口部２１に露出した絶縁膜
７に対しフッ酸水溶液によるウエットエッチングやＲＩ
Ｅ等によるドライエッチング等を行い、絶縁膜７に第１
の開口部２２を形成する。このようにレジスト開口部２
１から絶縁膜７をエッチングして絶縁膜７に第１の開口
部２２を形成し半導体基板１を露出させる。
【００３３】さらに、レジスト２０を剥離して除去した
後、図３に示すように、半導体基板１の上に第２のレジ
スト２３を塗布する。そして、絶縁膜７のエッチングに
より形成したパターンに対してアライメントを行ったフ
ォトプロセスにより、第２のレジスト２３に開口部（第
４の開口部）２４，２５及び開口部（第３の開口部）２
６を形成する。開口部２４，２５は絶縁膜７の第１の開
口部２２を挟んだソース・ドレイン電極形成領域に形成
され、同開口部２４，２５により絶縁膜７が露出してい
る。又、開口部２６は絶縁膜７の開口部２２でのリセス
形成領域に形成され、同開口部２６によりオーミックコ
ンタクト層４が露出している。
後、図３に示すように、半導体基板１の上に第２のレジ
スト２３を塗布する。そして、絶縁膜７のエッチングに
より形成したパターンに対してアライメントを行ったフ
ォトプロセスにより、第２のレジスト２３に開口部（第
４の開口部）２４，２５及び開口部（第３の開口部）２
６を形成する。開口部２４，２５は絶縁膜７の第１の開
口部２２を挟んだソース・ドレイン電極形成領域に形成
され、同開口部２４，２５により絶縁膜７が露出してい
る。又、開口部２６は絶縁膜７の開口部２２でのリセス
形成領域に形成され、同開口部２６によりオーミックコ
ンタクト層４が露出している。
【００３４】続いて、図４に示すように、第２のレジス
ト２３の開口部２６から第２のレジスト２３をマスクと
して、クエン酸と過酸化水素水との水溶液によるウエッ
トエッチング等の方法により半導体基板１のオーミック
コンタクト層４をエッチングしてリセス５を形成する。
この時、第２のレジスト２３における開口部２４，２５
ではオーミックコンタクト層４の上に絶縁膜７が存在す
るため、この箇所でのオーミックコンタクト層４はエッ
チングされない。
ト２３の開口部２６から第２のレジスト２３をマスクと
して、クエン酸と過酸化水素水との水溶液によるウエッ
トエッチング等の方法により半導体基板１のオーミック
コンタクト層４をエッチングしてリセス５を形成する。
この時、第２のレジスト２３における開口部２４，２５
ではオーミックコンタクト層４の上に絶縁膜７が存在す
るため、この箇所でのオーミックコンタクト層４はエッ
チングされない。
【００３５】その後、第２のレジスト２３での開口部２
４，２５から露出した絶縁膜７をフッ酸水溶液によるウ
エットエッチング等の方法によりエッチング除去する。
その結果、絶縁膜７には第２の開口部２７，２８が形成
され、半導体基板１が露出する。
４，２５から露出した絶縁膜７をフッ酸水溶液によるウ
エットエッチング等の方法によりエッチング除去する。
その結果、絶縁膜７には第２の開口部２７，２８が形成
され、半導体基板１が露出する。
【００３６】次に、図５に示すように、半導体基板１の
上にＴｉ／Ｐｔ／Ａｕ等の電極材料２９を真空蒸着等の
方法により被着し、第２のレジスト２３での開口部２６
の部分にゲート電極６を形成し、開口部２４の部分にソ
ース電極８を、開口部２５の部分にドレイン電極９を形
成する。
上にＴｉ／Ｐｔ／Ａｕ等の電極材料２９を真空蒸着等の
方法により被着し、第２のレジスト２３での開口部２６
の部分にゲート電極６を形成し、開口部２４の部分にソ
ース電極８を、開口部２５の部分にドレイン電極９を形
成する。
【００３７】ここで、ソース電極８とドレイン電極９
は、半導体基板１の最表面のキャリア濃度の高いオーミ
ックコンタクト層４に接触するためオーミック性接触を
示し、ゲート電極６は、リセス５によりオーミックコン
タクト層４が除去されて露出した、キャリア濃度の低い
ショットキーコンタクト層３に接触するため、ショット
キー性接触を示す。
は、半導体基板１の最表面のキャリア濃度の高いオーミ
ックコンタクト層４に接触するためオーミック性接触を
示し、ゲート電極６は、リセス５によりオーミックコン
タクト層４が除去されて露出した、キャリア濃度の低い
ショットキーコンタクト層３に接触するため、ショット
キー性接触を示す。
【００３８】そして、第２のレジスト２３上の電極材料
２９、及び、第２のレジスト２３を有機溶剤等により溶
解することにより除去する。その結果、図６のようにな
る。つまり、図５の第２のレジスト２３上の電極材料２
９を、第２のレジスト２３とともにリフトオフしてリセ
ス５における半導体基板１にショットキー接触するゲー
ト電極６を形成するとともに絶縁膜７の第２の開口部２
７，２８における半導体基板１にオーミック接触するソ
ース・ドレイン電極８，９を形成する。
２９、及び、第２のレジスト２３を有機溶剤等により溶
解することにより除去する。その結果、図６のようにな
る。つまり、図５の第２のレジスト２３上の電極材料２
９を、第２のレジスト２３とともにリフトオフしてリセ
ス５における半導体基板１にショットキー接触するゲー
ト電極６を形成するとともに絶縁膜７の第２の開口部２
７，２８における半導体基板１にオーミック接触するソ
ース・ドレイン電極８，９を形成する。
【００３９】さらに、図７に示すように、半導体基板１
の上にプラズマＣＶＤ等の方法により形成した、窒化珪
素等の第２の絶縁膜１０を被覆し、その後、ソース電極
８とドレイン電極９の部分のコンタクトホールを形成す
る。さらに、Ａｕ等のソース配線１１とドレイン配線１
２を電界メッキ等の方法により形成する。
の上にプラズマＣＶＤ等の方法により形成した、窒化珪
素等の第２の絶縁膜１０を被覆し、その後、ソース電極
８とドレイン電極９の部分のコンタクトホールを形成す
る。さらに、Ａｕ等のソース配線１１とドレイン配線１
２を電界メッキ等の方法により形成する。
【００４０】この図１〜図７にて示したリセス構造の形
成方法によると、ゲート電極６とソース電極８及びドレ
イン電極９を、マスクアライメント無しに同一のマスク
で一度に形成できるため、ゲート電極６とソース電極８
との距離Ｌ１のバラツキ、及びゲート電極６とドレイン
電極９との距離Ｌ２のバラツキを大きく低減できる。
成方法によると、ゲート電極６とソース電極８及びドレ
イン電極９を、マスクアライメント無しに同一のマスク
で一度に形成できるため、ゲート電極６とソース電極８
との距離Ｌ１のバラツキ、及びゲート電極６とドレイン
電極９との距離Ｌ２のバラツキを大きく低減できる。
【００４１】又、図５に示す電極材料２９の被着前にお
いて、図４の絶縁膜７のエッチング処理として又はエッ
チング後処理として、フッ酸水溶液によるウエットエッ
チング等のようにリセス５に露出したショットキーコン
タクト層３の表面酸化膜をエッチングできる処理を施す
と、図５の電極材料２９の被着の際にはショットキーコ
ンタクト層３の表面に酸化膜が無い状態で被着すること
ができる。これにより、ゲート電極６とショットキーコ
ンタクト層３の良好なショットキー特性が得られる。
いて、図４の絶縁膜７のエッチング処理として又はエッ
チング後処理として、フッ酸水溶液によるウエットエッ
チング等のようにリセス５に露出したショットキーコン
タクト層３の表面酸化膜をエッチングできる処理を施す
と、図５の電極材料２９の被着の際にはショットキーコ
ンタクト層３の表面に酸化膜が無い状態で被着すること
ができる。これにより、ゲート電極６とショットキーコ
ンタクト層３の良好なショットキー特性が得られる。
【００４２】このように本実施の形態でのＦＥＴの製造
方法は、下記の特徴を有する。 （イ）図４〜図６に示すように、ソース・ドレイン電極
８，９とゲート電極６を同一のマスクで形成することが
でき、そのため、ゲート・ソース間距離Ｌ１及びゲート
・ドレイン間距離Ｌ２を一定に保つことができる。この
際、特開平２−２８５６４４号公報に開示されている技
術を用いた場合における、３種類の絶縁膜の成膜工程、
各膜に対するエッチング工程、ゲート電極のイオンミリ
ング等の複雑な工程が不要となり、１種類の絶縁膜の成
膜とそのエッチング工程のみでよく、工程の簡素化を図
ることができる。 （ロ）図５に示す電極材料２９の被着前に、絶縁膜７の
第２の開口部２７，２８に露出した半導体基板１と、リ
セス５において露出した半導体基板１の表面酸化膜を同
時に除去すると、その後の電極材料２９の被着の際に表
面酸化膜の無い状態で半導体基板１と接触させることが
でき、ゲート電極６での良好なショットキー特性を得る
ことができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
方法は、下記の特徴を有する。 （イ）図４〜図６に示すように、ソース・ドレイン電極
８，９とゲート電極６を同一のマスクで形成することが
でき、そのため、ゲート・ソース間距離Ｌ１及びゲート
・ドレイン間距離Ｌ２を一定に保つことができる。この
際、特開平２−２８５６４４号公報に開示されている技
術を用いた場合における、３種類の絶縁膜の成膜工程、
各膜に対するエッチング工程、ゲート電極のイオンミリ
ング等の複雑な工程が不要となり、１種類の絶縁膜の成
膜とそのエッチング工程のみでよく、工程の簡素化を図
ることができる。 （ロ）図５に示す電極材料２９の被着前に、絶縁膜７の
第２の開口部２７，２８に露出した半導体基板１と、リ
セス５において露出した半導体基板１の表面酸化膜を同
時に除去すると、その後の電極材料２９の被着の際に表
面酸化膜の無い状態で半導体基板１と接触させることが
でき、ゲート電極６での良好なショットキー特性を得る
ことができる。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００４３】図１４に、本実施の形態によるリセスゲー
ト構造を有するＦＥＴを示す。本ＦＥＴは、ダブルリセ
ス構造となっており、図１４において、リセス３０の底
面においてその一部領域にゲート電極６が配置されてい
る。
ト構造を有するＦＥＴを示す。本ＦＥＴは、ダブルリセ
ス構造となっており、図１４において、リセス３０の底
面においてその一部領域にゲート電極６が配置されてい
る。
【００４４】次に、製造方法を図８〜図１４の断面模式
図を用いて説明する。まず、図８に示すように、基板２
上にショットキーコンタクト層３、オーミックコンタク
ト層４を順に形成した半導体基板１に対しその上に酸化
珪素や窒化珪素等よりなる絶縁膜７を、プラズマＣＶＤ
等の方法により被着する。さらに、絶縁膜７の上に第１
のレジスト３３を塗布し、その後、ある基準パターンに
対してアライメントを行ったフォトプロセスによりレジ
スト開口部３４を形成する。
図を用いて説明する。まず、図８に示すように、基板２
上にショットキーコンタクト層３、オーミックコンタク
ト層４を順に形成した半導体基板１に対しその上に酸化
珪素や窒化珪素等よりなる絶縁膜７を、プラズマＣＶＤ
等の方法により被着する。さらに、絶縁膜７の上に第１
のレジスト３３を塗布し、その後、ある基準パターンに
対してアライメントを行ったフォトプロセスによりレジ
スト開口部３４を形成する。
【００４５】そして、図９に示すように、レジスト３３
をマスクとして、レジスト開口部３４から露出した絶縁
膜７をフッ酸水溶液によるウエットエッチングやＲＩＥ
等によるドライエッチング等によりエッチングし開口部
（第１の開口部）３５を形成する。尚、ＲＩＥにはＣＦ
4 混合ガスを用いるとよい。さらに、開口部３５から露
出したオーミックコンタクト層４をクエン酸と過酸化水
素水との水溶液等によるウエットエッチング、又はＲＩ
Ｅ等によるドライエッチングにより除去して、半導体基
板１にリセス３０を形成する。
をマスクとして、レジスト開口部３４から露出した絶縁
膜７をフッ酸水溶液によるウエットエッチングやＲＩＥ
等によるドライエッチング等によりエッチングし開口部
（第１の開口部）３５を形成する。尚、ＲＩＥにはＣＦ
4 混合ガスを用いるとよい。さらに、開口部３５から露
出したオーミックコンタクト層４をクエン酸と過酸化水
素水との水溶液等によるウエットエッチング、又はＲＩ
Ｅ等によるドライエッチングにより除去して、半導体基
板１にリセス３０を形成する。
【００４６】このエッチングによりオーミックコンタク
ト層４を完全にエッチングでき、十分にショットキーコ
ンタクト層３を露出することができる。引き続き、第１
のレジスト３３を剥離にて除去した後、図１０に示すよ
うに、第２のレジスト３６を塗布する。そして、絶縁膜
７のエッチングにより形成したパターン、即ち、絶縁膜
７のエッチング段差を基準にしてアライメントを行った
フォトプロセスにより、第２のレジストの開口部（第４
の開口部）３７，３８及び開口部（第３の開口部）３９
を形成する。
ト層４を完全にエッチングでき、十分にショットキーコ
ンタクト層３を露出することができる。引き続き、第１
のレジスト３３を剥離にて除去した後、図１０に示すよ
うに、第２のレジスト３６を塗布する。そして、絶縁膜
７のエッチングにより形成したパターン、即ち、絶縁膜
７のエッチング段差を基準にしてアライメントを行った
フォトプロセスにより、第２のレジストの開口部（第４
の開口部）３７，３８及び開口部（第３の開口部）３９
を形成する。
【００４７】この状態においては、レジスト開口部３９
は、リセス３０の底面におけるゲート電極形成領域に形
成され、同開口部３９により半導体基板１が露出してい
る。又、レジスト開口部３７，３８は、絶縁膜７の第１
の開口部３５を挟んだソース・ドレイン電極形成領域に
形成され、同開口部３７，３８により絶縁膜７が露出し
ている。
は、リセス３０の底面におけるゲート電極形成領域に形
成され、同開口部３９により半導体基板１が露出してい
る。又、レジスト開口部３７，３８は、絶縁膜７の第１
の開口部３５を挟んだソース・ドレイン電極形成領域に
形成され、同開口部３７，３８により絶縁膜７が露出し
ている。
【００４８】続いて、図１１に示すように、レジスト開
口部３７，３８に露出した絶縁膜７をフッ酸水溶液によ
るウエットエッチング等の方法によりエッチング除去す
る。これにより、絶縁膜７に第２の開口部４０，４１が
形成され、同開口部４０，４１により半導体基板１が露
出する。又、このウエットエッチング等のエッチング処
理により開口部３９からショットキーコンタクト層３の
表面酸化膜が除去される。
口部３７，３８に露出した絶縁膜７をフッ酸水溶液によ
るウエットエッチング等の方法によりエッチング除去す
る。これにより、絶縁膜７に第２の開口部４０，４１が
形成され、同開口部４０，４１により半導体基板１が露
出する。又、このウエットエッチング等のエッチング処
理により開口部３９からショットキーコンタクト層３の
表面酸化膜が除去される。
【００４９】そして、図１２に示すように、Ｔｉ／Ｐｔ
／Ａｕ等の電極材料４２を真空蒸着等の方法により被着
し、レジスト開口部３９の部分にゲート電極６を形成す
るとともに、レジスト開口部３７，３８の部分に、ソー
ス電極８とドレイン電極９を形成する。
／Ａｕ等の電極材料４２を真空蒸着等の方法により被着
し、レジスト開口部３９の部分にゲート電極６を形成す
るとともに、レジスト開口部３７，３８の部分に、ソー
ス電極８とドレイン電極９を形成する。
【００５０】ここで、ソース電極８とドレイン電極９
は、半導体基板１の最表面のキャリア濃度の高いオーミ
ックコンタクト層４に接触するためオーミック性接触を
示す。又、ゲート電極６は、リセス３０によりオーミッ
クコンタクト層４が除去されて露出した、キャリア濃度
の低いショットキーコンタクト層３に接触するため、シ
ョットキー性接触を示す。
は、半導体基板１の最表面のキャリア濃度の高いオーミ
ックコンタクト層４に接触するためオーミック性接触を
示す。又、ゲート電極６は、リセス３０によりオーミッ
クコンタクト層４が除去されて露出した、キャリア濃度
の低いショットキーコンタクト層３に接触するため、シ
ョットキー性接触を示す。
【００５１】引き続き、第２のレジスト３６上の電極材
料４２および第２のレジスト３６を有機溶剤等により溶
解することにより除去する。その結果、図１３のように
なる。
料４２および第２のレジスト３６を有機溶剤等により溶
解することにより除去する。その結果、図１３のように
なる。
【００５２】このように第２のレジスト３６上の電極材
料４２を、第２のレジスト３６とともにリフトオフし
て、リセス３０の底部における半導体基板１にショット
キー接触するゲート電極６を形成するとともに絶縁膜７
の第２の開口部４０，４１における半導体基板１にオー
ミック接触するソース・ドレイン電極８，９を形成す
る。
料４２を、第２のレジスト３６とともにリフトオフし
て、リセス３０の底部における半導体基板１にショット
キー接触するゲート電極６を形成するとともに絶縁膜７
の第２の開口部４０，４１における半導体基板１にオー
ミック接触するソース・ドレイン電極８，９を形成す
る。
【００５３】さらに、図１４に示すように、プラズマＣ
ＶＤ等の方法により形成した、窒化珪素等の第２の絶縁
膜１０により被覆し、その後、ソース電極８とドレイン
電極９部分のコンタクトホールを形成する。さらに、Ａ
ｕ等のソース配線１１とドレイン配線１２を電界メッキ
等の方法により形成する。
ＶＤ等の方法により形成した、窒化珪素等の第２の絶縁
膜１０により被覆し、その後、ソース電極８とドレイン
電極９部分のコンタクトホールを形成する。さらに、Ａ
ｕ等のソース配線１１とドレイン配線１２を電界メッキ
等の方法により形成する。
【００５４】この図８〜図１４に示したダブルリセス構
造の形成方法によると、図９でのリセス３０を形成する
と同時に形成される絶縁膜７のエッチングパターンに対
して、図１０での第２のレジスト３６の開口部３９（ゲ
ート電極６）のアライメントを行う。そのため、図１４
でのゲート電極６とリセス３０の端部との距離Ｌ３，Ｌ
４のバラツキが、１回のアライメントバラツキで決定さ
れる。
造の形成方法によると、図９でのリセス３０を形成する
と同時に形成される絶縁膜７のエッチングパターンに対
して、図１０での第２のレジスト３６の開口部３９（ゲ
ート電極６）のアライメントを行う。そのため、図１４
でのゲート電極６とリセス３０の端部との距離Ｌ３，Ｌ
４のバラツキが、１回のアライメントバラツキで決定さ
れる。
【００５５】つまり、図３０〜図３６に示した従来方法
においては第１のリセス８４のエッチング深さが浅かっ
たり、第２のレジスト８５が厚い場合、第１のリセス８
４の段差を検出できないため、第１のリセス８４の段差
で形成されるパターンに対して、直接第２のリセス８６
及びゲート電極８８をアライメントすることができな
い。よって、ある基準パターンに対し第１のリセス８４
をアライメントし、さらに第２のリセス８６及びゲート
電極８８を該基準パターンに対しアライメントする必要
があり、この場合、図３６のゲートリセス距離Ｌ１２，
１３のバラツキが２回のアライメントバラツキを含んで
しまう。
においては第１のリセス８４のエッチング深さが浅かっ
たり、第２のレジスト８５が厚い場合、第１のリセス８
４の段差を検出できないため、第１のリセス８４の段差
で形成されるパターンに対して、直接第２のリセス８６
及びゲート電極８８をアライメントすることができな
い。よって、ある基準パターンに対し第１のリセス８４
をアライメントし、さらに第２のリセス８６及びゲート
電極８８を該基準パターンに対しアライメントする必要
があり、この場合、図３６のゲートリセス距離Ｌ１２，
１３のバラツキが２回のアライメントバラツキを含んで
しまう。
【００５６】これに対し、本実施形態においては図１４
のゲート電極６とリセス３０の端部との距離Ｌ３，Ｌ４
のバラツキが、１回のアライメントバラツキで決定され
るので、ゲートリセス距離Ｌ３，Ｌ４のバラツキを、従
来の約１／２に低減できる。
のゲート電極６とリセス３０の端部との距離Ｌ３，Ｌ４
のバラツキが、１回のアライメントバラツキで決定され
るので、ゲートリセス距離Ｌ３，Ｌ４のバラツキを、従
来の約１／２に低減できる。
【００５７】さらに、本実施形態によると、ゲート電極
６とソース電極８及びドレイン電極９を、マスクアライ
メント無しに同一のマスクで一度に形成できるため、図
１４に示すゲート・ソース間距離Ｌ１及びゲート・ドレ
イン間距離Ｌ２のバラツキを大きく低減できる。
６とソース電極８及びドレイン電極９を、マスクアライ
メント無しに同一のマスクで一度に形成できるため、図
１４に示すゲート・ソース間距離Ｌ１及びゲート・ドレ
イン間距離Ｌ２のバラツキを大きく低減できる。
【００５８】以上により、ＦＥＴのソース抵抗変動によ
る高周波パラメータのバラツキやドレイン耐圧のバラツ
キを低減することができる。又、図１２に示す電極材料
４２の被着前において、図１１の絶縁膜７のエッチング
処理として又はエッチング後処理として、フッ酸水溶液
によるウエットエッチング等のようにリセス３０に露出
したショットキーコンタクト層３の表面酸化膜をエッチ
ングできる処理を施すと、図１２の電極材料４２の被着
の際にはショットキーコンタクト層３の表面に酸化膜が
無い状態で被着することができる。これにより、ゲート
電極６とショットキーコンタクト層３の良好なショット
キー特性が得られる。
る高周波パラメータのバラツキやドレイン耐圧のバラツ
キを低減することができる。又、図１２に示す電極材料
４２の被着前において、図１１の絶縁膜７のエッチング
処理として又はエッチング後処理として、フッ酸水溶液
によるウエットエッチング等のようにリセス３０に露出
したショットキーコンタクト層３の表面酸化膜をエッチ
ングできる処理を施すと、図１２の電極材料４２の被着
の際にはショットキーコンタクト層３の表面に酸化膜が
無い状態で被着することができる。これにより、ゲート
電極６とショットキーコンタクト層３の良好なショット
キー特性が得られる。
【００５９】このように本実施形態でのＦＥＴの製造方
法は、下記の特徴を有する。 （イ）ダブルリセス構造のゲート電極６を、リセス３０
を形成するための絶縁膜７のエッチングパターンを介し
てリセス３０に対してアライメントすることができる。
その結果、従来の、ある基準パターンに対して、リセス
３０とゲート電極６をそれぞれアライメントする方法に
比べて、リセス３０とゲート電極６間のアライメントズ
レを半分に低減することができる。
法は、下記の特徴を有する。 （イ）ダブルリセス構造のゲート電極６を、リセス３０
を形成するための絶縁膜７のエッチングパターンを介し
てリセス３０に対してアライメントすることができる。
その結果、従来の、ある基準パターンに対して、リセス
３０とゲート電極６をそれぞれアライメントする方法に
比べて、リセス３０とゲート電極６間のアライメントズ
レを半分に低減することができる。
【００６０】又、１種類の絶縁膜の成膜とそのエッチン
グ工程のみにより、ソース・ドレイン電極８，９と、ゲ
ート電極６を同一のマスクで形成することができ、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合に比べ、簡単な工程にてソース・ドレイン電極
８，９とゲート電極６間のアライメントズレを無くすこ
とができる。
グ工程のみにより、ソース・ドレイン電極８，９と、ゲ
ート電極６を同一のマスクで形成することができ、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合に比べ、簡単な工程にてソース・ドレイン電極
８，９とゲート電極６間のアライメントズレを無くすこ
とができる。
【００６１】このようにして、ダブルリセス構造を有す
るＦＥＴにおいて簡単な工程にてゲート・ソース間距離
Ｌ１、ゲート・ドレイン間距離Ｌ２を一定に保つことが
できるとともに、リセス３１とゲート電極６のマスクア
ライメント誤差を低減することができる。 （ロ）電極材料４２の被着前に、絶縁膜７の開口部３
９，４０，４１に露出した半導体基板１の表面酸化膜を
同時に除去すると、その後の電極材料４２の被着の際に
表面酸化膜の無い状態で半導体基板１と接触させること
ができ、ゲート電極６での良好なショットキー特性を得
ることができる。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。
るＦＥＴにおいて簡単な工程にてゲート・ソース間距離
Ｌ１、ゲート・ドレイン間距離Ｌ２を一定に保つことが
できるとともに、リセス３１とゲート電極６のマスクア
ライメント誤差を低減することができる。 （ロ）電極材料４２の被着前に、絶縁膜７の開口部３
９，４０，４１に露出した半導体基板１の表面酸化膜を
同時に除去すると、その後の電極材料４２の被着の際に
表面酸化膜の無い状態で半導体基板１と接触させること
ができ、ゲート電極６での良好なショットキー特性を得
ることができる。 （第３の実施の形態）次に、第３の実施の形態を、第２
の実施の形態との相違点を中心に説明する。
【００６２】図２１に、本実施の形態によるリセスゲー
ト構造を有するＦＥＴを示す。本ＦＥＴは、ダブルリセ
ス構造となっており、第１のリセス３０が形成されると
ともに、第１のリセス３０の底面に第２のリセス３１が
形成されている。
ト構造を有するＦＥＴを示す。本ＦＥＴは、ダブルリセ
ス構造となっており、第１のリセス３０が形成されると
ともに、第１のリセス３０の底面に第２のリセス３１が
形成されている。
【００６３】本実施の形態においては図８〜図１４を用
いて説明した第２の実施の形態とは、図８〜図１０まで
同じであり、図８に対応するものが図１５であり、図９
に対応するものが図１６であり、図１０に対応するもの
が図１７であり、ここまでの説明は省略する。尚、図９
に対応する図１６においてリセス３０は本実施の形態で
は第１のリセス３０となる。
いて説明した第２の実施の形態とは、図８〜図１０まで
同じであり、図８に対応するものが図１５であり、図９
に対応するものが図１６であり、図１０に対応するもの
が図１７であり、ここまでの説明は省略する。尚、図９
に対応する図１６においてリセス３０は本実施の形態で
は第１のリセス３０となる。
【００６４】図１７において１回目のリセスエッチング
だけでは十分にショットキーコンタクト層３を露出させ
ることができない場合がある。そこで、本実施の形態に
おいては、引き続き、図１８に示すように、レジスト開
口部３９から第２のレジスト３６をマスクとして、半導
体基板１に対しクエン酸と過酸化水素水との水溶液によ
るウエットエッチング等によりエッチングして第２のリ
セス３１を形成する。本実施の形態においてはこの２回
目のリセスエッチングによりショットキーコンタクト層
３を露出させることができる。又この時、レジスト開口
部３７，３８においては絶縁膜７が存在するため、半導
体基板１はエッチングされない。
だけでは十分にショットキーコンタクト層３を露出させ
ることができない場合がある。そこで、本実施の形態に
おいては、引き続き、図１８に示すように、レジスト開
口部３９から第２のレジスト３６をマスクとして、半導
体基板１に対しクエン酸と過酸化水素水との水溶液によ
るウエットエッチング等によりエッチングして第２のリ
セス３１を形成する。本実施の形態においてはこの２回
目のリセスエッチングによりショットキーコンタクト層
３を露出させることができる。又この時、レジスト開口
部３７，３８においては絶縁膜７が存在するため、半導
体基板１はエッチングされない。
【００６５】その後、レジスト開口部３７，３８に露出
した絶縁膜７をフッ酸水溶液によるウエットエッチング
等の方法によりエッチング除去する。これにより、絶縁
膜７に第２の開口部４０，４１が形成され、同開口部４
０，４１により半導体基板１が露出する。
した絶縁膜７をフッ酸水溶液によるウエットエッチング
等の方法によりエッチング除去する。これにより、絶縁
膜７に第２の開口部４０，４１が形成され、同開口部４
０，４１により半導体基板１が露出する。
【００６６】そして、図１９に示すように、Ｔｉ／Ｐｔ
／Ａｕ等の電極材料４２を真空蒸着等の方法により被着
し、レジスト開口部３９の部分にゲート電極６を形成す
るとともに、レジスト開口部３７，３８の部分に、ソー
ス電極８とドレイン電極９を形成する。
／Ａｕ等の電極材料４２を真空蒸着等の方法により被着
し、レジスト開口部３９の部分にゲート電極６を形成す
るとともに、レジスト開口部３７，３８の部分に、ソー
ス電極８とドレイン電極９を形成する。
【００６７】ここで、ソース電極８とドレイン電極９
は、半導体基板１の最表面のキャリア濃度の高いオーミ
ックコンタクト層４に接触するためオーミック性接触を
示す。又、ゲート電極６は、第１のリセス３０と第２の
リセス３１によりオーミックコンタクト層４が除去され
て露出した、キャリア濃度の低いショットキーコンタク
ト層３に接触するため、ショットキー性接触を示す。
は、半導体基板１の最表面のキャリア濃度の高いオーミ
ックコンタクト層４に接触するためオーミック性接触を
示す。又、ゲート電極６は、第１のリセス３０と第２の
リセス３１によりオーミックコンタクト層４が除去され
て露出した、キャリア濃度の低いショットキーコンタク
ト層３に接触するため、ショットキー性接触を示す。
【００６８】引き続き、第２のレジスト３６上の電極材
料４２および第２のレジスト３６を有機溶剤等により溶
解することにより除去する。その結果、図２０のように
なる。
料４２および第２のレジスト３６を有機溶剤等により溶
解することにより除去する。その結果、図２０のように
なる。
【００６９】このように第２のレジスト３６上の電極材
料４２を、第２のレジスト３６とともにリフトオフし
て、第２のリセス３１における半導体基板１にショット
キー接触するゲート電極６を形成するとともに絶縁膜７
の第２の開口部４０，４１における半導体基板１にオー
ミック接触するソース・ドレイン電極８，９を形成す
る。
料４２を、第２のレジスト３６とともにリフトオフし
て、第２のリセス３１における半導体基板１にショット
キー接触するゲート電極６を形成するとともに絶縁膜７
の第２の開口部４０，４１における半導体基板１にオー
ミック接触するソース・ドレイン電極８，９を形成す
る。
【００７０】さらに、図２１に示すように、プラズマＣ
ＶＤ等の方法により形成した、窒化珪素等の第２の絶縁
膜１０により被覆し、その後、ソース電極８とドレイン
電極９部分のコンタクトホールを形成する。さらに、Ａ
ｕ等のソース配線１１とドレイン配線１２を電界メッキ
等の方法により形成する。
ＶＤ等の方法により形成した、窒化珪素等の第２の絶縁
膜１０により被覆し、その後、ソース電極８とドレイン
電極９部分のコンタクトホールを形成する。さらに、Ａ
ｕ等のソース配線１１とドレイン配線１２を電界メッキ
等の方法により形成する。
【００７１】この図１５〜図２１に示したダブルリセス
構造の形成方法によると、図１６での第１のリセス３０
を形成すると同時に形成される絶縁膜７のエッチングパ
ターンに対して、図１７での第２のレジスト３６の開口
部３９（第２のリセス３１及びゲート電極６）のアライ
メントを行う。そのため、図２１でのゲート電極６とリ
セス３０の端部との距離Ｌ３，Ｌ４のバラツキが、１回
のアライメントバラツキで決定される。つまり、図３０
〜図３６に示した従来方法においては第１のリセス８４
のエッチング深さが浅かったり、第２のレジスト８５が
厚い場合、第１のリセス８４の段差を検出できないた
め、第１のリセス８４の段差で形成されるパターンに対
して、直接第２のリセス８６及びゲート電極８８をアラ
イメントすることができない。よって、ある基準パター
ンに対し第１のリセス８４をアライメントし、さらに第
２のリセス８６及びゲート電極８８を該基準パターンに
対しアライメントする必要があり、この場合、図３６の
ゲートリセス距離Ｌ１２，１３のバラツキが２回のアラ
イメントバラツキを含んでしまう。
構造の形成方法によると、図１６での第１のリセス３０
を形成すると同時に形成される絶縁膜７のエッチングパ
ターンに対して、図１７での第２のレジスト３６の開口
部３９（第２のリセス３１及びゲート電極６）のアライ
メントを行う。そのため、図２１でのゲート電極６とリ
セス３０の端部との距離Ｌ３，Ｌ４のバラツキが、１回
のアライメントバラツキで決定される。つまり、図３０
〜図３６に示した従来方法においては第１のリセス８４
のエッチング深さが浅かったり、第２のレジスト８５が
厚い場合、第１のリセス８４の段差を検出できないた
め、第１のリセス８４の段差で形成されるパターンに対
して、直接第２のリセス８６及びゲート電極８８をアラ
イメントすることができない。よって、ある基準パター
ンに対し第１のリセス８４をアライメントし、さらに第
２のリセス８６及びゲート電極８８を該基準パターンに
対しアライメントする必要があり、この場合、図３６の
ゲートリセス距離Ｌ１２，１３のバラツキが２回のアラ
イメントバラツキを含んでしまう。
【００７２】これに対し、本実施形態においては図２１
のゲート電極６とリセス３０の端部との距離Ｌ３，Ｌ４
のバラツキが、１回のアライメントバラツキで決定され
るので、ゲートリセス距離Ｌ３，Ｌ４のバラツキを、従
来の約１／２に低減できる。
のゲート電極６とリセス３０の端部との距離Ｌ３，Ｌ４
のバラツキが、１回のアライメントバラツキで決定され
るので、ゲートリセス距離Ｌ３，Ｌ４のバラツキを、従
来の約１／２に低減できる。
【００７３】さらに、本実施形態によると、ゲート電極
６とソース電極８及びドレイン電極９を、マスクアライ
メント無しに同一のマスクで一度に形成できるため、図
２１に示すゲート・ソース間距離Ｌ１及びゲート・ドレ
イン間距離Ｌ２のバラツキを大きく低減できる。
６とソース電極８及びドレイン電極９を、マスクアライ
メント無しに同一のマスクで一度に形成できるため、図
２１に示すゲート・ソース間距離Ｌ１及びゲート・ドレ
イン間距離Ｌ２のバラツキを大きく低減できる。
【００７４】以上により、ＦＥＴのソース抵抗変動によ
る高周波パラメータのバラツキやドレイン耐圧のバラツ
キを低減することができる。又、図１９に示す電極材料
４２の被着前において、図１８の絶縁膜７のエッチング
処理として又はエッチング後処理として、フッ酸水溶液
によるウエットエッチング等のように第２のリセス３１
に露出したショットキーコンタクト層３の表面酸化膜を
エッチングできる処理を施すと、図１９の電極材料４２
の被着の際にはショットキーコンタクト層３の表面に酸
化膜が無い状態で被着することができる。これにより、
ゲート電極６とショットキーコンタクト層３の良好なシ
ョットキー特性が得られる。
る高周波パラメータのバラツキやドレイン耐圧のバラツ
キを低減することができる。又、図１９に示す電極材料
４２の被着前において、図１８の絶縁膜７のエッチング
処理として又はエッチング後処理として、フッ酸水溶液
によるウエットエッチング等のように第２のリセス３１
に露出したショットキーコンタクト層３の表面酸化膜を
エッチングできる処理を施すと、図１９の電極材料４２
の被着の際にはショットキーコンタクト層３の表面に酸
化膜が無い状態で被着することができる。これにより、
ゲート電極６とショットキーコンタクト層３の良好なシ
ョットキー特性が得られる。
【００７５】このように本実施形態でのＦＥＴの製造方
法は、下記の特徴を有する。 （イ）ダブルリセス構造の第２のリセス３１（及びゲー
ト電極６）を、第１のリセス３０を形成するための絶縁
膜７のエッチングパターンを介して第１のリセス３０に
対してアライメントすることができる。その結果、従来
の、ある基準パターンに対して、第１のリセス３０と、
第２のリセス３１（及びゲート電極６）をそれぞれアラ
イメントする方法に比べて、第１のリセス３０と、第２
のリセス３１（及びゲート電極）間のアライメントズレ
を半分に低減することができる。
法は、下記の特徴を有する。 （イ）ダブルリセス構造の第２のリセス３１（及びゲー
ト電極６）を、第１のリセス３０を形成するための絶縁
膜７のエッチングパターンを介して第１のリセス３０に
対してアライメントすることができる。その結果、従来
の、ある基準パターンに対して、第１のリセス３０と、
第２のリセス３１（及びゲート電極６）をそれぞれアラ
イメントする方法に比べて、第１のリセス３０と、第２
のリセス３１（及びゲート電極）間のアライメントズレ
を半分に低減することができる。
【００７６】又、１種類の絶縁膜の成膜とそのエッチン
グ工程のみにより、ソース・ドレイン電極８，９と、ゲ
ート電極６を同一のマスクで形成することができ、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合に比べ、簡単な工程にてソース・ドレイン電極
８，９とゲート電極６間のアライメントズレを無くすこ
とができる。
グ工程のみにより、ソース・ドレイン電極８，９と、ゲ
ート電極６を同一のマスクで形成することができ、特開
平２−２８５６４４号公報に開示されている技術を用い
た場合に比べ、簡単な工程にてソース・ドレイン電極
８，９とゲート電極６間のアライメントズレを無くすこ
とができる。
【００７７】このようにして、ダブルリセス構造を有す
るＦＥＴにおいて簡単な工程にてゲート・ソース間距離
Ｌ１、ゲート・ドレイン間距離Ｌ２を一定に保つことが
できるとともに、一段目のリセス３１とゲート電極６の
マスクアライメント誤差を低減することができる。 （ロ）電極材料４２の被着前に、絶縁膜７の第２の開口
部４０，４１に露出した半導体基板１と、第２のリセス
３１において露出した半導体基板１の表面酸化膜を同時
に除去すると、その後の電極材料４２の被着の際に表面
酸化膜の無い状態で半導体基板１と接触させることがで
き、ゲート電極６での良好なショットキー特性を得るこ
とができる。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
るＦＥＴにおいて簡単な工程にてゲート・ソース間距離
Ｌ１、ゲート・ドレイン間距離Ｌ２を一定に保つことが
できるとともに、一段目のリセス３１とゲート電極６の
マスクアライメント誤差を低減することができる。 （ロ）電極材料４２の被着前に、絶縁膜７の第２の開口
部４０，４１に露出した半導体基板１と、第２のリセス
３１において露出した半導体基板１の表面酸化膜を同時
に除去すると、その後の電極材料４２の被着の際に表面
酸化膜の無い状態で半導体基板１と接触させることがで
き、ゲート電極６での良好なショットキー特性を得るこ
とができる。 （第４の実施の形態）次に、第４の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００７８】図２２に、本実施の形態によるリセスゲー
ト構造を有する半導体装置を示す。本装置は、第１の実
施形態における半導体基板１（基板２とショットキーコ
ンタクト層３とオーミックコンタクト層４との積層体）
としてＨＥＭＴ基板を用いたものである。
ト構造を有する半導体装置を示す。本装置は、第１の実
施形態における半導体基板１（基板２とショットキーコ
ンタクト層３とオーミックコンタクト層４との積層体）
としてＨＥＭＴ基板を用いたものである。
【００７９】図２２のＨＥＭＴ構造において、半絶縁性
基板５１上に、バッファ層５２、チャネル層５３、ドー
プ層５４、ショットキーコンタクト層５５、オーミック
コンタクト層５６を、ＭＢＥやＭＯＣＶＤ等の方法によ
り、順次エピタキシャル成長したＨＥＭＴ基板を使用し
ている。
基板５１上に、バッファ層５２、チャネル層５３、ドー
プ層５４、ショットキーコンタクト層５５、オーミック
コンタクト層５６を、ＭＢＥやＭＯＣＶＤ等の方法によ
り、順次エピタキシャル成長したＨＥＭＴ基板を使用し
ている。
【００８０】キャリアは不純物をドーピングしたドープ
層５４で発生し、不純物をドーピングしていないチャネ
ル層５３に蓄積され走行する。このため不純物による散
乱等の影響を受けないため、高い移動度を有する。
層５４で発生し、不純物をドーピングしていないチャネ
ル層５３に蓄積され走行する。このため不純物による散
乱等の影響を受けないため、高い移動度を有する。
【００８１】このＨＥＭＴ構造の作製方法は図１〜図７
にて説明した第１の実施形態と同様であり、より詳しく
は、リセス５の深さは、オーミックコンタクト層５６を
完全にエッチングした後、ショットキーコンタクト層５
５に達する深さとする。これによりゲート電極６を、シ
ョットキーコンタクト層５５に接触させる。
にて説明した第１の実施形態と同様であり、より詳しく
は、リセス５の深さは、オーミックコンタクト層５６を
完全にエッチングした後、ショットキーコンタクト層５
５に達する深さとする。これによりゲート電極６を、シ
ョットキーコンタクト層５５に接触させる。
【００８２】例えば、このＨＥＭＴ用基板として、半絶
縁性基板５１に半絶縁性ＩｎＰ基板を用い、バッファ層
５２にノンドープのＩｎＡｌＡｓを用い、チャネル層５
３にノンドープのＩｎＧａＡｓを用い、ドープ層５４と
してノンドープのＩｎＡｌＡｓの上に１×１０19ｃｍ3
程度のＳｉをドープしたＩｎＡｌＡｓを積層したＩｎＡ
ｌＡｓを用い、ショットキーコンタクト層５５にノンド
ープのＩｎＡｌＡｓを用い、オーミックコンタクト層５
６に１×１０19ｃｍ3 程度のＳｉをドープしたＩｎＧａ
Ａｓを用いた構造が用いられる。
縁性基板５１に半絶縁性ＩｎＰ基板を用い、バッファ層
５２にノンドープのＩｎＡｌＡｓを用い、チャネル層５
３にノンドープのＩｎＧａＡｓを用い、ドープ層５４と
してノンドープのＩｎＡｌＡｓの上に１×１０19ｃｍ3
程度のＳｉをドープしたＩｎＡｌＡｓを積層したＩｎＡ
ｌＡｓを用い、ショットキーコンタクト層５５にノンド
ープのＩｎＡｌＡｓを用い、オーミックコンタクト層５
６に１×１０19ｃｍ3 程度のＳｉをドープしたＩｎＧａ
Ａｓを用いた構造が用いられる。
【００８３】又、ドープ層５４のＳｉをドープしたＩｎ
ＡｌＡｓを省略し、その部分にＳｉをプレーナドーピン
グした構造も用いられる。このようなＨＥＭＴ用基板に
は、オーミックコンタクト層５６に高濃度にＳｉをドー
ピングしたＩｎＧａＡｓを用いるため、ソース電極８と
ドレイン電極９は、熱処理を必要とせずに、ＨＥＭＴ基
板に対する良好なオーミック性接触を得ることができ
る。
ＡｌＡｓを省略し、その部分にＳｉをプレーナドーピン
グした構造も用いられる。このようなＨＥＭＴ用基板に
は、オーミックコンタクト層５６に高濃度にＳｉをドー
ピングしたＩｎＧａＡｓを用いるため、ソース電極８と
ドレイン電極９は、熱処理を必要とせずに、ＨＥＭＴ基
板に対する良好なオーミック性接触を得ることができ
る。
【００８４】さらに、ソース電極８とドレイン電極９及
びゲート電極６に、第１の実施形態と同様の例えばＴｉ
／Ｐｔ／Ａｕ等の電極を用いることにより本発明による
ＦＥＴの製造方法が可能となる。 （第５の実施の形態）次に、第５の実施の形態を、第３
の実施の形態との相違点を中心に説明する。
びゲート電極６に、第１の実施形態と同様の例えばＴｉ
／Ｐｔ／Ａｕ等の電極を用いることにより本発明による
ＦＥＴの製造方法が可能となる。 （第５の実施の形態）次に、第５の実施の形態を、第３
の実施の形態との相違点を中心に説明する。
【００８５】図２３に、本実施の形態によるダブルリセ
スゲート構造を有する半導体装置を示す。本装置は、第
３の実施形態における半導体基板１（基板２とショット
キーコンタクト層３とオーミックコンタクト層４との積
層体）としてＨＥＭＴ基板を用いたものである。
スゲート構造を有する半導体装置を示す。本装置は、第
３の実施形態における半導体基板１（基板２とショット
キーコンタクト層３とオーミックコンタクト層４との積
層体）としてＨＥＭＴ基板を用いたものである。
【００８６】ＨＥＭＴ構造において、半絶縁性基板６１
上に、バッファ層６２、チャネル層６３、ドープ層６
４、ショットキーコンタクト層６５、オーミックコンタ
クト層６６を、ＭＢＥやＭＯＣＶＤ等の方法により順次
エピタキシャル成長したＨＥＭＴ基板を使用している。
上に、バッファ層６２、チャネル層６３、ドープ層６
４、ショットキーコンタクト層６５、オーミックコンタ
クト層６６を、ＭＢＥやＭＯＣＶＤ等の方法により順次
エピタキシャル成長したＨＥＭＴ基板を使用している。
【００８７】キャリアは不純物をドーピングしたドープ
層６４で発生し、不純物をドーピングしていないチャネ
ル層６３に蓄積され走行する。このため不純物による散
乱等の影響を受けないため、高い移動度を有する。
層６４で発生し、不純物をドーピングしていないチャネ
ル層６３に蓄積され走行する。このため不純物による散
乱等の影響を受けないため、高い移動度を有する。
【００８８】このＨＥＭＴ構造の作製方法は第２の実施
形態と同様にであり、より詳しくは、第１のリセス３０
の深さが、オーミックコンタクト層６６を全てエッチン
グし、ショットキーコンタクト層６５に達する場合と、
オーミックコンタクト層６６の一部を残す場合がある。
オーミックコンタクト層６６の一部を残す場合、第２の
リセス３１をエッチングにより形成する際に、残ったオ
ーミックコンタクト層６６をエッチングしてゲート電極
６をショットキーコンタクト層６５に接触させる。
形態と同様にであり、より詳しくは、第１のリセス３０
の深さが、オーミックコンタクト層６６を全てエッチン
グし、ショットキーコンタクト層６５に達する場合と、
オーミックコンタクト層６６の一部を残す場合がある。
オーミックコンタクト層６６の一部を残す場合、第２の
リセス３１をエッチングにより形成する際に、残ったオ
ーミックコンタクト層６６をエッチングしてゲート電極
６をショットキーコンタクト層６５に接触させる。
【００８９】例えば、このＨＥＭＴ用基板として、半絶
縁性基板６１に半絶縁性ＩｎＰ基板を用い、バッファ層
６２にノンドープのＩｎＡｌＡｓを用い、チャネル層６
３にノンドープのＩｎＧａＡｓを用い、ドープ層６４と
してノンドープのＩｎＡｌＡｓの上に１×１０19ｃｍ3
程度のＳｉをドープしたＩｎＡｌＡｓを積層したＩｎＡ
ｌＡｓを用い、ショットキーコンタクト層６５にノンド
ープのＩｎＡｌＡｓを用い、オーミックコンタクト層６
６に１×１０19ｃｍ3 程度のＳｉをドープしたＩｎＧａ
Ａｓを用いた構造が用いられる。
縁性基板６１に半絶縁性ＩｎＰ基板を用い、バッファ層
６２にノンドープのＩｎＡｌＡｓを用い、チャネル層６
３にノンドープのＩｎＧａＡｓを用い、ドープ層６４と
してノンドープのＩｎＡｌＡｓの上に１×１０19ｃｍ3
程度のＳｉをドープしたＩｎＡｌＡｓを積層したＩｎＡ
ｌＡｓを用い、ショットキーコンタクト層６５にノンド
ープのＩｎＡｌＡｓを用い、オーミックコンタクト層６
６に１×１０19ｃｍ3 程度のＳｉをドープしたＩｎＧａ
Ａｓを用いた構造が用いられる。
【００９０】又、ドープ層６４のＳｉをドープしたＩｎ
ＡｌＡｓを省略し、その部分にＳｉをプレーナドーピン
グした構造も用いられる。このようなＨＥＭＴ用基板に
は、オーミックコンタクト層６６に高濃度にＳｉをドー
ピングしたＩｎＧａＡｓを用いるため、ソース電極８と
ドレイン電極９は、熱処理を必要とせずに、ＨＥＭＴ基
板に対する良好なオーミック性接触を得ることができ
る。
ＡｌＡｓを省略し、その部分にＳｉをプレーナドーピン
グした構造も用いられる。このようなＨＥＭＴ用基板に
は、オーミックコンタクト層６６に高濃度にＳｉをドー
ピングしたＩｎＧａＡｓを用いるため、ソース電極８と
ドレイン電極９は、熱処理を必要とせずに、ＨＥＭＴ基
板に対する良好なオーミック性接触を得ることができ
る。
【００９１】さらに、ソース電極８とドレイン電極９及
びゲート電極６に、第２の実施形態と同様の例えばＴｉ
／Ｐｔ／Ａｕ等の電極を用いることにより本発明による
ＦＥＴの製造方法が可能となる。
びゲート電極６に、第２の実施形態と同様の例えばＴｉ
／Ｐｔ／Ａｕ等の電極を用いることにより本発明による
ＦＥＴの製造方法が可能となる。
【００９２】第４および第５の実施形態と、特開平２−
２８５６４４号公報に開示されている技術との比較にお
いて、同公報による技術はショットキーコンタクト層に
ＡｌＧａＡｓ等を用いた際にドレイン耐圧が得やすいＨ
ＥＭＴ構造には有効であるが、ショットキーコンタクト
層にＩｎＡｌＡｓ等を用いたドレイン耐圧が得にくい第
４および第５の実施形態のＨＥＭＴ構造への適用は困難
である。
２８５６４４号公報に開示されている技術との比較にお
いて、同公報による技術はショットキーコンタクト層に
ＡｌＧａＡｓ等を用いた際にドレイン耐圧が得やすいＨ
ＥＭＴ構造には有効であるが、ショットキーコンタクト
層にＩｎＡｌＡｓ等を用いたドレイン耐圧が得にくい第
４および第５の実施形態のＨＥＭＴ構造への適用は困難
である。
【図１】 第１の実施の形態における半導体装置の製造
方法を説明するための断面図。
方法を説明するための断面図。
【図２】 半導体装置の製造方法を説明するための断面
図。
図。
【図３】 半導体装置の製造方法を説明するための断面
図。
図。
【図４】 半導体装置の製造方法を説明するための断面
図。
図。
【図５】 半導体装置の製造方法を説明するための断面
図。
図。
【図６】 半導体装置の製造方法を説明するための断面
図。
図。
【図７】 半導体装置の製造方法を説明するための断面
図。
図。
【図８】 第２の実施の形態における半導体装置の製造
方法を説明するための断面図。
方法を説明するための断面図。
【図９】 半導体装置の製造方法を説明するための断面
図。
図。
【図１０】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１１】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１２】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１３】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１４】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１５】 第３の実施の形態における半導体装置の製
造方法を説明するための断面図。
造方法を説明するための断面図。
【図１６】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１７】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１８】 半導体装置の製造方法を説明するための断
面図。
面図。
【図１９】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２０】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２１】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２２】 第４の実施の形態における半導体装置の断
面図。
面図。
【図２３】 第５の実施の形態における半導体装置の断
面図。
面図。
【図２４】 従来の半導体装置の製造方法を説明するた
めの断面図。
めの断面図。
【図２５】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２６】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２７】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２８】 半導体装置の製造方法を説明するための断
面図。
面図。
【図２９】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３０】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３１】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３２】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３３】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３４】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３５】 半導体装置の製造方法を説明するための断
面図。
面図。
【図３６】 半導体装置の製造方法を説明するための断
面図。
面図。
１…半導体基板、５…リセス、６…ゲート電極、７…絶
縁膜、８…ソース電極、９…ドレイン電極、２０…第１
のレジスト、２１…開口部、２２…第１の開口部、２３
…第２のレジスト、２４…第４の開口部、２５…第４の
開口部、２６…第３の開口部、２７…第２の開口部，２
８…第２の開口部、２９…電極材料、３０…リセス（第
１のリセス）、３１…第２のリセス、３３…第１のレジ
スト、３４…開口部、３５…第１の開口部、３６…第２
のレジスト、３７…第４の開口部、３８…第４の開口
部、３９…第３の開口部、４０…第２の開口部、４１…
第２の開口部、４２…電極材料。
縁膜、８…ソース電極、９…ドレイン電極、２０…第１
のレジスト、２１…開口部、２２…第１の開口部、２３
…第２のレジスト、２４…第４の開口部、２５…第４の
開口部、２６…第３の開口部、２７…第２の開口部，２
８…第２の開口部、２９…電極材料、３０…リセス（第
１のリセス）、３１…第２のリセス、３３…第１のレジ
スト、３４…開口部、３５…第１の開口部、３６…第２
のレジスト、３７…第４の開口部、３８…第４の開口
部、３９…第３の開口部、４０…第２の開口部、４１…
第２の開口部、４２…電極材料。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−74186（ＪＰ，Ａ) 特開 平２−299246（ＪＰ，Ａ) 特開 昭61−105874（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/41 H01L 29/812
Claims (6)
- 【請求項１】 半導体基板上に絶縁膜を被着する工程
と、 前記絶縁膜上に第１のレジストを塗布するとともに該レ
ジストに開口部を形成し、該レジスト開口部から前記絶
縁膜をエッチングして該絶縁膜に第１の開口部を形成し
前記半導体基板を露出させる工程と、 前記第１のレジストを除去した後、第２のレジストを塗
布し、該レジストにおける前記絶縁膜の第１の開口部で
のリセス形成領域に第３の開口部を形成するとともに前
記絶縁膜の第１の開口部を挟んだソース・ドレイン電極
形成領域に第２のレジストの第４の開口部を形成する工
程と、 前記絶縁膜の第１の開口部における第２のレジストの第
３の開口部から半導体基板をエッチングしてリセスを形
成する工程と、 前記ソース・ドレイン電極形成領域の第２のレジストの
第４の開口部から露出した前記絶縁膜をエッチングし、
該絶縁膜の第２の開口部を形成して半導体基板を露出さ
せる工程と、 その上から電極材料を被着した後、第２のレジスト上の
該電極材料を、第２のレジストとともにリフトオフし
て、前記リセスにおける半導体基板にショットキー接触
するゲート電極を形成するとともに前記絶縁膜の第２の
開口部における半導体基板にオーミック接触するソース
・ドレイン電極を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２】 前記電極材料の第２の開口部に露出した
絶縁膜と、前記リセスにおいて露出した前記半導体基板
の表面酸化膜を同時に除去する処理を具備したことを特
徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に絶縁膜を被着する工程
と、 前記絶縁膜上に第１のレジストを塗布した後、基準パタ
ーンに対しアライメントしたレジスト開口部を形成し、
さらに該レジスト開口部から前記絶縁膜及び半導体基板
を続けてエッチングし、半導体基板にリセスを形成する
工程と、 前記第１のレジストを除去した後、第２のレジストを塗
布し、該レジストに対し、前記リセスの底面でのゲート
電極形成領域、及び、前記絶縁膜の第１の開口部を挟ん
だソース・ドレイン電極形成領域に、前記絶縁膜のエッ
チング段差を基準にアライメントして第２のレジストの
第４の開口部を形成する工程と、 前記ソース・ドレイン電極形成領域に形成した第２のレ
ジストの第４の開口部に露出した絶縁膜をエッチング
し、該絶縁膜の第２の開口部を形成して半導体基板を露
出させる工程と、 その上から電極材料を被着した後、第２のレジスト上の
該電極材料を、第２のレジストとともにリフトオフし
て、前記リセスにおける半導体基板にショットキー接触
するゲート電極を形成するとともに前記絶縁膜の第２の
開口部における半導体基板にオーミック接触するソース
・ドレイン電極を形成する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項４】 前記電極材料の第２の開口部に露出した
絶縁膜と、前記絶縁膜の第１の開口部に露出した前記半
導体基板の表面酸化膜を同時に除去する処理を具備した
ことを特徴とする請求項３に記載の半導体装置の製造方
法。 - 【請求項５】 半導体基板上に絶縁膜を被着する工程
と、 前記絶縁膜上に第１のレジストを塗布した後、基準パタ
ーンに対しアライメントしたレジスト開口部を形成し、
さらに該レジスト開口部から前記絶縁膜及び半導体基板
を続けてエッチングし、半導体基板に第１のリセスを形
成する工程と、 前記第１のレジストを除去した後、第２のレジストを塗
布し、該レジストに対し、前記第１のリセスの底面での
第２のリセス形成領域、及び、前記絶縁膜の第１の開口
部を挟んだソース・ドレイン電極形成領域に、前記絶縁
膜のエッチング段差を基準にアライメントして第２のレ
ジストの第４の開口部を形成する工程と、 前記第１のリセスの底面に形成された第２のレジストの
第３の開口部から半導体基板をエッチングし、第２のリ
セスを形成する工程と、 前記ソース・ドレイン電極形成領域に形成した第２のレ
ジストの第４の開口部に露出した絶縁膜をエッチング
し、該絶縁膜の第２の開口部を形成して半導体基板を露
出させる工程と、 その上から電極材料を被着した後、第２のレジスト上の
該電極材料を、第２のレジストとともにリフトオフし
て、前記第２のリセスにおける半導体基板にショットキ
ー接触するゲート電極を形成するとともに前記絶縁膜の
第２の開口部における半導体基板にオーミック接触する
ソース・ドレイン電極を形成する工程とを備えたことを
特徴とする半導体装置の製造方法。 - 【請求項６】 前記電極材料の第２の開口部に露出した
絶縁膜と、前記第２のリセスに露出した前記半導体基板
の表面酸化膜を同時に除去する処理を具備したことを特
徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04477197A JP3285132B2 (ja) | 1997-02-12 | 1997-02-12 | 半導体装置の製造方法 |
| US09/019,163 US6117713A (en) | 1997-02-12 | 1998-02-06 | Method of producing a MESFET semiconductor device having a recessed gate structure |
Applications Claiming Priority (1)
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