JP2606581B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Description
【０００１】
【産業上の利用分野】マイクロ波ミリ波領域で高速動作
する電界効果トランジスタの構造及びその製造方法に関
する。
する電界効果トランジスタの構造及びその製造方法に関
する。
【０００２】
【従来の技術】ｎ型ＧａＡｓ材料に対するオーミック形
成にはＡｕ／Ｇｅ／Ｎｉを蒸着し、共晶化の起こる温度
以上の高温で熱処理を行うことで良好なオーミックコン
タクトの得られることがブラスローらによってソリッド
ステートエレクトロニクス１９６７年発行第１０巻３８
１頁〜３８３頁（Ｎ．Ｂｒａｓｌａｕ ｅｔ ａｌ．，
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖ
ｏｌ．１０，ｐｐ．３８１−３８３，１９６７）で示さ
れた。それ以来、ｎ型ＧａＡｓ系に対するオーミック電
極金属としてＡｕ／Ｇｅ／Ｎｉ系材料は今日まで広く用
いられるようになっており、電界効果トランジスタ、バ
イポーラトランジスタ等に応用されている。
成にはＡｕ／Ｇｅ／Ｎｉを蒸着し、共晶化の起こる温度
以上の高温で熱処理を行うことで良好なオーミックコン
タクトの得られることがブラスローらによってソリッド
ステートエレクトロニクス１９６７年発行第１０巻３８
１頁〜３８３頁（Ｎ．Ｂｒａｓｌａｕ ｅｔ ａｌ．，
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｖ
ｏｌ．１０，ｐｐ．３８１−３８３，１９６７）で示さ
れた。それ以来、ｎ型ＧａＡｓ系に対するオーミック電
極金属としてＡｕ／Ｇｅ／Ｎｉ系材料は今日まで広く用
いられるようになっており、電界効果トランジスタ、バ
イポーラトランジスタ等に応用されている。
【０００３】一方アロイ工程を必要としないノンアロイ
・オーミック電極に関する開発も進められ、今までにも
例えば、ジャパニーズ・ジャーナル・オブ・アプライド
・フィジックス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）１９８８年第
２７巻第９号１７１８頁に発表されているニトノら（Ｎ
ｉｔｔｏｎｏ ｅｔ ａｌ．）の論文をはじめいくつか
の研究が発表されてきている。これはオーミック金属と
接触する半導体表面にショットキー障壁高さの低い半導
体ＩｎＧａＡｓ層を用い、高濃度にドープすることで熱
放出及びトンネル効果によって電極から供給される電子
が容易にチャネルに流れ込むことを可能にした電極構造
である。又、オーミック金属として必ずしもＡｕ／Ｇｅ
／Ｎｉ系の金属を使用する必要がなく、Ｔｉ／Ｐｔ／Ａ
ｕやＷ、ＷＳｉ等の比較的安定な電極材料を用いること
が可能であり、電極材料選択の幅を広げる。また、基本
的にオーミック金属の熱によるだれ込みがなくなるので
形状崩れを心配する必要がない。オーミック電極の熱処
理工程が省略されることにより、ゲート電極形成をオー
ミック電極形成に先行させた場合でもオーミック電極作
製工程でゲート電極の劣化を促す事なく電界効果トラン
ジスタを作製することができる。
・オーミック電極に関する開発も進められ、今までにも
例えば、ジャパニーズ・ジャーナル・オブ・アプライド
・フィジックス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ
ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）１９８８年第
２７巻第９号１７１８頁に発表されているニトノら（Ｎ
ｉｔｔｏｎｏ ｅｔ ａｌ．）の論文をはじめいくつか
の研究が発表されてきている。これはオーミック金属と
接触する半導体表面にショットキー障壁高さの低い半導
体ＩｎＧａＡｓ層を用い、高濃度にドープすることで熱
放出及びトンネル効果によって電極から供給される電子
が容易にチャネルに流れ込むことを可能にした電極構造
である。又、オーミック金属として必ずしもＡｕ／Ｇｅ
／Ｎｉ系の金属を使用する必要がなく、Ｔｉ／Ｐｔ／Ａ
ｕやＷ、ＷＳｉ等の比較的安定な電極材料を用いること
が可能であり、電極材料選択の幅を広げる。また、基本
的にオーミック金属の熱によるだれ込みがなくなるので
形状崩れを心配する必要がない。オーミック電極の熱処
理工程が省略されることにより、ゲート電極形成をオー
ミック電極形成に先行させた場合でもオーミック電極作
製工程でゲート電極の劣化を促す事なく電界効果トラン
ジスタを作製することができる。
【０００４】以上のオーミック電極は両者ともＧａＡｓ
材料に対するものとして発表されているが、ＩｎＧａＡ
ｓやＩｎＰを用いたデバイスのオーミック電極金属とし
ても広く使用されているものである。
材料に対するものとして発表されているが、ＩｎＧａＡ
ｓやＩｎＰを用いたデバイスのオーミック電極金属とし
ても広く使用されているものである。
【０００５】さてその一方でゲート電極に関してはＴｉ
／Ｐｔ／Ａｕ、Ｔｉ／Ａｌ、Ｗ等が一般的に用いられて
おり、その電極加工に対しては蒸着リフトオフ法やスパ
ッタ法等が広く用いられている。
／Ｐｔ／Ａｕ、Ｔｉ／Ａｌ、Ｗ等が一般的に用いられて
おり、その電極加工に対しては蒸着リフトオフ法やスパ
ッタ法等が広く用いられている。
【０００６】電界効果トランジスタは以上のようなオー
ミック電極技術並びにゲート電極技術を用いて作製され
るが、このような既存電極をそれぞれ用いている場合に
は、オーミック電極とゲート電極ではその両電極金属が
異なることから、両電極の作製工程を分ける必要があ
り、またオーミック電極はアロイ工程が必要なため、工
程数の増加を招いていた。ゲート電極とオーミック電極
を同時に形成している例として特開平５−１２１４４８
号公報があげられる。この例ではリセス内に絶縁膜での
ゲート開口を作製した上でセルフアライン的にゲート電
極とオーミック電極を同時に作製された電界効果トラン
ジスタの構造及び製造方法を示している。
ミック電極技術並びにゲート電極技術を用いて作製され
るが、このような既存電極をそれぞれ用いている場合に
は、オーミック電極とゲート電極ではその両電極金属が
異なることから、両電極の作製工程を分ける必要があ
り、またオーミック電極はアロイ工程が必要なため、工
程数の増加を招いていた。ゲート電極とオーミック電極
を同時に形成している例として特開平５−１２１４４８
号公報があげられる。この例ではリセス内に絶縁膜での
ゲート開口を作製した上でセルフアライン的にゲート電
極とオーミック電極を同時に作製された電界効果トラン
ジスタの構造及び製造方法を示している。
【０００７】
【発明が解決しようとする課題】従来例で示したように
アロイ型のオーミック電極を用いる場合にはオーミック
電極とゲート電極ではその両電極金属が異なり、またオ
ーミック電極はアロイ工程が必要なため、両電極の作製
工程を分ける必要があることで工程数の増加を招く。ま
た、ノンアロイオーミック電極を用いてゲートとオーミ
ック電極を同時に作製するにあたっては必ずしも従来例
の特開平５−１２１４４６号公報で示したような絶縁膜
開口に対してのセルフアライン法による必要はない。ま
た、この例は信頼性に関して保証するものではない。
アロイ型のオーミック電極を用いる場合にはオーミック
電極とゲート電極ではその両電極金属が異なり、またオ
ーミック電極はアロイ工程が必要なため、両電極の作製
工程を分ける必要があることで工程数の増加を招く。ま
た、ノンアロイオーミック電極を用いてゲートとオーミ
ック電極を同時に作製するにあたっては必ずしも従来例
の特開平５−１２１４４６号公報で示したような絶縁膜
開口に対してのセルフアライン法による必要はない。ま
た、この例は信頼性に関して保証するものではない。
【０００８】
【課題を解決するための手段】本発明では以上の課題を
解決する手段としての電界効果トランジスタ及びその製
造方法を提供するものである。本発明の電界効果トラン
ジスタは、ＩｎＰ基板上に作製された電界効果トランジ
スタに於いて、ゲート電極とソース電極とドレイン電極
が同じ電極金属によって構成されていることを特徴と
し、特に、電極金属が最下層をモリブデンとする少なく
とも１層以上の積層構造である場合は、信頼性に関して
大幅な向上がみられる。
解決する手段としての電界効果トランジスタ及びその製
造方法を提供するものである。本発明の電界効果トラン
ジスタは、ＩｎＰ基板上に作製された電界効果トランジ
スタに於いて、ゲート電極とソース電極とドレイン電極
が同じ電極金属によって構成されていることを特徴と
し、特に、電極金属が最下層をモリブデンとする少なく
とも１層以上の積層構造である場合は、信頼性に関して
大幅な向上がみられる。
【０００９】また、このような電界効果トランジスタの
製造方法は、所望の位置にゲート電極の開口パターンを
形成する工程と、該ゲート電極開口パターンを挟んで両
側の所望の位置にソース電極並びにドレイン電極の開口
パターンを形成する工程と、前記ゲート電極開口パター
ン及び前記ソース電極開口パターン及び前記ドレイン電
極開口パターンに電極金属を形成することで、ゲート電
極とソース電極とドレイン電極を同時に形成する工程を
含むことを特徴とする。この場合も同様に、電極金属が
最下層をモリブデンとする少なくとも１層以上の積層構
造である場合も含むものとする。
製造方法は、所望の位置にゲート電極の開口パターンを
形成する工程と、該ゲート電極開口パターンを挟んで両
側の所望の位置にソース電極並びにドレイン電極の開口
パターンを形成する工程と、前記ゲート電極開口パター
ン及び前記ソース電極開口パターン及び前記ドレイン電
極開口パターンに電極金属を形成することで、ゲート電
極とソース電極とドレイン電極を同時に形成する工程を
含むことを特徴とする。この場合も同様に、電極金属が
最下層をモリブデンとする少なくとも１層以上の積層構
造である場合も含むものとする。
【００１０】
【作用】ゲート電極とオーミック電極に対し、同時に同
一金属を電極金属として形成することでプロセスの簡略
化を図る。また、本発明に於いてモリブデンをはじめと
する高融点金属をコンタクト金属に用いることで高い信
頼性を得ることができる。
一金属を電極金属として形成することでプロセスの簡略
化を図る。また、本発明に於いてモリブデンをはじめと
する高融点金属をコンタクト金属に用いることで高い信
頼性を得ることができる。
【００１１】
【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。図１に本発明の電界効果トランジスタの構造
の一実施例を示す要部切断面図を示す。この電界効果ト
ランジスタの構造は半絶縁性ＩｎＰ半導体基板１上に不
純物無添加ＩｎＡｌＡｓバッファ層２、不純物無添加Ｉ
ｎＧａＡｓチャネル層３、不純物無添加ＩｎＡｌＡｓス
ペーサ層４、ｎ型にドープされたＩｎＡｌＡｓ電子供給
層５、不純物無添加ＩｎＡｌＡｓショットキー層６、ｎ
型にドープされたＩｎＧａＡｓキャップ層７がこの順に
積層されており、ゲート電極８はＩｎＧａＡｓキャップ
層が除去されたリセス内に形成されており、ソース電極
９とドレイン電極１０はＩｎＧａＡｓキャップ層７上に
形成されている。ゲート電極８とオーミック電極９，１
０として共にＭｏが５０nm、Ｔｉが５０nm、Ｐｔが５０
nm、Ａｕが３００nmそれぞれ基板側からこの順に積層さ
れている。この場合、ＩｎＧａＡｓキャップ層７のドー
ピング濃度が大きいほどノンアロイオーミックでの電子
のトンネル確率が向上するため低いコンタクト抵抗が得
られることになる。
説明する。図１に本発明の電界効果トランジスタの構造
の一実施例を示す要部切断面図を示す。この電界効果ト
ランジスタの構造は半絶縁性ＩｎＰ半導体基板１上に不
純物無添加ＩｎＡｌＡｓバッファ層２、不純物無添加Ｉ
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ペーサ層４、ｎ型にドープされたＩｎＡｌＡｓ電子供給
層５、不純物無添加ＩｎＡｌＡｓショットキー層６、ｎ
型にドープされたＩｎＧａＡｓキャップ層７がこの順に
積層されており、ゲート電極８はＩｎＧａＡｓキャップ
層が除去されたリセス内に形成されており、ソース電極
９とドレイン電極１０はＩｎＧａＡｓキャップ層７上に
形成されている。ゲート電極８とオーミック電極９，１
０として共にＭｏが５０nm、Ｔｉが５０nm、Ｐｔが５０
nm、Ａｕが３００nmそれぞれ基板側からこの順に積層さ
れている。この場合、ＩｎＧａＡｓキャップ層７のドー
ピング濃度が大きいほどノンアロイオーミックでの電子
のトンネル確率が向上するため低いコンタクト抵抗が得
られることになる。
【００１２】図２には参考例の電界効果トランジスタの
要部切断面図を示す。この電界効果トランジスタは半絶
縁性ＧａＡｓ基板１１上に不純物無添加ＧａＡｓバッフ
ァ層１２、不純物無添加ＩｎＧａＡｓチャネル層１３、
不純物無添加ＡｌＧａＡｓスペーサ層１４、ｎ型にドー
プされたＡｌＧａＡｓ電子供給層１５、ｎ型にドープさ
れたＩｎＧａＡｓキャップ層１６が積層されており、キ
ャップ層１６中のＩｎ組成は基板側から表面側にかけて
０から０．５まで階段状にシフトしていくように設定さ
れている。ゲート電極１７はＩｎＧａＡｓキャップ層１
６が除去されたリセス内に形成されており、ソース電極
１８とドレイン電極１９はＩｎＧａＡｓキャップ層１６
上に形成されている。ゲート電極１７とオーミック電極
１８，１９として共にＭｏが５０nm、Ｔｉが５０nm、Ｐ
ｔが５０nm、Ａｕが３００nmそれぞれ基板側からこの順
に積層されている。この場合、ＩｎＧａＡｓキャップ層
１６のドーピング濃度が大きいほどノンアロイオーミッ
クでの電子のトンネル確率が向上するため低いコンタク
ト抵抗が得られることになる。
要部切断面図を示す。この電界効果トランジスタは半絶
縁性ＧａＡｓ基板１１上に不純物無添加ＧａＡｓバッフ
ァ層１２、不純物無添加ＩｎＧａＡｓチャネル層１３、
不純物無添加ＡｌＧａＡｓスペーサ層１４、ｎ型にドー
プされたＡｌＧａＡｓ電子供給層１５、ｎ型にドープさ
れたＩｎＧａＡｓキャップ層１６が積層されており、キ
ャップ層１６中のＩｎ組成は基板側から表面側にかけて
０から０．５まで階段状にシフトしていくように設定さ
れている。ゲート電極１７はＩｎＧａＡｓキャップ層１
６が除去されたリセス内に形成されており、ソース電極
１８とドレイン電極１９はＩｎＧａＡｓキャップ層１６
上に形成されている。ゲート電極１７とオーミック電極
１８，１９として共にＭｏが５０nm、Ｔｉが５０nm、Ｐ
ｔが５０nm、Ａｕが３００nmそれぞれ基板側からこの順
に積層されている。この場合、ＩｎＧａＡｓキャップ層
１６のドーピング濃度が大きいほどノンアロイオーミッ
クでの電子のトンネル確率が向上するため低いコンタク
ト抵抗が得られることになる。
【００１３】次に本発明の電界効果トランジスタの製造
方法を図１の電界効果トランジスタを例にとって説明す
る。図３（ａ）〜（ｅ）はその概略図である。図３
（ａ）に示すように半絶縁性ＩｎＰ基板２１上に不純物
無添加ＩｎＡｌＡｓバッファ層２２を５００nm、不純物
無添加ＩｎＧａＡｓチャネル層２３を４０nm、不純物無
添加ＩｎＡｌＡｓスペーサ層２４を３nm、５×１０18cm
-3にＳｉをドープされたＩｎＡｌＡｓ電子供給層２５を
１０nm、不純物無添加ＩｎＡｌＡｓショットキー層２６
を２０nm、３×１０18cm-3にＳｉをドープされたＩｎＧ
ａＡｓキャップ層２７を４０nm、以上の各層がこの順に
例えばＭＢＥ法により積層成長される。
方法を図１の電界効果トランジスタを例にとって説明す
る。図３（ａ）〜（ｅ）はその概略図である。図３
（ａ）に示すように半絶縁性ＩｎＰ基板２１上に不純物
無添加ＩｎＡｌＡｓバッファ層２２を５００nm、不純物
無添加ＩｎＧａＡｓチャネル層２３を４０nm、不純物無
添加ＩｎＡｌＡｓスペーサ層２４を３nm、５×１０18cm
-3にＳｉをドープされたＩｎＡｌＡｓ電子供給層２５を
１０nm、不純物無添加ＩｎＡｌＡｓショットキー層２６
を２０nm、３×１０18cm-3にＳｉをドープされたＩｎＧ
ａＡｓキャップ層２７を４０nm、以上の各層がこの順に
例えばＭＢＥ法により積層成長される。
【００１４】次に所望の位置にエッチングを施し、素子
間分離を行う。この時のエッチャントとしては例えば燐
酸と過酸化水素水と水の混合液を用いることが可能であ
る。次に図３（ｂ）に示すように形成されたメサ上の所
望の位置にゲート電極を形成すべくその位置にゲートリ
セス２８をやはりエッチングにより形成する。この時の
エッチャントとしても前出のエッチャントが使用可能で
ある。リセス形成後はソース電極、ドレイン電極をリセ
スを挟んで両側の所望の位置に、またゲート電極をリセ
ス内の所望の位置に形成すべく図３（ｃ）に示すように
例えばレジスト２９を用いた開口パターンを形成する。
つぎに図３（ｄ）に示すようにこの開口パターンに対し
電極金属３０としてモリブデンを５０nm、チタンを５０
nm、白金を５０nm、金を３００nm、蒸着する。最後にこ
の蒸着された金属をリフトオフすることによりゲート電
極３１及びソース電極３２、ドレイン電極３３を同時に
形成することができる。以上で図３（ｅ）に示した本実
施例の電界効果トランジスタの製造工程は完了する。こ
の方法によって作製されたゲート長１μm のデバイスは
相互コンダクタンスとして５００ｍＳ／mm、電流利得遮
断周波数として３５ＧＨｚが得られた。
間分離を行う。この時のエッチャントとしては例えば燐
酸と過酸化水素水と水の混合液を用いることが可能であ
る。次に図３（ｂ）に示すように形成されたメサ上の所
望の位置にゲート電極を形成すべくその位置にゲートリ
セス２８をやはりエッチングにより形成する。この時の
エッチャントとしても前出のエッチャントが使用可能で
ある。リセス形成後はソース電極、ドレイン電極をリセ
スを挟んで両側の所望の位置に、またゲート電極をリセ
ス内の所望の位置に形成すべく図３（ｃ）に示すように
例えばレジスト２９を用いた開口パターンを形成する。
つぎに図３（ｄ）に示すようにこの開口パターンに対し
電極金属３０としてモリブデンを５０nm、チタンを５０
nm、白金を５０nm、金を３００nm、蒸着する。最後にこ
の蒸着された金属をリフトオフすることによりゲート電
極３１及びソース電極３２、ドレイン電極３３を同時に
形成することができる。以上で図３（ｅ）に示した本実
施例の電界効果トランジスタの製造工程は完了する。こ
の方法によって作製されたゲート長１μm のデバイスは
相互コンダクタンスとして５００ｍＳ／mm、電流利得遮
断周波数として３５ＧＨｚが得られた。
【００１５】尚、本発明の実施例は特定の材料、特定の
値を用いて説明したがこれは理解を容易にするためのも
のであり、例えば、各半導体層のドーピング濃度や厚
み、電極金属の各金属層の厚みはここに述べた値に限る
ものではなく、また、モリブデン金属の上に積層される
金属材料もチタン、白金及び金に限られるものではな
い。また、作製するにあたっての電極形成も実施例に示
した蒸着及びリフトオフの方法に限られるものではな
く、例えばスパッタ法により作製することも可能であ
る。
値を用いて説明したがこれは理解を容易にするためのも
のであり、例えば、各半導体層のドーピング濃度や厚
み、電極金属の各金属層の厚みはここに述べた値に限る
ものではなく、また、モリブデン金属の上に積層される
金属材料もチタン、白金及び金に限られるものではな
い。また、作製するにあたっての電極形成も実施例に示
した蒸着及びリフトオフの方法に限られるものではな
く、例えばスパッタ法により作製することも可能であ
る。
【００１６】
【発明の効果】本発明によりゲート電極並びにオーミッ
ク電極を同時に同一金属により作製することができるの
で工程数の削減が可能になる。また、高融点金属である
モリブデンをコンタクト金属に用いることでデバイスの
大幅な信頼性向上が可能となる。ノンアロイオーミック
電極に対してこの発明は有効で、熱処理の必要でないこ
とから工数削減が実現できている。
ク電極を同時に同一金属により作製することができるの
で工程数の削減が可能になる。また、高融点金属である
モリブデンをコンタクト金属に用いることでデバイスの
大幅な信頼性向上が可能となる。ノンアロイオーミック
電極に対してこの発明は有効で、熱処理の必要でないこ
とから工数削減が実現できている。
【図１】 本発明の電界効果トランジスタの要部切断面
図である。
図である。
【図２】 参考例の電界効果トランジスタの要部切断面
図である。
図である。
【図３】本発明の電界効果トランジスタの製造方法を示
す工程図である。
す工程図である。
１ 半絶縁性ＩｎＰ基板 ２ 不純物無添加ＩｎＡｌＡｓ ３ 不純物無添加ＩｎＧａＡｓ ４ 不純物無添加ＩｎＡｌＡｓ ５ ｎ型ドープＩｎＡｌＡｓ ６ 不純物無添加ＩｎＡｌＡｓ ７ ｎ型ドープＩｎＧａＡｓ ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 半絶縁性ＧａＡｓ基板 １２ 不純物無添加ＧａＡｓ １３ 不純物無添加ＩｎＧａＡｓ １４ 不純物無添加ＡｌＧａＡｓ １５ ｎ型ドープＡｌＧａＡｓ １６ ｎ型ドープＧａＡｓ １７ ゲート電極 １８ ソース電極 １９ ドレイン電極 ２１ 半絶縁性ＩｎＰ基板 ２２ 不純物無添加ＩｎＡｌＡｓ ２３ 不純物無添加ＩｎＧａＡｓ ２４ 不純物無添加ＩｎＡｌＡｓ ２５ ｎ型ドープＩｎＡｌＡｓ ２６ 不純物無添加ＩｎＡｌＡｓ ２７ ｎ型ドープＩｎＧａＡｓ ２８ リセス ２９ レジスト ３０ 電極金属（Ｍｏ／Ｔｉ／Ｐｔ／Ａｕ） ３１ ゲート電極 ３２ ソース電極 ３３ ドレイン電極
Claims (2)
- 【請求項１】ＩｎＰ基板上に作製された電界効果トラン
ジスタに於いて、ゲート電極とソース電極とドレイン電
極が同じ電極金属によって構成され、前記電極金属が最
下層をモリブデンとする少なくとも１層以上の積層構造
であることを特徴とする電界効果トランジスタ。 - 【請求項２】ＩｎＰ基板上に電界効果トランジスタを作
製する製造方法に於いて、所望の位置にゲート電極の開
口パターンを形成する工程と、該ゲート開口パターンを
挟んで両側の所望の位置にソース電極並びにドレイン電
極の開口パターンを形成する工程と、前記ゲート電極開
口パターン及び前記ソース電極と前記ドレイン電極の開
口パターンに電極金属を形成することで、ゲート電極と
ソース電極とドレイン電極を同時に形成する工程を含み
かつ前記電極金属を最下層をモリブデンとする少なくと
も１層以上の積層構造で形成することを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103654A JP2606581B2 (ja) | 1994-05-18 | 1994-05-18 | 電界効果トランジスタ及びその製造方法 |
| US08/444,026 US5770489A (en) | 1994-05-18 | 1995-05-18 | Method of making a compound semiconductor field-effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6103654A JP2606581B2 (ja) | 1994-05-18 | 1994-05-18 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07312373A JPH07312373A (ja) | 1995-11-28 |
| JP2606581B2 true JP2606581B2 (ja) | 1997-05-07 |
Family
ID=14359775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6103654A Expired - Lifetime JP2606581B2 (ja) | 1994-05-18 | 1994-05-18 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2606581B2 (ja) |
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| US5940694A (en) * | 1996-07-22 | 1999-08-17 | Bozada; Christopher A. | Field effect transistor process with semiconductor mask, single layer integrated metal, and dual etch stops |
| JP3377022B2 (ja) * | 1997-01-23 | 2003-02-17 | 日本電信電話株式会社 | ヘテロ接合型電界効果トランジスタの製造方法 |
| JP3285132B2 (ja) * | 1997-02-12 | 2002-05-27 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3123940B2 (ja) * | 1997-03-27 | 2001-01-15 | 日本電気株式会社 | 電界効果トランジスタおよびその製造方法 |
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| DE10064479A1 (de) * | 2000-12-22 | 2002-07-04 | United Monolithic Semiconduct | Verfahren zur Herstellung eines mikroelektronischen Bauelements |
| US20090029353A1 (en) * | 2003-12-08 | 2009-01-29 | Maki Wusi C | Molecular detector |
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| JP6206159B2 (ja) * | 2013-12-17 | 2017-10-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
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| EP0224614B1 (en) * | 1985-12-06 | 1990-03-14 | International Business Machines Corporation | Process of fabricating a fully self- aligned field effect transistor |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
| JPS62199068A (ja) * | 1986-02-27 | 1987-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0750781B2 (ja) * | 1987-03-18 | 1995-05-31 | 富士通株式会社 | 化合物半導体集積回路装置 |
| KR920006875B1 (ko) * | 1987-03-18 | 1992-08-21 | 후지쓰 가부시끼가이샤 | 비합금 오옴 콘택트들을 가지고 있는 화합물 반도체 장치 |
| US4792531A (en) * | 1987-10-05 | 1988-12-20 | Menlo Industries, Inc. | Self-aligned gate process |
| JP2685149B2 (ja) * | 1988-04-11 | 1997-12-03 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
| JPH0547798A (ja) * | 1991-01-31 | 1993-02-26 | Texas Instr Inc <Ti> | 抵抗性ＡｌＧａＡｓを有するＧａＡｓ ＦＥＴ |
| EP0503731B1 (fr) * | 1991-03-15 | 1998-12-02 | Laboratoires D'electronique Philips S.A.S. | Procédé de réalisation d'un transistor à haute mobilité électronique intégré |
| JPH081955B2 (ja) * | 1991-08-21 | 1996-01-10 | ヒューズ・エアクラフト・カンパニー | 反転変調ドープされたヘテロ構造の製造方法 |
| JP2735718B2 (ja) * | 1991-10-29 | 1998-04-02 | 三菱電機株式会社 | 化合物半導体装置及びその製造方法 |
| US5369043A (en) * | 1992-12-25 | 1994-11-29 | Nippon Telegraph And Telephone Corporation | Semiconductor circuit device and method for production thereof |
| US5364816A (en) * | 1993-01-29 | 1994-11-15 | The United States Of America As Represented By The Secretary Of The Navy | Fabrication method for III-V heterostructure field-effect transistors |
| JPH06232168A (ja) * | 1993-02-03 | 1994-08-19 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| US5489539A (en) * | 1994-01-10 | 1996-02-06 | Hughes Aircraft Company | Method of making quantum well structure with self-aligned gate |
-
1994
- 1994-05-18 JP JP6103654A patent/JP2606581B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-18 US US08/444,026 patent/US5770489A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5770489A (en) | 1998-06-23 |
| JPH07312373A (ja) | 1995-11-28 |
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