JPH081955B2 - 反転変調ドープされたヘテロ構造の製造方法 - Google Patents

反転変調ドープされたヘテロ構造の製造方法

Info

Publication number
JPH081955B2
JPH081955B2 JP4222617A JP22261792A JPH081955B2 JP H081955 B2 JPH081955 B2 JP H081955B2 JP 4222617 A JP4222617 A JP 4222617A JP 22261792 A JP22261792 A JP 22261792A JP H081955 B2 JPH081955 B2 JP H081955B2
Authority
JP
Japan
Prior art keywords
layer
temperature
undoped
substrate
donor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4222617A
Other languages
English (en)
Other versions
JPH05198600A (ja
Inventor
エイプリル・エス・ブラウン
ジョセフ・エー・ヘニゲ
マーク・ルイ
ロイ・ヌエン
ローバート・エー・メッツガー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Raytheon Co
Original Assignee
Raytheon Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Raytheon Co filed Critical Raytheon Co
Publication of JPH05198600A publication Critical patent/JPH05198600A/ja
Publication of JPH081955B2 publication Critical patent/JPH081955B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02584—Delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7784—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with delta or planar doped donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/072—Heterojunctions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/914—Doping
    • Y10S438/925—Fluid growth doping control, e.g. delta doping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般にマイクロ電子トラ
ンジスタ装置に関し、特に反転変調ドープまたは高電子
移動度トランジスタ（ＨＥＭＴ）に特に適している改良
されたヘテロ構造の製造方法に関する。
【０００２】
【従来の技術】リン化インジウム（ＩｎＰ）基体上に製
造されたヒ化ガリウムインジウム（ＧａＩｎＡｓ）／ヒ
化アルミニウムインジウム（ＡｌＩｎＡｓ）ベースのＨ
ＥＭＴは現在最高の電流利得カットオフ周波数、最高の
発振の最大周波数および３端子装置中で最低の雑音指数
示す。これらのＨＥＭＴはｎ型ドープされたＡｌＩｎＡ
ｓドナー層がドープされていないＧａＩｎＡｓチャンネ
ル層において２次元電子ガス（以下２ＤＥＧと言う）を
形成するように電子を提供する変調ドープヘテロ接合部
を含む。ＡｌＩｎＡｓは広バンドギャップ材料であり、
一方ＧａＩｎＡｓは狭バンドギャップ材料である。
【０００３】
【発明が解決しようとする課題】通常のＨＥＭＴにおい
て、ドナー層はチャンネル層の上方に形成され、一方反
転されたＨＥＭＴにおいてドナー層はチャンネル層の下
方に形成される。二重ドープされたＨＥＭＴ構造もまた
知られており、チャンネル層の上方および下方にドナー
層を含む。これらのＨＥＭＴの高い性能は部分的にはヘ
テロ接合部において生成される比較的高い２ＤＥＧ濃度
（３×1012／cm2 より大きい）およびドープされないＧ
ａＩｎＡｓチャンネル中のに電子の高い移動度（104 cm
2 ／Ｖs ，整合された格子）のためである。
【０００４】ＨＥＭＴは分子ビームエピタキシ（ＭＢ
Ｅ）を使用して製造されることが好ましい。西氏他によ
る文献（“High performance inverted HEMT and its a
pplication to LSI ”，Inst.Phys.Conf.Ser.no.83, 19
87年 515乃至 520頁）に示されているように、プロセス
はヒ化ガリウム（ＧａＡｓ）ベースのＨＥＭＴにおける
ドーパント拡散を減少するように従来の 600℃の値から
500℃に基体温度を減少するように改良されている。
【０００５】ＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴは
ＡｌＩｎＡｓドナー層において通常シリコン（Ｓｉ）で
あるｎ型ドーパントを必要とする。Ｓｉはドナー層の厚
さを通じて分散されるか、或はドープされていないＡｌ
ＩｎＡｓ層中に埋設されたＳｉの実質的に平坦な層を含
む（デルタまたは平坦なドーピング）。５００℃以上の
通常のＭＢＥ成長状態下において、ＡｌＩｎＡｓ／Ｇａ
ＩｎＡｓ ＨＥＭＴはＡｌＩｎＡｓ層表面に沿って生ず
るＳｉの局所的濃縮である表面偏析のため外因性の劣化
を被る。
【０００６】ドーピングがＡｌＩｎＡｓ／ＧａＩｎＡｓ
ヘテロ接合部の上方にある通常のＨＥＭＴ構造におい
て、エピタキシャル層の表面方向のＳｉの偏析は２ＤＥ
Ｇへの劣化した電子の伝送効率を生じる。これを補償す
るために、所定の２ＤＥＧを得るために高いドーピング
濃度が要求され、したがってゲート・ドレイン間容量を
増加することによって装置の特性を劣化する。
【０００７】ドーピングが典型的にＡｌＩｎＡｓ／Ｇａ
ＩｎＡｓヘテロ接合部の下方で 100オングストロームよ
り小さい反転されたＨＥＭＴにおいては、Ｓｉの偏析は
イオン化された不純物散乱のために２ＤＥＧの移動度を
著しく減少させ、結果的に二重ドープされたＨＥＭＴと
同程度に反転されたものの導電度は貧弱である。これは
通常のＨＥＭＴ構造中で表面偏析により発生させられた
問題よりはるかに有害である。
【０００８】Ｗ．Ｓtanchina氏他による文献（“IMPROV
ED HIGH FREQUENCY PERFORMANCE OFAlInAs/GaInAs HBT
THROUGH USE OF LOW TEMPERATURE GaInAs”，InP AND R
elated Compounds Conference Proceedings,Denver 199
0年，13乃至16頁）に示されているような、ヘテロ接合
双極トランジスタ（ＨＢＴ）においてＧａＩｎＡｓのＰ
+ ベース層からのベリリウム（Ｂｅ）拡散を遅くするた
めの 300℃程度の低温で成長したスペーサ層の使用が知
られている。
【０００９】しかしながら、Ｓｉは比較的大きい原子で
あり、ＧａＩｎＡｓにおけるＢｅのような比較的小さい
原子のようにＡｌＩｎＡｓ中で拡散しない。表面偏析に
おいて、大きいＳｉ原子はＭＢＥ成長中に 500℃以上で
ＡｌＩｎＡｓ層の表面方向に“浮遊”し、一方拡散時に
は比較的小さいＢｅ原子は層を透過する。
【００１０】Ｌ．Ｐfeiffer 氏他による文献（“Si dop
ant migration and the AlGaAs/GaAs inverted interfa
ce”，Appl.Phys.Lett.Vol.58,No.20,1991年 5月20日,
2258乃至2260頁）において論じられているように、低温
ＭＢＥはＡｌＧａＡｓにおいて最適ではない成長状態を
生成し、その結果化学量論からのずれのような新しい問
題になり、成長中の不純物妨害係数を高め、ＡｌＧａＡ
ｓの粗さを増すことが予測される。Ｐfeiffer 氏によっ
て示された解決方法は、通常のスペーサ（ 400オングス
トローム）よりかなり厚い（ 800オングストローム） 6
40℃の通常の成長温度におけるスペーサ層の形成を含
む。
【００１１】
【課題を解決するための手段】本発明の方法は、反転さ
れ変調ドープされたヘテロ接合構造、好ましくはＡｌＩ
ｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴにおいて、約 300℃乃
至350 ℃の低い基体温度でドナー層とチャンネル層間で
ＭＢＥによって成長されたスペーサ層が、スペーサ層の
最適でない成長状態によって予測されるような装置の動
作を劣化せずに製造中Ｓｉの成長表面方向への表面偏析
を抑制するという事実の発見に基づいている。
【００１２】本発明によると、ドープされていない広バ
ンドギャップ材料を含むドナー層、好ましくはＡｌＩｎ
Ａｓおよひｎ型ドーパントは、ドナー層の最適な成長に
十分に高い第１の温度で分子ビームエピタキシャル（Ｍ
ＢＥ）成長によって基体上に付着される。ドーパントは
第１の温度で広バンドギャップ材料において表面偏析を
示すＳｉまたは他の材料である。
【００１３】広バンドギャップ材料のドープされていな
いスペーサ層は、ドーパント材料のドナー層からスペー
サ層中への表面偏析が実質的に抑制される第１の温度よ
り十分に低い第２の温度でドナー層上に付着される。狭
バンドギャップ材料のチャンネル層、好ましくはＧａＩ
ｎＡｓは、チャンネル層の最適な成長に対して選択され
た第３の温度でスペーサ層上に形成される。
【００１４】低温スペーサ層は実質的にドープされてお
らず、Ｓｉを保持し、チャンネル層におけるイオン化さ
れた不純物散乱を大幅に減少する。これは、反転された
ＨＥＭＴおよびその他の変調ドープされたヘテロ接合構
造が高い２ＤＥＧ濃度および電子移動度で製造されるこ
とを可能にする。
【００１５】本発明にしたがって製造された変調ドープ
されたヘテロ接合構造は二重ドープＨＥＭＴおよびその
他の材料等の別の装置にも適用可能であるが、本発明の
方法はＩｎＰ基体上における反転されたＡｌＩｎＡｓ／
ＧａＩｎＡｓ ＨＥＭＴの製造に特に適している。
【００１６】本発明のこれらおよび別の特徴および利点
は以下の詳細な説明および添付図面から当業者に明らか
になるであろう。なお、同じ参照符号は同じ部品を示
す。
【００１７】
【実施例】図１を参照すると、本発明の方法にしたがっ
て製造された変調ドープされたヘテロ構造を含む反転さ
れたＡｌＩｎＡｓ／ＧａＩｎＡｓ ＨＥＭＴが全体的に
10により示されており、ＩｎＰ基体12を含む。広バンド
ギャップ材料であるＡｌＩｎＡｓのバッファ層14はほぼ
2500オングストロームの厚さに基体12上にエピタキシャ
ル的に付着されている。
【００１８】ＨＥＭＴ10はデルタドープされた構造とし
て示され、ＡｌＩｎＡｓ層14は実質的にドープされてい
ない。ほぼ５×1012原子／cm2 の濃度を有するＳｉのＡ
ｌＩｎＡｓに対する実質的に平坦なドーピング16はバッ
ファ層14上に付着されている。Ｓｉはｎ型すなわちドナ
ードーパントであり、ＨＥＭＴ10の２ＤＥＧのために電
子を供給する。
【００１９】特に示されていないが、層14の上方部分を
通してまたはそこにおいてＳｉドーパントを分布するこ
とは本発明の技術的範囲内である。デルタまたは分布ド
ーピングのいずれかの場合において、組合わせられてい
るバッファ層14およびドーピング16はドナー層17を構成
すると考えられている。
【００２０】本発明によると、ほぼ60オングストローム
の厚さの実質的にドープされていないＡｌＩｎＡｓスペ
ーサ層18は低下された温度でドナー層17上に付着され
る。後述の説明から理解されるように、ドナー層17から
スペーサ層18へのＳｉの表面偏析はスペーサ層18の低温
成長のために抑制される。
【００２１】狭バンドキャップ材料であるドープされて
いないＧａＩｎＡｓのチャンネル層20はほぼ50乃至 200
オングストロームの厚さにスペーサ層18上に形成され
る。ドナー層17およびチャンネル層20は、22で示される
ようにチャンネル層20中で２ＤＥＧを生じさせる変調ド
ープされたヘテロ接合構造を形成する。
【００２２】ドープされていないＡｌＩｎＡｓの 200オ
ングストロームの厚さのショッツキ層24およびＮ+ ドー
プされたＧａＩｎＡｓの70オングストロームの厚さの厚
いキャップ層26はチャンネル層20上に付着される。ソー
ス接触子28およびドレイン接触子30はキャップ層26上に
形成される。ゲート接触子32は接触子28と30との間の凹
部中においてショッツキ層24上に形成される。ソースと
ドレイン接触子28および30間においてチャンネル層20を
通る２ＤＥＧの電流は、既知の方法でゲート接触子32に
供給される電圧から生じた電界によって変調される。
【００２３】図２の（ａ）乃至（ｃ）は、このＨＥＭＴ
10が本発明の方法にしたがって通常のＭＢＥ装置を使用
してどのようにして製造されるかを示す。図１におい
て、ドープされていないＡｌＩｎＡｓバッファ層14およ
びＳｉデルタドーピング16を含むドナー層17は、ドナー
層17が装置動作に対して十分に高い品質または特性を有
するように選択された 500℃以上の通常の基体温度で矢
印34によって示されるように基体12上に付着される。
【００２４】その後、付着は一時的に中断され、基体12
の温度はＳｉの表面偏析が実質的に抑制されるような十
分に低いほぼ300 ℃乃至 350℃の低い値に 150℃乃至 2
00℃だけ減少される。基体温度が低い値に安定するため
に必要な時間中、Ａｓは表面状態の劣化を阻止するため
にドナー層17上に照射される。
【００２５】図２の（ｂ）に示されているように、Ａｌ
ＩｎＡｓスペーサ層18は矢印36によって示されているよ
うに低下された温度でドナー層17上に付着される。Ｓｉ
のドナー層17からスペーサ層18への表面偏析は抑制され
るからスペーサ層18は実質的にドープされていない。
【００２６】付着は再度一時的に中断され、基体12の温
度はチャンネル層20が装置動作のために十分に高い品質
または特性を有するように選択された 500℃以上の通常
の値に高められる。図２の（ｃ）に示されているよう
に、チャンネル層20は基体温度が高い値で安定した後、
矢印38によって示されたようにスペーサ層18上に付着さ
れる。
【００２７】チャンネル層20が上記のようなＡｌＩｎＡ
ｓ／ＧａＩｎＡｓ材料を使用して最適な特性を有する付
着温度はスペーサ層18に対する付着温度より高いが、チ
ャンネル層20に対する付着温度は異なる材料を使用して
スペーサ層18に対する付着温度以下であってもよい。例
えば、チャンネル層20はスペーサ層18とほぼ同じ温度で
歪ませたＩｎＡｓ層の形態で付着されてもよい。
【００２８】図２の（ｃ）のステップに続いて、ショッ
ツキ層24、キャップ層26および接触子28、30および32は
図１に示された完全なＨＥＭＴを生成するために通常の
方法で形成される。
【００２９】低温のスペーサ層18は結果的に従来技術よ
り実質的に高められた２ＤＥＧ濃度および電子移動度を
提供する。さらに、ドーパントの表面偏析を抑制するこ
の発明による低温スペーサ成長方法は、特に図示または
説明されていないが、二重ドープされたヘテロ接合構造
およびその他の材料系のような別のタイプの装置に適用
可能である。
【００３０】例 図１を参照して上記された構造を有する反転されたＨＥ
ＭＴは図２の（ａ）乃至図２の（ｃ）を参照して示され
た方法にしたがって製造され、バッファ層14、ドーピン
グ16およびチャンネル層20は 500℃で付着され、スペー
サ層18は 350℃で付着された。比較のために、同じ構造
を有するＨＥＭＴはこれらの層を全て 500℃で付着して
製造された。
【００３１】本発明にしたがって低温で付着されたスペ
ーサ層を有するＨＥＭＴは３×1012／cm2 の高い２ＤＥ
Ｇ濃度および9,700 cm2 ／Ｖs の高い電子移動度を有す
る。通常の高温で付着されたスペーサ層を有する比較装
置は３×1012／cm2 より低い２ＤＥＧ濃度および6,000
cm2 ／Ｖs より低い電子移動度を有する。
【００３２】二重ドープされたＨＥＭＴはまた低温スペ
ーサ成長を使用して製造され、5.4×1012／cm2 の高い
２ＤＥＧ濃度および10,400cm2 ／Ｖs の高い電子移動度
を有した。
【００３３】本発明の実施例が図示および説明されてい
るが、当業者は本発明の技術的範囲を逸脱することなく
種々の変化および変更された態様が可能であることを認
識するであろう。したがって、本発明は特に説明された
実施例だけに限定されるものではない。添付された特許
請求の範囲により記載されたような本発明の技術的範囲
を逸脱することなく種々の修正が検討され実現されるこ
とができる。
【図面の簡単な説明】
【図１】本発明の方法にしたがって製造された反転され
た高電子移動度トランジスタ（ＨＥＭＴ）の簡単な断面
図。
【図２】本発明の方法の工程を示す簡単な断面図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョセフ・エー・ヘニゲ アメリカ合衆国、カリフォルニア州 91360、サウザンド・オークス、カーレ・ ゾカロ 1735 (72)発明者 マーク・ルイ アメリカ合衆国、カリフォルニア州 91360、サウザンド・オークス、バーゾン グ・アベニュー 3658 (72)発明者 ロイ・ヌエン アメリカ合衆国、カリフォルニア州 91320、サウザンド・オークス、メープ ル・ロード 233 (72)発明者 ローバート・エー・メッツガー アメリカ合衆国、カリフォルニア州 91320、サウザンド・オークス、ブルー・ オーク・アベニュー 703 (56)参考文献 特開 昭60−12773（ＪＰ，Ａ) 特開 昭62−243316（ＪＰ，Ａ) 特開 昭63−102270（ＪＰ，Ａ) 特開 昭63−172（ＪＰ，Ａ) 実開 平２−119146（ＪＰ，Ｕ)

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 変調ドープされたヘテロ構造の製造方法
    において、 （ａ）シリコンドーパント材料がドープされない広バン
    ドギャップ材料において表面偏析を生じるような温度で
    あり、第１の層が予め定められた特性を有するように選
    択されている温度である約５００°Ｃ又はそれ以上の第
    １の温度で、ドープされない広バンドギャップ材料およ
    びシリコンドーパント材料を含む第１の層を基体上に付
    着し、 （ｂ）基体を約３００°Ｃから３５０°Ｃの低い値の第
    ２の温度に冷却し、その間付着は一時的に中断され、 （ｃ） ドープされていない広バンドギャップ材料中のド
    ーパントの表面偏析が実質的に抑制される第１の温度よ
    り十分に低い約３００°Ｃから３５０°Ｃの第２の温度
    で第１の層上にドープされていない広バンドギャップ材
    料の第２の層を付着し、（ｄ）予め定められた特性を有するドープされていない
    狭バンドギャップ材料の第３の層を第３の温度で第２の
    層上に付着するために、選択された値を有する第３の温
    度に基体の温度を変更し、温度が変更されている間は付
    着は一時的に中断され、 （ｅ） 第３の層を、この第３の層が予め定められた特性
    を有するように選択されている第３の温度で付着するス
    テップを含んでいることを特徴とするヘテロ構造の製造
    方法。
  2. 【請求項２】 ステップ（ａ）、（ｂ）および（ｃ）に
    おいて、分子ビームエピタキシ（ＭＢＥ）を使用して第
    １、第２および第３の層をそれぞれ付着し、第１、第２
    および第３の温度は前記各ステップ期間中の基体の温度
    である請求項１記載の方法。
  3. 【請求項３】 ステップ（ａ）および（ｂ）の第１およ
    び第２の層の付着において、ドープされていない広バン
    ドギャップ材料がヒ化アルミニウムインジウム（ＡｌＩ
    ｎＡｓ）であり、 ステップ（ｃ）の第３の層の付着において、ドープされ
    ていない狭バンドギャップ材料がヒ化インジウムガリウ
    ム（ＧａＩｎＡｓ）である請求項１記載の方法。
  4. 【請求項４】 反転された高電子移動度トランジスタ
    （ＨＥＭＴ）ヘテロ構造の製造方法において、 （ａ）約５００°Ｃ又はドナー層が予め定められた特性
    を有するように適切に選択された第１の温度でインジウ
    ムリン（ＩｎＰ）基体上にヒ化アルミニウムインジウム
    （ＡｌＩｎＡｓ）のドープされていない広バンドギャッ
    プ材料およびシリコンドナードーパント材料を含むドナ
    ー層を付着し、シリコンドーパント材料は第１の温度に
    おいてはドープされていないＡｌＩｎＡｓ広バンドギャ
    ップ材料中で表面偏析を生じるものであり、 （ｂ）基体を約３００°Ｃから３５０°Ｃの低い値の第
    ２の温度に冷却し、その間付着は一時的に中断され、 （ｃ）付着が一時的に中断されている間で基体温度が第
    ２の温度に安定するまでの間、表面状態の劣化を阻止す
    るために、ドーナ層上にヒ素（Ａｓ）を照射し 、（ｄ） ドープされていないＡｌＩｎＡｓ広バンドギャッ
    プ材料のスペーサ層を、このスペーサ層におけるシリコ
    ンドーパントの表面偏析が実質的に抑制される第１の温
    度より十分に低い約３００°Ｃから３５０°Ｃの第２の
    温度でドーナー層上に付着し、（ｅ）基体の温度を約５００°Ｃ又はそれ以上の第３の
    温度に上昇させ、その間付着は一時的に中断され、そし
    て （ｆ） チャンネル層が予め定められた特性を有するよう
    に選択された約５００°Ｃ又はそれ以上の第３の温度で
    スペーサ層上にドープされていないヒ化インジウムガリ
    ウム（ＧａＩｎＡｓ）の狭バンドギャップ材料のチャン
    ネル層を付着するステップを含んでいるヘテロ構造の製
    造方法。
  5. 【請求項５】 ステップ（ａ）、（ｂ）および（ｃ）に
    おいて、分子ビームエピタキシ（ＭＢＥ）を使用してド
    ナー、スペーサおよびチャンネル層をそれぞれ付着し、
    第１、第２および第３の温度は前記各ステップ期間中の
    基体の温度である請求項４記載の方法。
  6. 【請求項６】 ステップ（ｂ）は約６０オングストロー
    ムの厚さにスペーサ層を付着する請求項４記載の方法。
  7. 【請求項７】 ステップ（ａ）において、実質的にドー
    プされていない広バンドギャップ材料中に埋設されたド
    ナードーパント材料の平面層の形態でドナー層を付着す
    る請求項４記載の方法。
JP4222617A 1991-08-21 1992-08-21 反転変調ドープされたヘテロ構造の製造方法 Expired - Lifetime JPH081955B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US74821891A 1991-08-21 1991-08-21
US748218 1991-08-21

Publications (2)

Publication Number Publication Date
JPH05198600A JPH05198600A (ja) 1993-08-06
JPH081955B2 true JPH081955B2 (ja) 1996-01-10

Family

ID=25008512

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4222617A Expired - Lifetime JPH081955B2 (ja) 1991-08-21 1992-08-21 反転変調ドープされたヘテロ構造の製造方法

Country Status (2)

Country Link
US (1) US5322808A (ja)
JP (1) JPH081955B2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350936A (en) * 1993-07-19 1994-09-27 Texas Instruments Incorporated Linear field effect transistor
US5603765A (en) * 1993-12-01 1997-02-18 Hughes Aircraft Company Method of growing high breakdown voltage allnas layers in InP devices by low temperature molecular beam epitaxy
JP2606581B2 (ja) * 1994-05-18 1997-05-07 日本電気株式会社 電界効果トランジスタ及びその製造方法
US5595917A (en) * 1995-01-31 1997-01-21 Hughes Aircraft Company Method for hydrogen treatment of field effect transistors for use in hermetically sealed packages
US5756375A (en) * 1995-06-14 1998-05-26 Texas Instruments Incorporated Semiconductor growth method with thickness control
US6444552B1 (en) * 1999-07-15 2002-09-03 Hrl Laboratories, Llc Method of reducing the conductivity of a semiconductor and devices made thereby
TWI295085B (en) 2003-12-05 2008-03-21 Int Rectifier Corp Field effect transistor with enhanced insulator structure
CN100342547C (zh) * 2004-06-08 2007-10-10 中国科学院半导体研究所 高击穿电压的高电子迁移率晶体管
US7504679B2 (en) * 2006-07-20 2009-03-17 International Rectifier Corporation Enhancement mode GaN FET with piezoelectric gate
US20100148153A1 (en) * 2008-12-16 2010-06-17 Hudait Mantu K Group III-V devices with delta-doped layer under channel region
US7915642B2 (en) * 2008-12-30 2011-03-29 Intel Corporation Apparatus and methods for forming a modulation doped non-planar transistor
US8115235B2 (en) * 2009-02-20 2012-02-14 Intel Corporation Modulation-doped halo in quantum well field-effect transistors, apparatus made therewith, and methods of using same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS568815A (en) * 1979-07-02 1981-01-29 Mitsubishi Monsanto Chem Co Method of growing of compound semiconductor in vapor phase epitaxial film
JPS6012773A (ja) * 1983-07-02 1985-01-23 Agency Of Ind Science & Technol 半導体素子の製造方法
US4908325A (en) * 1985-09-15 1990-03-13 Trw Inc. Method of making heterojunction transistors with wide band-gap stop etch layer
JPS62243316A (ja) * 1986-04-15 1987-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63172A (ja) * 1986-06-19 1988-01-05 Fujitsu Ltd 半導体装置
JPH0691110B2 (ja) * 1986-10-20 1994-11-14 富士通株式会社 反転型高電子移動度トランジスタ
JP2587623B2 (ja) * 1986-11-22 1997-03-05 新技術事業団 化合物半導体のエピタキシヤル結晶成長方法
JPH0732125B2 (ja) * 1988-04-06 1995-04-10 工業技術院長 化合物半導体層の成長方法
JP2822400B2 (ja) * 1988-10-28 1998-11-11 ソニー株式会社 半導体装置
US4939102A (en) * 1989-01-17 1990-07-03 American Telephone And Telegraph Company Method of growing III-V semiconductor layers with high effective hole concentration
US5024967A (en) * 1989-06-30 1991-06-18 At&T Bell Laboratories Doping procedures for semiconductor devices

Also Published As

Publication number Publication date
JPH05198600A (ja) 1993-08-06
US5322808A (en) 1994-06-21

Similar Documents

Publication Publication Date Title
JP2817995B2 (ja) ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置
US5952672A (en) Semiconductor device and method for fabricating the same
EP0740350B1 (en) Compound semiconductor device having reduced resistance
EP0381396A1 (en) Compound semiconductor devices
JPH081955B2 (ja) 反転変調ドープされたヘテロ構造の製造方法
US5571732A (en) Method for fabricating a bipolar transistor
JP2620901B2 (ja) 応力補償層を有するＧａＡｓヘテロ構造
US5381027A (en) Semiconductor device having a heterojunction and a two dimensional gas as an active layer
US5814843A (en) Heterojunction bipolar transistor having a graded-composition base region
US5258631A (en) Semiconductor device having a two-dimensional electron gas as an active layer
US6429103B1 (en) MOCVD-grown emode HIGFET buffer
JP3447438B2 (ja) 電界効果トランジスタ
JP2808671B2 (ja) 電界効果トランジスタ
JP2000349278A (ja) Ｉｉｉ−ｖ族化合物半導体結晶
JPH0684959A (ja) 高電子移動度電界効果半導体装置
JPH0722614A (ja) 化合物半導体エピタキシャルウェハ
JP2708492B2 (ja) 半導体装置の製造方法
JP2980630B2 (ja) 化合物半導体装置
JP4347919B2 (ja) 半導体装置
JPH028450B2 (ja)
JP2006114659A (ja) 電界効果トランジスタ
JPH07211729A (ja) ヘテロ接合バイポーラトランジスタ及びその製造方法
JPH0695534B2 (ja) ヘテロ構造半導体装置およびその製造方法
JP3121671B2 (ja) 半導体装置の製造方法
JPH04294547A (ja) ＩｎＡｌＡｓ／ＩｎＧａＡｓヘテロ接合構造電界効果トランジスタ