JP4347919B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4347919B2 JP4347919B2 JP27176497A JP27176497A JP4347919B2 JP 4347919 B2 JP4347919 B2 JP 4347919B2 JP 27176497 A JP27176497 A JP 27176497A JP 27176497 A JP27176497 A JP 27176497A JP 4347919 B2 JP4347919 B2 JP 4347919B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- substrate
- alas
- inas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の属する技術分野】
この発明は、半導体装置、特にGaInAs/AlInAs系材料を用いた半導体装置に関する。
【0002】
【従来の技術】
従来、半導体装置の高性能化を図るため、固体ソース分子線エピタキシー(MBE)法によってInP基板上に格子整合あるいは歪みを持たせたGax In1-x As/Aly In1-y As(つまり、Gax In1-x AsとAly In1-y Asとのヘテロ接合を意味していて、以下、同一の意味で用いる)混晶材料を用いた高電子移動度トランジスタ(いわゆるHEMT)、或いはダブルヘテロ接合半導体レーザダイオード(いわゆるDH−LD)、或いはヘテロ接合バイポーラトランジスタ(いわゆるHBT)が一般に知られている。例えば、InP基板上に格子整合あるいは歪みを持たせたGax In1-x As/Aly In1-y As混晶材料を用いたHEMTとしては、文献1(W.Klein et al.J.Crystal Growth Vol.150,1995,pp.1252 〜1255)に開示されている。また、InP基板上に格子整合あるいは歪みを持たせたGax In1-x As/Aly In1-y As混晶材料を用いたDH−LDとしては、文献2(K.Nishikata et al.J. Crystal Growth Vol.150,1955,pp.1328〜1332)に開示されている。また、InP基板上に格子整合あるいは歪みを持たせたGax In1-x As/Aly In1-y As混晶材料を用いたHBTとしては、文献3(J.Cowles et al. IEEE Photon. Technol.Lett., ol.6,1994,pp.963〜966.)に開示されている。
【0003】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体装置においては、文献4(早藤紀生ほか、信学技報 電子デバイス 1995年、pp.35〜40. )において記載されているように、以下に述べるような問題点がある。
【0004】
上述した半導体装置を構成するMBE結晶成長によるAlInAsエピタキシャル層の通常N型ドーパントとして用いられているシリコン(Si)あるいはすず(Sn)イオンは、通常実験室雰囲気中にほとんど必ず存在する微量のフッ素(F)あるいはフッ化物中に含まれるFと容易に結合しやすい。このエピタキシャル層中のSiあるいはSnがFと結合すると、これらのドーパントは不活性化し結果的にN型AlInAsエピタキシャル層のキャリア濃度が低下してしまう。また、同時に、Siは不活性不純物として存在することになるので、この層における電子移動度も低下する(不純物散乱)。これはAlInAs系において、AlとInのイオン半径が大きく異なるために、AlAs層あるいはInAs層だけの場合よりも間隙が広いため、イオン半径の小さいFは容易に侵入できるからである。更に、熱処理によりFはN型AlInAsエピタキシャル層の中に拡散していくことがわかっており、キャリア濃度が半導体装置の製造プロセスを経るにつれて徐々に減少し、上述した半導体装置のいずれにおいても特性が当初と比べて劣化するという問題があった。
【0005】
そこで、従来よりFによる悪影響を受けないN型AlInAsエピタキシャル層を利用した半導体装置の出現が望まれていた。
【0006】
【課題を解決するための手段】
このため、この発明の半導体装置によれば、半導体基板の上側に積層された、Gax In1-x As層とAly In1-y As層(ただし、xおよびyは組成比であって0<x<1,および0<y<1を満足する正の数)とのヘテロ接合層を有する半導体装置において、Aly In1-y As層をm層の単原子層からなるAlAs層((AlAs)m 層と記す。ただし、mは正の数)とn層の単原子層からなるInAs層((InAs)n 層と記す。ただし、nは正の数)とから構成される、超格子層とし、かつ、超格子層は、N型不純物としてのSi或いはSnが(AlAs) m 層及び(InAs) n 層の少なくとも一方の層内に中間層としてドープされていることを特徴とする。
【0007】
このようにすれば、(AlAs)m 層と(InAs)n 層からなる超格子層は、Aly In1-y As3元混晶層よりも原子充填率が高いので、熱処理時、エピ基板表面およびまたはへき開面からFが超格子層内に侵入・拡散することを防止することができる。さらに、このようにすれば、N型不純物が界面に露出しないので、仮にヘテロ界面にFが侵入してもN型不純物とは結合せず、N型不純物は安定に存在できる。
【0008】
また、この発明の実施に当り、Aly In1-y As層を超格子層としたとき、半導体基板をInP基板とし、かつ、組成比および原子周期を、x=0.47,y=0.48,m=3.6,およびn=4.0の値とするのが良い。
【0009】
また、この発明の実施に当り、好ましくは、半導体基板をGaAs基板とすることもできる。
【0013】
また、この発明の実施に当り、好ましくは、この中間層は、各(AlAs)m 層および各(InAs)n 層のそれぞれの厚み方向の中心付近に偏在しているのが良い。このようにすれば、N型不純物が両界面からより内方に隔離されるので、より確実にN型不純物とFとの接触を断たせることができる。
【0014】
また、N型不純物は、各(AlAs)m 層のみのそれぞれの層内に中間層として分布している場合も考えられる。この場合、好ましくは、この中間層は、各(AlAs)m 層のそれぞれの厚み方向の中心付近に偏在しているのが良い。このようにすれば、N型不純物が両界面からより内方に隔離されるので、より確実にN型不純物とFとの接触を断たせることができる。
【0015】
また、この発明の好適例では、中間層は、各(InAs)n 層のみのそれぞれの層内に中間層として分布しているのが良い。このようにすれば、N型不純物とFとの接触を断たせる効果の他に、DXセンターの形成をも防止できる。また、この場合、好ましくは、この中間層は、各(InAs)n 層のそれぞれの厚み方向の中心付近に偏在しているのが良い。このようにすれば、N型不純物が両界面からより内方に隔離されるので、より確実にN型不純物とFとの接触を断たせることができる。
【0016】
また、この発明の好ましい実施例では、N型不純物は、各(AlAs)m 層および各(InAs)n 層のそれぞれの層内にデルタドープされていても良い。この場合、デルタドープは、N型不純物のみから構成される中間層を形成するので、そもそも通常のドーピング層よりもN型不純物濃度は遥かに高く、より薄い層で形成され得るので、N型不純物は両界面からより内方へ隔離させてFとの接触を断たせることができる。
【0017】
この場合、N型不純物は、各(AlAs)m 層および各(InAs)n 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされているのが好適である。このようにすれば、N型不純物が両界面からより内方に隔離されるので、より確実にN型不純物とFとの接触を断たせることができる。
【0018】
また、この発明の実施に当り、好ましくは、N型不純物は、各(AlAs)m 層のみにそれぞれデルタドープされているのが良い。この場合、N型不純物は、各(AlAs)m 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされているのが好適である。このようにすれば、N型不純物が両界面からより内方に隔離されるので、より確実にN型不純物とFとの接触を断たせることができる。
【0019】
また、この発明の好適例では、N型不純物は、各(InAs)n 層のみにそれぞれデルタドープされているのが良い。このようにすれば、N型不純物とFとの接触を断たせる効果の他に、DXセンターの形成をも防止できる。この場合、N型不純物は、各(InAs)n 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされているのが好適である。このようにすれば、N型不純物が両界面からより内方に隔離されるので、より確実にN型不純物とFとの接触を断たせることができる。
【0020】
また、この発明が適用できる半導体装置を、好ましくは、高電子移動度トランジスタとするのが良い。その場合には、この発明のエピタキシャル層は、InAlAs3元混晶で構成される層の、少なくとも基板から離れている側の表面領域を、(AlAs)m および(InAs)n からなる超格子層で構成してあることを特徴とする。この場合、この高電子移動度トランジスタの一例として、基板とキャリア供給層の間にチャネル層を有する順構造高電子移動度トランジスタとすることができる。その場合、Aly In1-y Asの3元混晶よりも(AlAs)m と(InAs)n とから構成される超格子構造の方が、原子充填率が高いので、エピ基板表面およびへき開面からFが層内へ侵入し拡散するのを阻止できる。よって、熱処理を経ても、N型不純物がドーパントとして安定に存在し、キャリア供給層内のキャリア濃度が変化しない。したがって、この発明の積層体を用いて形成された半導体装置は、その飽和特性およびピンチオフ特性等の電気特性が劣化しない。
【0021】
また、この発明の他の好適実施例として、この発明のエピタキシャル層を用いた高電子移動度トランジスタを逆構造高電子移動度トランジスタがあり、キャリア供給層を中心として、基板とは反対側にチャネル層を有するのが良い。このように、逆構造高電子移動度トランジスタ用の積層体によれば、エピ基板表面およびへき開面からのFの侵入・拡散を防止するという順構造の場合と同じ作用効果に加えて、キャリア供給層を中心として、基板とは反対側にチャネル層を有するので、エピ基板表面からのFの侵入に対してチャネル層が障壁となり、このためにFの侵入をより確実に阻止できるという作用効果がある。したがって、この発明の積層体を用いた逆構造高電子移動度トランジスタは、順構造高電子移動度トランジスタの場合よりも、飽和特性およびピンチオフ特性がより向上することが期待できる。
【0022】
また、この発明が適用できる半導体装置を、好ましくは、ダブルヘテロレーザダイオードとするのが良い。その場合には、この発明の積層体は、N型クラッド層を具え、このクラッド層の、少なくとも基板から離れている側の表面領域を、超格子層で構成してあることを特徴とする。これにより、この層のキャリア濃度は半導体装置を製造するときに通常行われる製作工程における熱処理を施してもほとんど変わらない。よって、半導体装置の電気特性の劣化を防止するので、N型不純物がほとんど活性状態で安定して存在するので、しきい値の低減、発振効率の向上などの効果が期待される。
【0023】
また、この発明が適用できる半導体装置を、好ましくは、ヘテロ接合バイポーラトランジスタとするのが良い。その場合には、この発明の積層体は、N型エミッタ層を具え、エミッタ層の、少なくとも基板から離れている側の表面領域を、超格子層で構成してあるのが良い。このようにすれば、超格子層構造により、Fがエミッタ層内に侵入できなくなるため、FとSiの結合物たる不活性不純物は形成されない。この不活性不純物に起因する欠陥準位のエミッタ層における発生は減少する。エミッタ層のキャリア濃度は、半導体装置を製造する工程いおいて通常行われる熱処理を施してもほとんど変化しない。このため、再結合電流が減り、コレクタ電流密度が低い領域でも電流増幅が可能となる。
【0024】
また、これらエピタキシャル層は、MBE法によって形成されることを特徴とする。
【0025】
【発明の実施の形態】
以下、図を添付して、この発明の半導体装置の実施の形態について説明する。なお、各図は、この発明が理解できる程度に各構成成分の形状、大きさおよび配置関係を概略的に示してあるにすぎない。
【0026】
既に説明した通り、この発明は、化合物半導体基板、例えばIII −V族化合物半導体基板にエピタキシャル成長された、Gax In1-x As層とAly In1-y As層(ただし、x,yは組成比であって、0<x<1、0<y<1を満たす正の数)とのヘテロ接合層を有する半導体装置を対象としている。そして、この発明は、このAly In1-y As層をm単原子層AlAs層((AlAs)m 層と記す。ただし、mは正の数)およびInAs((InAs)n 層と記す。ただし、nは正の数)とから構成される、超格子層、((AlAs)m (InAs)n と記す)とし、しかも、この超格子層に、N型不純物としてSi或いはSnをそれぞれドープあるいはノンドープさせてある。
【0027】
[第1の実施の形態]
図1〜図7を参照して、この発明を第1の実施の形態の順構造高電子移動度トランジスタ(順構造HEMT)の形成に適用した例につき説明する。なお、図1は、この発明の第1の実施の形態を示す順構造HEMTの主要構造を示す断面図である。図2〜7はSi或いはSnを様々な手法でドープしたAlAsのm単原子層およびInAsのn単原子層とから構成される超格子層の断面を簡略に示した図である。
【0028】
この実施の形態では、Gax In1-x As/Aly In1-y As(ただし、x,yは組成比であって、0<x<1、0<y<1)系材料からなる順構造HEMTのキャリア供給層に、この発明が適用されている。以下、この実施の形態の構成について説明する。
【0029】
図1に示すように、この実施の形態では、化合物半導体基板、ここではIII −V族化合物半導体基板10の上に、バッファ層12、チャネル層14、スペーサ層16、この発明に係るキャリア供給層18、およびコンタクト層20を順次、MBE法によりエピタキシャル成長させて積層する。その後に、ソース電極22およびドレイン電極26を、コンタクト層20の上に、オーミック接合するように設ける。最後に、コンタクト層20をキャリア供給層18に届く深さ相当分だけエッチングする。そして、このエッチングにより露出したキャリア供給層18の上に、ゲート電極24をショットキー接合させるように設ける。
【0030】
この構成例では、化合物半導体基板、ここではIII −V族化合物半導体基板10として、半絶縁性のInP基板を用いている。バッファ層12は、厚みが例えば5000ÅのアンドープのAly In1-y As混晶層である。チャネル層14は、厚みが例えば500ÅのアンドープのGax In1-x As混晶層である。スペーサ層16は、厚みが例えば100ÅのアンドープのAly In1-y As混晶層である。キャリア供給層18は、m単原子層のAlAs層((AlAs)m 層と記す)とn単原子層のInAs層((InAs)n 層と記す)とから構成される(AlAs)m (InAs)n 超格子層(m,nは正の数)である。そして、このキャリア供給層18は、N型不純物、例えばSiが例えば1×1018cm-3で不純物濃度が均一になるようにドープされていて、厚みが例えば2000Åである。コンタクト層20は、キャリア供給層18とヘテロ接合する例えばSiを3×1018cm-3ドープした厚みが例えば1000ÅのGax In1-x As混晶層である。
【0031】
周知の通り、Aly In1-y Asの3元混晶よりも(AlAs)m と(InAs)n とから構成される超格子構造の方が、原子充填率が高い。したがって、上述の構成によれば、熱処理においてエピ基板面およびまたはへき開面からFが層内へ侵入し拡散するのを阻止できる。よって、熱処理を経ても、N型不純物としてのSiがドーパントとして安定に存在し、キャリア供給層内のキャリア濃度が変化しない。たがって、熱処理に影響されることなく、チャネル層14内の2次元電子ガス濃度を安定化することができる。したがって、この発明に係る半導体装置は、その飽和特性およびピンチオフ特性等の電気特性が劣化することはない。
【0032】
なお、この場合、化合物半導体基板、ここではIII −V族化合物半導体基板をInP基板とすると、InP基板に格子整合する組成比は、x=0.47,y=0.48,m=3.6,n=4.0の値となる。
【0033】
ここで、(AlAs)m (InAs)n 超格子層に対するN型不純物のドーピング方法、例えばここではSiのドーピング方法としては、(AlAs)m 層および(InAs)n 層の層内で、N型不純物例えばSiを均一の濃度で分布させる方法(第1のドーピング例)が一般的である。しかし、(AlAs)m 層のみに、この(AlAs)m 層内での不純物濃度分布が均一になるようにする方法(第2のドーピング例)、あるいは(InAs)n 層のみに、この(InAs)n 層内での不純物濃度分布を均一にする方法(第3のドーピング例)も考えられる。
【0034】
ここで、第3のドーピング例の場合は、以下のような特異な作用効果がある。一般的に、Aly In1-y Asに対するドナー準位は、Al組成比yの増加とともに深くなり、特にエピタキシャル成長温度の低温域で高いキャリア濃度が得られないことが知られている。これはAlInAs中では、N型不純物原子がDXセンターと呼ばれる深い準位を形成するためと考えられている。そこで、(InAs)n 層のみにドーピングする方法を採用すれば、ドーピングされる(InAs)n 層内にAlが含まれていないため、DXセンターの形成を防止することができる。なお、DXセンターは、Aly In1-y AsにおけるAl組成比yの増加によって形成されるのであって、(InAs)n 層内での不純物濃度分布が均一であることとは無関係である。
【0035】
また、上述したようなドーピング方法以外に、さらに以下の方法が考えられる。(AlAs)m 層30と(InAs)n 層32との接合面たるヘテロ界面36では、イオン半径の大きく異なるAlイオンとInイオンが隣接して大きな隙間を生じ易すく、ここからFが侵入する可能性がある。そこで、例えば、図2に示すように、N型不純物を、ここでは例えばSiを各(AlAs)m 層30および各(InAs)n 層32のそれぞれの層内に中間層34のように分布させる(第4のドーピング例)。このようにすれば、N型不純物、例えばSiが界面36に露出しなくなる。すると、界面36におけるAlイオンとInイオンとの隣接によって生ずる原子間の隙間を通って、仮にFが界面36に侵入したとしても、FはN型不純物、例えばSiと接触し得ない。この場合、N型不純物、例えばSiは、Fが存在する可能性のある界面36から、できる限り離れた位置に添加されている方がより確実にFとの接触を避け得る。よって、中間層34は、各(AlAs)m 層30および各(InAs)n 層32のそれぞれの厚み方向の中心付近に偏在していることがより好ましい(第5のドーピング例)。
【0036】
また、図3に示すように、N型不純物、例えばSiが、各(AlAs)m 層30のみのそれぞれの層内に中間層34として分布している場合も考えられる(第6のドーピング例)。この場合、この中間層34は、各(AlAs)m 層30のそれぞれの厚み方向の中心付近に偏在しているのがより好ましい(第7のドーピング例)。このようにすれば、N型不純物、例えばSiが両界面からより内方に隔離されるので、より確実にSiとFとの接触を断たせることができる。
【0037】
また、図4に示すように、N型不純物、例えばSiが、各(InAs)n 層32のみのそれぞれの層内に中間層34として分布している場合も考えられる(第8のドーピング例)。この各(InAs)n 層32のみにドーピングする方法は、上述した説明と同様に、DXセンターの形成を防止することができる。この場合、この中間層34が、各(InAs)n 層32のそれぞれの厚み方向の中心付近に偏在していることが好ましい(第9のドーピング例)。このようにすれば、N型不純物、例えばSiは、Fが存在する界面36から更に離れた位置となり、Fとの接触をより確実に避けることができる。
【0038】
また、図5に示すように、N型不純物、例えばSiが、各(AlAs)m 層および各(InAs)n 層のそれぞれの層内にデルタドープされていても良い(第10のドーピング例)。ここで、デルタドープとは、ドーパントだけの中間層と、この中間層を挟む両側層とを形成し、かつこの両側層がアンドープとなるようにするドーピングをいう。例えばAlAsへのデルタドープを例に説明すると、ある厚さだけAlAsをエピタキシャル成長させて、次にAlAsの成長をやめてSiのドーピングだけを行い、次にSiのドーピングをやめてAlAsをエピタキシャル成長させ続けることによって、AlAs層にSiだけの中間層が形成されることをいう。なお、デルタドープ層は、そもそも通常のドーピング層よりも、ドーパント濃度が高く、より薄い層として形成され得るので、両界面からより内方へ隔離させてFとの接触を断たせることができる。この場合、N型不純物、例えばSiは、各(AlAs)m 層および各(InAs)n 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされているのが好適である(第11のドーピング例)。このようにすれば、Siが両界面からより内方に隔離されるので、より確実にSiとFとの接触を断たせることができる。
【0039】
また、図6に示すように、N型不純物、例えばSiが、各(AlAs)m 層のみにそれぞれにデルタドープされている場合も考えられる(第12のドーピング例)。この場合、N型不純物、例えばSiは、各(AlAs)m 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされているのが好適である(第13のドーピング例)。このようにすれば、Siが両界面からより内方に隔離されるので、より確実にSiとFとの接触を断たせることができる。
【0040】
また、図7に示すように、N型不純物、例えばSiが、各(InAs)n 層のみにそれぞれデルタドープされている場合も考えられる(第14のドーピング例)。このようにすれば、既述したように、DXセンターの形成を防止することができる。この場合、N型不純物、例えばSiは、各(InAs)n 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされているのが好適である(第15のドーピング例)。このようにすれば、Siが両界面からより内方に隔離されるので、より確実にSiとFとの接触を断たせることができる。
【0041】
[第2の実施の形態]
図8を参照して、この発明を第2の実施の形態の逆構造高電子移動度トランジスタ(逆構造HEMT)の形成に適用した例につき説明する。図8は、この発明の第2の実施の形態を示す逆構造HEMTの主要構造を示す断面図である。
【0042】
この実施の形態では、Gax In1-x As/Aly In1-y As系材料からなる逆構造HEMTのキャリア供給層に、この発明が適用されている。以下、この実施の形態の構成について説明する。
【0043】
図8に示すように、化合物半導体基板、ここではIII −V族化合物半導体基板40の上に、バッファ層42、この発明に係るキャリア供給層44、スペーサ層46、チャネル層48、バリア層50、およびコンタクト層52を順次、MBE法によりエピタキシャル成長させて積層する。その後、ソース電極54およびドレイン電極56を、コンタクト層52の上に、オーミック接合するように設ける。さらにコンタクト層52を、バリア層50に届く深さ相当分だけエッチングする。そして、このエッチングにより露出したバリア層50の上に、ゲート電極58をショットキー接合するように設ける。
【0044】
この構成例では、化合物半導体基板、ここではIII −V族化合物半導体基板40として、半絶縁性のInP基板を用いている。バッファ層42は、厚みが例えば1000ÅのアンドープのAly In1-y As混晶層である。キャリア供給層44は、厚みが例えば120Åであって、N型不純物、例えばSiを例えば1×1018cm-3で不純物濃度が均一になるようにドープした(AlAs)m 層と(InAs)n 層とから構成される(AlAs)m (InAs)n 超格子層である。スペーサ層46は、厚みが例えば30ÅのアンドープのAly In1-y As混晶層である。チャネル層48は、厚みが例えば100ÅのアンドープのGax In1-x As混晶層である。バリア層50は、厚みが例えば200ÅのアンドープのAly In1-y As混晶層である。コンタクト層52は、例えばSiを3×1018cm-3ドープした厚みが例えば1000ÅのGax In1-x As混晶層である。この場合、キャリア供給層44に対するSiのドーピング方法は、第1の実施の形態で述べた第1乃至15のドーピング例を適用することができ、同様の効果が期待できる。
【0045】
このようにすれば、第1の実施の形態で述べた順構造HEMTにおける超格子構造によるエピ基板表面およびへき開面からのFの侵入・拡散を防止するという作用効果に加えて、キャリア供給層44が基板40とチャネル層48の間に設けられているので、エピ基板表面からのFの侵入に対してチャネル層48が障壁となり、このためにFの侵入をより確実に防止できるという作用効果がある。したがって、第1の実施の形態に示した場合よりも更に2次元電子ガス濃度を安定的に形成せしめることができる。これにより、第1の実施の形態に示した場合よりも飽和特性およびピンチオフ特性がより向上することが期待できる。
【0046】
なお、FはN型キャリア供給層44の基板40から離れている側の表面領域から侵入してくるので、N型キャリア供給層44は、N型キャリア供給層44の少なくとも基板40から離れている側の表面領域を超格子層で構成してあれば良い。
【0047】
[第3の実施の形態]
図9を参照して、この発明を第3の実施の形態のダブルヘテロ接合半導体レーザダイオード(DH−LD)の形成に適用した例につき説明する。図9は、この発明の第3の実施の形態を示すDH−LDの主要構造を示す図である。
【0048】
この実施の形態では、Gax In1-x As/Aly In1-y As系材料からなるDH−LDのN型クラッド層に、この発明が適用されている。以下、この実施の形態の構成について説明する。
【0049】
図9において、化合物半導体基板、ここではIII −V族化合物半導体基板60の上に、バッファ層62、この発明に係るN型クラッド層64、活性層66、P型クラッド層68、コンタクト層70を順次、MBE法によりエピタキシャル成長させて積層する。その後、N型オーミック電極72をInP基板60の下に、また、P型オーミック電極74をコンタクト層70の上にそれぞれ設ける。
【0050】
この構成例では、化合物半導体基板、ここではIII −V族化合物半導体基板60として、3×1018cm-3のSiをドープしたN+ 型InP基板を用いている。バッファ層62は、例えば3×1018cm-3のSiをドープした厚みが例えば200ÅのAly In1-y As混晶層である。N型クラッド層64は、N型不純物、例えばSiが例えば1×1018cm-3で不純物濃度が均一になるようにドープされた、厚みが例えば10000Åの(AlAs)m (InAs)n 超格子層である。活性層66は、アンドープの厚みが例えば1500ÅのGax In1-x As混晶層である。P型クラッド層68は、例えば5×1017cm-3のベリリウム(Be)をドープした厚みが例えば10000Åの(AlAs)m (InAs)n 超格子層である。コンタクト層70は、例えば2×1019cm-3のBeをドープした厚みが例えば2000ÅのGax In1-x As混晶層である。このように、この実施の形態では、DH−LD構造において、Gax In1-x As混晶の活性層66に対して、Siをドープした(AlAs)m (InAs)n 超格子のN型クラッド層64を接合させた。このため、上述したように第1及び第2の実施の形態と同様に、FがN型クラッド層64内に侵入・拡散できないのでSiと結合できず、ドーパントの不活性化が起きない。このため、注入した電流が低電流域でもレーザ発振に効率良く寄与し得る。 なお、InP基板に格子整合する組成比、x=0.47,y=0.48,m=3.6,n=4.0の値である。
【0051】
この場合、N型クラッド層64に対するN型不純物、例えばSiのドーピング方法は、第1の実施の形態において既に述べた第1乃至15のドーピング例を適用することができ、同様の効果が得られる。
【0052】
なお、FはN型クラッド層64の基板60から離れている側の表面領域から侵入してくるので、N型クラッド層64は、N型クラッド層64の少なくとも基板60から離れている側の表面領域を超格子層で構成してあれば良い。
【0053】
[第4の実施の形態]
図10を参照して、この発明を第4の実施の形態のヘテロバイポーラトランジスタ(HBT)の形成に適用した例につき説明する。図10は、この発明の第4の実施の形態を示すHBTの主要構造を示す図である。
【0054】
この実施の形態では、Gax In1-x As/Aly In1-y As系材料からなるHBTのN型エミッタ層に、この発明が適用されている。以下、この実施の形態の構成について説明する。
【0055】
図10において、化合物半導体基板、ここではIII −V族化合物半導体基板80の上に、コンタクト層82、コレクタ層84、ベース層86、この発明に係るエミッタ層88、コンタクト層90、およびコンタクト層92を順次、MBE法によりエピタキシャル成長させて積層する。その後、エミッタ電極94を、コンタクト層92の上にオーミック接合するように設ける。次に、エミッタ電極を防護した状態で、コンタクト層90,92およびエミッタ層88を、ベース層86に届く深さまでエッチングする。そして、このエッチングにより露出したベース層86の上に、ベース電極96をショットキー接合するように設ける。最後にベース層86およびコレクタ層84を、コンタクト層82に届く深さまでエッチングする。そして、このエッチングにより露出したコンタクト層82の上に、コレクタ電極98をオーミック接合するように設ける。
【0056】
この構成例では、化合物半導体基板、ここではIII −V族化合物半導体基板80として、半絶縁性のInP基板を用いている。N型コンタクトの層82は、例えば3×1018cm-3のSiをドープした厚みが例えば8000ÅのGax In1-x As混晶層である。N型コレクタ層84は、例えば5×1016cm-3のSiをドープした厚みが5000ÅのGax In1-x As混晶層である。P型べース層86は、例えば5×1018cm-3のBeをドープした厚みが例えば1000ÅのGax In1-x As混晶層である。N型エミッタ層88は、N型不純物、例えばSiが例えば5×1017cm-3で不純物濃度が均一になるようにドープされた、厚みが例えば3000Åの(AlAs)m (InAs)n 超格子層である。N型コンタクト層90は、例えば3×1018cm-3のSiをドープした厚みが例えば200Åの(AlAs)m (InAs)n 超格子層である。N型コンタクト層92は、例えば3×1018cm-3のSiをドープした厚みが例えば2000ÅのGax In1-x As混晶層である。
【0057】
このように、この実施の形態に係るHBTは、HBTのN型コンタクト層90およびN型エミッタ層88に、Siをドープした(AlAs)m (InAs)n 超格子層を適用している。Fは超格子層によりN型エミッタ層88内に侵入・拡散できないため、欠陥準位の原因となるFとSiの結合物である不活性不純物は形成されない。このため、再結合電流が減り、コレクタ電流密度が低い領域でも電流増幅が可能となる。したがって、この実施の形態では、第1乃至3の実施の形態と同様に、HBTの電気特性の劣化を防止する効果の他に、エミッタ接地電流増幅率がコレクタ電流によらず一定であるので、低電流域での増幅率において優れている。
【0058】
なお、InP基板に格子整合する組成比は、x=0.47,y=0.48,m=3.6,n=4.0の値である。
【0059】
この場合、エミッタ層に対するN型不純物、例えばSiのドーピング方法は、第1の実施の形態において既に述べた第1乃至15のドーピング例を適用することができ、同様の効果が得られる。
【0060】
なお、FはN型エミッタ層88の基板80から離れている側の表面領域から侵入するので、N型エミッタ層88は、N型エミッタ層88の少なくとも基板80から離れている側の表面領域が超格子層で構成されていれば良い。
【0061】
なお、第1乃至4の実施の形態において、N型不純物として、Siを用いて説明してきたが、Sn(スズ)でも良い。
【0062】
また、第1乃至4の実施の形態において、化合物半導体基板、ここではIII −V族化合物半導体基板にInP基板を用いてきたが、GaAs基板を用いても良い。
【0063】
また、第1乃至4の実施の形態において適用した超格子層の代わりに、InP基板に対して歪ませるように組成比x,y、層厚m,nを変化させて歪超格子層を適用しても良い。
【0064】
また、第1乃至4の実施の形態において、これら半導体装置をMBE法で製作しているが、MBE法に限らず、その他の薄膜積層法でも良い。
【0065】
【発明の効果】
上述した説明から明らかなように、この発明によれば、Aly In1-y As層に、超格子層を適用したので、熱処理を経ても、エピ基板表面およびまたはへき開面からのFの侵入を阻止できる。よって、N型不純物はドーパントとして安定に存在することができ、キャリア濃度は変化しない。よって、半導体装置の電気的特性の劣化を防止することができる。
【0066】
また、超格子層に、N型不純物を中間層が形成されるようにドープしたので、N型不純物は界面から侵入したFとも結合せず、より確実にN型不純物を活性状態に保てる。
【0067】
また、超格子層に、N型不純物をデルタドープしたので、さらに確実にN型不純物を活性状態に保てる。
【0068】
また、超格子層において、(InAs)n 層のみにN型不純物をドープしたので、DXセンターの形成を防止できる。
【0069】
また、順構造高電子移動度トランジスタのN型キャリア層を、超格子層としたので、熱処理を経ても順構造高電子移動度トランジスタの特性の劣化は生じない。
【0070】
また、逆構造高電子移動度トランジスタのN型キャリア層を、超格子層としたので、順構造高電子移動度トランジスタの場合の効果に加えて、チャネル層が障壁となってFの侵入をより効果的に阻止できる。
【0071】
また、ダブルヘテロ接合半導体レーザダイオードのN型クラッド層を超格子層としたので、電気的特性の劣化を防止する効果の他に、しきい値の低減、発振効率の向上などの効果が期待できる。
【0072】
また、ヘテロバイポーラトランジスタのN型エミッタ層を超格子層としたので、エミッタ接地電流の増幅率がコレクタ電流によらず一定となり、低電流域での増幅率が向上する。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の順構造HEMTの構造を説明するために供する構成図である。
【図2】この発明の第1の実施の形態の順構造HEMTにおけるN型キャリア供給層に対するドーピングの第4例を示す断面図である。
【図3】この発明の第1の実施の形態の順構造HEMTにおけるN型キャリア供給層に対するドーピングの第6例を示す断面図である。
【図4】この発明の第1の実施の形態の順構造HEMTにおけるN型キャリア供給層に対するドーピングの第8例を示す断面図である。
【図5】この発明の第1の実施の形態の順構造HEMTにおけるN型キャリア供給層に対するドーピングの第10例を示す断面図である。
【図6】この発明の第1の実施の形態の順構造HEMTにおけるN型キャリア供給層に対するドーピングの第12例を示す断面図である。
【図7】この発明の第1の実施の形態の順構造HEMTにおけるN型キャリア供給層に対するドーピングの第14例を示す断面図である。
【図8】この発明の第2の実施の形態の逆構造HEMTの構造を説明するために供する構成図である。
【図9】この発明の第3の実施の形態のHD−LDの構造を説明するために供する構成図である。
【図10】この発明の第4の実施の形態のHBTの構造を説明するために供する構成図である。
【符号の説明】
10:半絶縁性InP基板
12:アンドープAly In1-y Asバッファ層
14:アンドープGax In1-x Asチャネル層
16:アンドープAly In1-y Asスペーサ層
18:N−(AlAs)m (InAs)n キャリア供給層
20:N+ −Gax In1-x Asコンタクト層
22、54:ソース電極
24、58:ゲート電極
26、56:ドレイン電極
30:m単原子層のAlAs超格子層
32:n単原子層のInAs超格子層
34:N型不純物がドープされた中間層
36:ヘテロ界面
38:デルタドープ
40:半絶縁性InP基板
42:アンドープAly In1-y Asバッファ層
44:N−(AlAs)m (InAs)n キャリア供給層
46:アンドープAly In1-y Asスペーサ層
48:アンドープGax In1-x Asチャネル層
50:アンドープAly In1-y Asバリア層
52:N+ −Gax In1-x Asコンタクト層
60:N+ 型InP基板
62:N−Aly In1-y Asバッファ層
64:N−(AlAs)m (InAs)n クラッド層
66:アンドープGax In1-x As活性層
68:P−(AlAs)m (InAs)n クラッド層
70:P−Gax In1-x Asコンタクト層
72:N型オーミック電極
74:P型オーミック電極
80:半絶縁性InP基板
82:N−Gax In1-x Asコンタクト層
84:N−Gax In1-x Asコレクタ層
86:P−Gax In1-x Asベース層
88:N−(AlAs)m (InAs)n エミッタ層
90:N−(AlAs)m (InAs)n コンタクト層
92:N−Gax In1-x Asコンタクト層
94:エミッタ電極
96:ベース電極
98:コレクタ電極
Claims (15)
- 半導体基板の上側に積層された、Gax In1-x As層とAly In1-y As層(ただし、xおよびyは組成比であって0<x<1,および0<y<1を満足する正の数)とのヘテロ接合層を有する半導体装置において、
前記Aly In1-y As層をm層の単原子層からなるAlAs層((AlAs)m 層と記す。ただし、mは正の数)とn層の単原子層からなるInAs層((InAs)n 層と記す。ただし、nは正の数)とから構成される、超格子層とし、かつ、前記超格子層は、N型不純物としてのSi或いはSnが前記(AlAs)m 層及び前記(InAs)n 層の少なくとも一方の層内に中間層としてドープされていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記Aly In1-y As層を前記超格子層としたとき、前記半導体基板をInP基板とし、かつ、前記組成比を、x=0.47,y=0.48,m=3.6,およびn=4.0の値としたことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記半導体基板をGaAs基板としたことを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記中間層は、各前記(AlAs)m 層および各前記(InAs)n 層のそれぞれの厚み方向の中心付近に偏在していることを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記中間層は、各前記(AlAs)m 層のそれぞれの厚み方向の中心付近に偏在していることを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記中間層は、各前記(InAs)n 層のそれぞれの厚み方向の中心付近に偏在していることを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記中間層は、前記N型不純物が各前記(AlAs)m 層および各前記(InAs)n 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされている層であることを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記中間層は、前記N型不純物が各前記(AlAs)m 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされている層であることを特徴とする半導体装置。 - 請求項1〜3のいずれか一項に記載の半導体装置において、
前記中間層は、前記N型不純物が各前記(InAs)n 層のそれぞれの厚み方向の中心付近に偏在させてデルタドープされている層であることを特徴とする半導体装置。 - 請求項1乃至9のいずれかに記載の半導体装置を高電子移動度トランジスタとするとき、該高電子移動度トランジスタのためのN型キャリア供給層を具え、該キャリア供給層の、少なくとも前記基板から離れている側の表面領域を、前記超格子層で構成してあることを特徴とする半導体装置。
- 請求項10に記載の半導体装置を、前記基板と前記キャリア供給層との間にチャネル層を有する順構造高電子移動度トランジスタとすることを特徴とする半導体装置。
- 請求項10に記載の半導体装置を、前記キャリア供給層を中心として前記基板とは反対側にチャネル層を有する逆構造高電子移動度トランジスタとすることを特徴とする半導体装置。
- 請求項1乃至9のいずれかに記載の半導体装置をダブルヘテロ接合半導体レーザダイオードとするとき、該ダブルヘテロ接合半導体レーザダイオードのための、N型クラッド層を具え、該クラッド層の、少なくとも前記基板から離れている側の表面領域を、前記超格子層で構成してあることを特徴とする半導体装置。
- 請求項1乃至9のいずれかに記載の半導体装置をヘテロ接合バイポーラトランジスタとするとき、該ヘテロ接合バイポーラトランジスタのための、N型エミッタ層を具え、該エミッタ層の、少なくとも前記基板から離れている側の表面領域を、前記超格子層で構成してあることを特徴とする半導体装置。
- 請求項13または14に記載の半導体装置において、
前記ヘテロ接合層は、MBE法によって形成された層としたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27176497A JP4347919B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27176497A JP4347919B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11111964A JPH11111964A (ja) | 1999-04-23 |
JP4347919B2 true JP4347919B2 (ja) | 2009-10-21 |
Family
ID=17504523
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27176497A Expired - Lifetime JP4347919B2 (ja) | 1997-10-03 | 1997-10-03 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4347919B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6531414B1 (en) * | 1999-05-05 | 2003-03-11 | The United States Of America As Represented By The National Security Agency | Method of oxidizing strain-compensated superlattice of group III-V semiconductor |
FR2875338B1 (fr) * | 2004-09-13 | 2007-01-05 | Picogiga Internat Soc Par Acti | Methode d'elaboration de structures hemt piezoelectriques a desordre d'alliage nul |
-
1997
- 1997-10-03 JP JP27176497A patent/JP4347919B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11111964A (ja) | 1999-04-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5907159A (en) | Hot electron device and a resonant tunneling hot electron device | |
JP3792390B2 (ja) | 半導体装置及びその製造方法 | |
JPH0750410A (ja) | 半導体結晶積層体及びその形成方法並びに半導体装置 | |
JPH0669222A (ja) | ヘテロ接合バイポーラトランジスタ及びその製造方法 | |
US20020003245A1 (en) | Compound semiconductor device and method of manufacturing the same | |
US6919589B2 (en) | HEMT with a graded InGaAlP layer separating ohmic and Schottky contacts | |
US5907164A (en) | InAlAs/InGaAs heterojunction field effect type semiconductor device | |
US5351128A (en) | Semiconductor device having reduced contact resistance between a channel or base layer and a contact layer | |
US5322808A (en) | Method of fabricating inverted modulation-doped heterostructure | |
US5814843A (en) | Heterojunction bipolar transistor having a graded-composition base region | |
JP4347919B2 (ja) | 半導体装置 | |
JP2004221363A (ja) | 高速電子移動度トランジスタ用エピタキシャルウェハ | |
US6291842B1 (en) | Field effect transistor | |
JPH03124033A (ja) | ヘテロ接合バイポーラ・トランジスタ | |
JP2002359249A (ja) | 化合物半導体装置及びその製造方法 | |
JPH05283813A (ja) | 半導体装置の製造方法 | |
JP2530496B2 (ja) | 半導体ヘテロ構造およびその製造方法 | |
US5408111A (en) | Field-effect transistor having a double pulse-doped structure | |
JPH11214676A (ja) | 半導体装置 | |
JP3255973B2 (ja) | 半導体装置 | |
JP2009094148A (ja) | ヘテロ接合バイポーラトランジスタ | |
JP5098193B2 (ja) | ヘテロ接合バイポーラトランジスタ | |
JP2730511B2 (ja) | ヘテロ接合電界効果トランジスタ | |
JP3481554B2 (ja) | ヘテロ構造型電界効果トランジスタ | |
JP2834172B2 (ja) | 電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040930 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080812 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081009 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081224 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090130 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090630 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090717 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120724 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130724 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |