JP2730511B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JP2730511B2 JP2730511B2 JP7058041A JP5804195A JP2730511B2 JP 2730511 B2 JP2730511 B2 JP 2730511B2 JP 7058041 A JP7058041 A JP 7058041A JP 5804195 A JP5804195 A JP 5804195A JP 2730511 B2 JP2730511 B2 JP 2730511B2
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Description
【０００１】
【産業上の利用分野】本発明はＩｎＰ基板上のヘテロ接
合電界効果トランジスタに関する。
合電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、ＩｎＰ基板上のヘテロ接合電界効
果トランジスタにおいて、バッファ層としてＩｎＰ基板
に格子整合するＩｎＡｌＡｓ層のみを用いた場合起こる
バッファ層／動作層界面における２次元電子ガスの発生
を防止し、またバッファ層としてＩｎＰ基板に格子整合
するＩｎＡｌＡｓ／ＩｎＧａＡｓ超格子を用いた場合に
起こる、超格子中のＩｎＧａＡｓ層中における２次元電
子ガスの発生を防止するために、バッファ層としてＩｎ
ＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子を用いる構造が、例
えば特開昭６３−２７８２７７において提唱されてい
る。
果トランジスタにおいて、バッファ層としてＩｎＰ基板
に格子整合するＩｎＡｌＡｓ層のみを用いた場合起こる
バッファ層／動作層界面における２次元電子ガスの発生
を防止し、またバッファ層としてＩｎＰ基板に格子整合
するＩｎＡｌＡｓ／ＩｎＧａＡｓ超格子を用いた場合に
起こる、超格子中のＩｎＧａＡｓ層中における２次元電
子ガスの発生を防止するために、バッファ層としてＩｎ
ＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子を用いる構造が、例
えば特開昭６３−２７８２７７において提唱されてい
る。
【０００３】前記報告記載の電界効果トランジスタを図
５（ａ）（ｂ）で説明する。図５（ａ）は電界効果トラ
ンジスタの断面構造図、（ｂ）は伝導帯の変化を表した
エネルギーバンド図である。図５（ａ）に示す、（５１
１）はＩｎＰ基板、（５１２）はＩｎＡｌＡｓ／ＩｎＡ
ｌＧａＡｓ超格子、（５１３）はＩｎＧａＡｓ動作層、
（５１４）はｎ−ＩｎＡｌＡｓ電子供給層、（５１５）
はｎ−ＩｎＧａＡｓコンタクト層、（５１６）はソース
電極、（５１７）はゲート電極、（５１８）はドレイン
電極である。
５（ａ）（ｂ）で説明する。図５（ａ）は電界効果トラ
ンジスタの断面構造図、（ｂ）は伝導帯の変化を表した
エネルギーバンド図である。図５（ａ）に示す、（５１
１）はＩｎＰ基板、（５１２）はＩｎＡｌＡｓ／ＩｎＡ
ｌＧａＡｓ超格子、（５１３）はＩｎＧａＡｓ動作層、
（５１４）はｎ−ＩｎＡｌＡｓ電子供給層、（５１５）
はｎ−ＩｎＧａＡｓコンタクト層、（５１６）はソース
電極、（５１７）はゲート電極、（５１８）はドレイン
電極である。
【０００４】この構造では、バッファ層としてＩｎＰ基
板に格子整合するＩｎＡｌＡｓ層のみを用いた構造と比
べ、ＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子のヘテロ界
面で深いドナーとなる不純物がトラップされＩｎＧａＡ
ｓ動作層（５１３）／ＩｎＡｌＡｓバッファ層（５１
２）界面における２次元電子ガスの発生が抑制される。
また、バッファ層としてＩｎＰ基板に格子整合するＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ超格子を用いた構造と比べ、Ｉ
ｎＧａＡｓ層よりもＩｎＡｌＧａＡｓ層のほうがバンド
キャップが大きいため、超格子中のＩｎＡｌＧａＡｓ層
に発生する２次元電子ガスが低減される。
板に格子整合するＩｎＡｌＡｓ層のみを用いた構造と比
べ、ＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子のヘテロ界
面で深いドナーとなる不純物がトラップされＩｎＧａＡ
ｓ動作層（５１３）／ＩｎＡｌＡｓバッファ層（５１
２）界面における２次元電子ガスの発生が抑制される。
また、バッファ層としてＩｎＰ基板に格子整合するＩｎ
ＡｌＡｓ／ＩｎＧａＡｓ超格子を用いた構造と比べ、Ｉ
ｎＧａＡｓ層よりもＩｎＡｌＧａＡｓ層のほうがバンド
キャップが大きいため、超格子中のＩｎＡｌＧａＡｓ層
に発生する２次元電子ガスが低減される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来構造ではＩｎＡｌＧａＡｓ層のＧａＡｓ組成比が０．
８７より低いとき、ＡｌＩｎＡｓとＩｎＡｌＧａＡｓの
２層の間で組成の差が小さいためＩｎＰ基板に存在する
転位の動作層への伝搬、ＩｎＰ基板を高抵抗化するため
に添加されたＦｅなど不純物の拡散などを抑制する効果
が小さく、動作層の結晶性が劣化しトランジスタの相互
コンダクタンスが低くなった。
来構造ではＩｎＡｌＧａＡｓ層のＧａＡｓ組成比が０．
８７より低いとき、ＡｌＩｎＡｓとＩｎＡｌＧａＡｓの
２層の間で組成の差が小さいためＩｎＰ基板に存在する
転位の動作層への伝搬、ＩｎＰ基板を高抵抗化するため
に添加されたＦｅなど不純物の拡散などを抑制する効果
が小さく、動作層の結晶性が劣化しトランジスタの相互
コンダクタンスが低くなった。
【０００６】また、ＡｌＩｎＡｓ層は１×１０１５／ｃ
ｍ３程度のｎ型になっており、従来構造では、ＩｎＡｌ
ｌＧａＡｓ層のＧａＡｓ組成比が０．８７より高いとき
ＩｎＡｌＧａＡｓ層のバンドギャップはＩｎＰ基板より
も小さくなるため、ＡｌＩｎＡｓ／ＩｎＡｌＧａＡｓ超
格子バッファ層厚をＩｎＰ基板に存在する転位の動作層
への伝搬、またはＩｎＰ基板を高抵抗化するために添加
されＦｅなど不純物の動作層への拡散などを除去するに
十分な厚さとすると、ＡｌＩｎＡｓ／ＩｎＡｌＧａＡｓ
超格子バッファ層中に電子が発生し、動作層以外に電子
の伝導路ができ、トランジスタのピンチオフ特性が劣化
した。
ｍ３程度のｎ型になっており、従来構造では、ＩｎＡｌ
ｌＧａＡｓ層のＧａＡｓ組成比が０．８７より高いとき
ＩｎＡｌＧａＡｓ層のバンドギャップはＩｎＰ基板より
も小さくなるため、ＡｌＩｎＡｓ／ＩｎＡｌＧａＡｓ超
格子バッファ層厚をＩｎＰ基板に存在する転位の動作層
への伝搬、またはＩｎＰ基板を高抵抗化するために添加
されＦｅなど不純物の動作層への拡散などを除去するに
十分な厚さとすると、ＡｌＩｎＡｓ／ＩｎＡｌＧａＡｓ
超格子バッファ層中に電子が発生し、動作層以外に電子
の伝導路ができ、トランジスタのピンチオフ特性が劣化
した。
【０００７】本発明の目的は、このような従来の欠点を
除去せしめて、ＩｎＰ基板に存在する転位の動作層への
伝搬、またはＩｎＰ基板を高抵抗化するために添加され
たＦｅなど不純物の影響を除去し高い相互コンダクタン
スを維持しつつ、バッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の良好なヘテロ接合電界効果トラン
ジスタを提供することにある。
除去せしめて、ＩｎＰ基板に存在する転位の動作層への
伝搬、またはＩｎＰ基板を高抵抗化するために添加され
たＦｅなど不純物の影響を除去し高い相互コンダクタン
スを維持しつつ、バッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の良好なヘテロ接合電界効果トラン
ジスタを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、ＩｎＰ基板上
のヘテロ接合電界効果トランジスタにおいて、キャリア
が走行する動作層と前記ＩｎＰ基板の間に存在するバッ
ファ層が、Ａｌｘ Ｉｎ１−ｘＡｓ（０．５≦ｘ≦１）
層、ＡｌｘＧａ １−ｘＡｓ（０≦ｘ≦１）層、Ｇａｘ
Ｉｎ１−ｘＰ（０．１≦ｘ≦１）層、Ａｌｘ Ｉｎ
１−ｘＰ（０．１≦ｘ≦１）層の少なくとも１層以上が
ＩｎＰ層中に挿入され該ＩｎＰ層と挿入された半導体層
との間でヘテロ界面を形成しているバッファ層であるこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
のヘテロ接合電界効果トランジスタにおいて、キャリア
が走行する動作層と前記ＩｎＰ基板の間に存在するバッ
ファ層が、Ａｌｘ Ｉｎ１−ｘＡｓ（０．５≦ｘ≦１）
層、ＡｌｘＧａ １−ｘＡｓ（０≦ｘ≦１）層、Ｇａｘ
Ｉｎ１−ｘＰ（０．１≦ｘ≦１）層、Ａｌｘ Ｉｎ
１−ｘＰ（０．１≦ｘ≦１）層の少なくとも１層以上が
ＩｎＰ層中に挿入され該ＩｎＰ層と挿入された半導体層
との間でヘテロ界面を形成しているバッファ層であるこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
【０００９】また、本発明は、ＩｎＰ基板上のヘテロ接
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記ＩｎＰ基板の間に位置するバッファ層が、
ＡｌｘＩｎ１−ｘＡｓ（０．５≦ｘ≦１）層、またはＡ
ｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層、またはＧａｘＩ
ｎ１−ｘＰ（０．１≦ｘ≦１）層、またはＡｌｘＩｎ
１−ｘＰ（０．１≦ｘ≦１）層の少なくとも１層以上と
Ｉｎ０．５２Ａｌ０．４８Ａｓから構成されることを特
徴とするヘテロ接合電界効果トランジスタである。
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記ＩｎＰ基板の間に位置するバッファ層が、
ＡｌｘＩｎ１−ｘＡｓ（０．５≦ｘ≦１）層、またはＡ
ｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層、またはＧａｘＩ
ｎ１−ｘＰ（０．１≦ｘ≦１）層、またはＡｌｘＩｎ
１−ｘＰ（０．１≦ｘ≦１）層の少なくとも１層以上と
Ｉｎ０．５２Ａｌ０．４８Ａｓから構成されることを特
徴とするヘテロ接合電界効果トランジスタである。
【００１０】また、本発明は、ＩｎＰ基板上のヘテロ接
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記ＩｎＰ基板の間に位置するバッファ層中に
ＡｌｘＩｎ１−ｘＡｓ（０．５５≦ｘ≦１）、ＡｌｘＧ
ａ１−ｘＡｓ（０≦ｘ≦１）、ＧａｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層、ＡｌｘＩｎ１−ｘＰ（０．１≦
ｘ≦１）の内少なくとも１種以上の半導体と、ＩｎＰ、
Ｉｎ０．５２Ａｌ０．４８Ａｓの内少なくとも１種以上
の半導体からなる超格子を少なくとも２周期以上含むこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
合電界効果トランジスタにおいて、キャリアが走行する
動作層と前記ＩｎＰ基板の間に位置するバッファ層中に
ＡｌｘＩｎ１−ｘＡｓ（０．５５≦ｘ≦１）、ＡｌｘＧ
ａ１−ｘＡｓ（０≦ｘ≦１）、ＧａｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層、ＡｌｘＩｎ１−ｘＰ（０．１≦
ｘ≦１）の内少なくとも１種以上の半導体と、ＩｎＰ、
Ｉｎ０．５２Ａｌ０．４８Ａｓの内少なくとも１種以上
の半導体からなる超格子を少なくとも２周期以上含むこ
とを特徴とするヘテロ接合電界効果トランジスタであ
る。
【００１１】
【作用】本発明では、バッファ層がＩｎＰ基板とバンド
ギャップが等しい物質、またはＩｎＰ基板よりもバンド
ギャップが大きい物質のみで構成されているため、Ａｌ
ＩｎＡｓ層が１×１０１５／ｃｍ３のｎ型となっている
ことに起因するバッファ層内における電子の蓄積が抑制
される。またヘテロ界面を構成する２層の組成比の差が
大きい、または構成物質が異なり、かつヘテロ界面を構
成する２層の格子定数が異なることにより歪みが加わっ
ているため、ヘテロ界面においてＩｎＰ基板に存在する
転位の動作層への伝搬、またはＩｎＰ基板を高抵抗化す
るために添加されたＦｅなど不純物の動作層への拡散が
抑制される。そのため結晶性の良好な動作層が得られ、
かつバッファ層を薄くすることができバッファ層中に電
子の伝導路が形成されない。したがってＦＥＴは相互コ
ンダクタンスを低減せずに、良好なピンチオフ特性が得
られる。
ギャップが等しい物質、またはＩｎＰ基板よりもバンド
ギャップが大きい物質のみで構成されているため、Ａｌ
ＩｎＡｓ層が１×１０１５／ｃｍ３のｎ型となっている
ことに起因するバッファ層内における電子の蓄積が抑制
される。またヘテロ界面を構成する２層の組成比の差が
大きい、または構成物質が異なり、かつヘテロ界面を構
成する２層の格子定数が異なることにより歪みが加わっ
ているため、ヘテロ界面においてＩｎＰ基板に存在する
転位の動作層への伝搬、またはＩｎＰ基板を高抵抗化す
るために添加されたＦｅなど不純物の動作層への拡散が
抑制される。そのため結晶性の良好な動作層が得られ、
かつバッファ層を薄くすることができバッファ層中に電
子の伝導路が形成されない。したがってＦＥＴは相互コ
ンダクタンスを低減せずに、良好なピンチオフ特性が得
られる。
【００１２】
【実施例】本発明の実施例について図面を参照して説明
する。 ［実施例１］本発明の一実施例を図１（ａ）（ｂ）に示
す。図１（ａ）は本発明の一実施例を示す断面構造図、
図１（ｂ）は図１（ａ）における伝導帯の変化を表した
エネルギーバンド図である。
する。 ［実施例１］本発明の一実施例を図１（ａ）（ｂ）に示
す。図１（ａ）は本発明の一実施例を示す断面構造図、
図１（ｂ）は図１（ａ）における伝導帯の変化を表した
エネルギーバンド図である。
【００１３】図１（ａ）に示す電界効果トランジスタ
は、ＩｎＰ基板（１１１）上にＩｎＰ基板から例えば１
０ｎｍ、２０ｎｍ、３０ｎｍ、１６０ｎｍ、１７０ｎ
ｍ、１８０ｎｍ離れた領域にＡｌＩｎＰ層（１１２）
（例えばＡｌＰ組成比０．３、膜厚２ｎｍ）を含むＩｎ
Ｐ層（１１３）（例えば膜厚２００ｎｍ）を成長し、さ
らにＧａＩｎＡｓ動作層（１１４）（例えばＧａＡｓ組
成比０．４７、膜厚４５ｎｍ）、ＡｌＩｎＡｓスペーサ
ー層（１１５）（例えばＡｌＡｓ組成比０．４８、膜厚
４ｎｍ）、ＡｌＩｎＡｓキャリア供給層（１１６）（例
えばＡｌＡｓ組成比０．４８、膜厚１５ｎｍ）、ＡｌＩ
ｎＡｓショットキー層（１１７）（例えばＡｌＡｓ組成
比０．４８、膜厚１５ｎｍ）を成長し、その上にオーミ
ック電極（ソース電極（１１８）、ドレイン電極（１１
９））、ショットキー電極（ゲート電極（１２０））を
配して作製される。
は、ＩｎＰ基板（１１１）上にＩｎＰ基板から例えば１
０ｎｍ、２０ｎｍ、３０ｎｍ、１６０ｎｍ、１７０ｎ
ｍ、１８０ｎｍ離れた領域にＡｌＩｎＰ層（１１２）
（例えばＡｌＰ組成比０．３、膜厚２ｎｍ）を含むＩｎ
Ｐ層（１１３）（例えば膜厚２００ｎｍ）を成長し、さ
らにＧａＩｎＡｓ動作層（１１４）（例えばＧａＡｓ組
成比０．４７、膜厚４５ｎｍ）、ＡｌＩｎＡｓスペーサ
ー層（１１５）（例えばＡｌＡｓ組成比０．４８、膜厚
４ｎｍ）、ＡｌＩｎＡｓキャリア供給層（１１６）（例
えばＡｌＡｓ組成比０．４８、膜厚１５ｎｍ）、ＡｌＩ
ｎＡｓショットキー層（１１７）（例えばＡｌＡｓ組成
比０．４８、膜厚１５ｎｍ）を成長し、その上にオーミ
ック電極（ソース電極（１１８）、ドレイン電極（１１
９））、ショットキー電極（ゲート電極（１２０））を
配して作製される。
【００１４】ただし、ＡｌＩｎＡｓキャリア供給層（１
１６）には例えば３×１０１８ｃｍ−３のＳｉを添加す
る。このように、バッファ層としてＩｎＰ層を用い、か
つ該ＩｎＰ層中にＩｎＰ層と構成物質が異なり、ＩｎＰ
層よりもバンドギャップが大きくかつＩｎＰと格子定数
が異なり歪み層となるＡｌＰ組成比０．３のＡｌＩｎＰ
層を挿入した構造を用いることで、ＩｎＰ基板に存在す
る転位の動作層への伝搬を抑制し、バッファ層厚が２０
０ｎｍと薄くできバッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の優れたトランジスタを得ることが
できる。
１６）には例えば３×１０１８ｃｍ−３のＳｉを添加す
る。このように、バッファ層としてＩｎＰ層を用い、か
つ該ＩｎＰ層中にＩｎＰ層と構成物質が異なり、ＩｎＰ
層よりもバンドギャップが大きくかつＩｎＰと格子定数
が異なり歪み層となるＡｌＰ組成比０．３のＡｌＩｎＰ
層を挿入した構造を用いることで、ＩｎＰ基板に存在す
る転位の動作層への伝搬を抑制し、バッファ層厚が２０
０ｎｍと薄くできバッファ層中に電子の伝導路が形成さ
れずピンチオフ特性の優れたトランジスタを得ることが
できる。
【００１５】なお、本実施例１では、バッファ層として
ＩｎＰ層と該ＩｎＰ層中に挿入したＡｌＰ組成比０．３
のＡｌＩｎＰ層からなるバッファ層を用いたがＡｌＰ組
成比０．３のＡｌＩｎＰ層はＡｌＰ組成比を０．１から
１の範囲で変化させても良い。ただし、ＡｌＰ組成比が
０．１より高くなるにつれＡｌＩｎＰ層を結晶性よく成
長できる膜厚（臨界膜厚）は薄くなるため、ＡｌＰ組成
比は０．２以上０．５以下が好ましい。さらに、ＡｌＰ
組成比０．３のＡｌＩｎＰをＡｌｘＩｎ１−ｘＡｓ
（０．５≦ｘ≦１）層、またはＡｌｘＧａ１−ｘＡｓ
（０≦ｘ≦１）層、またはＧａｘＩｎ１−ｘＰ（０．１
≦ｘ≦１）層とすること、あるいはＡｌｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層、ＡｌｘＩｎ１−ｘＡｓ（０．５
≦ｘ≦１）層、ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）
層、ＧａｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層のうち２
種以上を含むこともできる。
ＩｎＰ層と該ＩｎＰ層中に挿入したＡｌＰ組成比０．３
のＡｌＩｎＰ層からなるバッファ層を用いたがＡｌＰ組
成比０．３のＡｌＩｎＰ層はＡｌＰ組成比を０．１から
１の範囲で変化させても良い。ただし、ＡｌＰ組成比が
０．１より高くなるにつれＡｌＩｎＰ層を結晶性よく成
長できる膜厚（臨界膜厚）は薄くなるため、ＡｌＰ組成
比は０．２以上０．５以下が好ましい。さらに、ＡｌＰ
組成比０．３のＡｌＩｎＰをＡｌｘＩｎ１−ｘＡｓ
（０．５≦ｘ≦１）層、またはＡｌｘＧａ１−ｘＡｓ
（０≦ｘ≦１）層、またはＧａｘＩｎ１−ｘＰ（０．１
≦ｘ≦１）層とすること、あるいはＡｌｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層、ＡｌｘＩｎ１−ｘＡｓ（０．５
≦ｘ≦１）層、ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）
層、ＧａｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層のうち２
種以上を含むこともできる。
【００１６】また、本実施例１ではバッファ層を構成す
るＩｎＰ層、ＡｌＰ組成比０．３のＡｌＩｎＰ層の膜厚
を各々２００ｎｍ、２ｎｍとしたが、特に歪み層である
ＡｌＰ組成比０．３のＡｌＩｎＰ層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が４００ｎ
ｍを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、５０ｎｍより薄いとＩｎＰ基板に
存在する転位の動作層への伝搬やＩｎＰ基板中のＦｅな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は５０ｎｍから４００ｎｍの範囲であ
ることが好ましい。
るＩｎＰ層、ＡｌＰ組成比０．３のＡｌＩｎＰ層の膜厚
を各々２００ｎｍ、２ｎｍとしたが、特に歪み層である
ＡｌＰ組成比０．３のＡｌＩｎＰ層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が４００ｎ
ｍを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、５０ｎｍより薄いとＩｎＰ基板に
存在する転位の動作層への伝搬やＩｎＰ基板中のＦｅな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は５０ｎｍから４００ｎｍの範囲であ
ることが好ましい。
【００１７】また、本実施例１においてはバッファ層と
してＩｎＰ層にＡｌＩｎＰ層を基板（１１１）側、動作
層（１１４）側に３層づつ挿入した構造としたが、基板
側、動作層側のどちらか一方へ１層以上挿入すれば良
い。さらに動作層（１１４）をＧａＩｎＡｓ層としその
ＧａＡｓ組成比を０．４７としたが、ＧａＡｓ組成比を
０から１まで変化させることができる。また、動作層
（１１４）の構成物質ＩｎＰ、ＧａＩｎＡｓＰ、ＩｎＳ
ｂ、ＩｎＧａＳｂとすることもできる。同様にＡｌＩｎ
Ａｓスペーサー層（１１５）、ＡｌＩｎＡｓキャリア供
給層（１１６）、ＡｌＩｎＡｓショットキー層（１１
７）のＡｌＡｓ組成比についても、各々０．４８から１
まで変化させることが可能である。
してＩｎＰ層にＡｌＩｎＰ層を基板（１１１）側、動作
層（１１４）側に３層づつ挿入した構造としたが、基板
側、動作層側のどちらか一方へ１層以上挿入すれば良
い。さらに動作層（１１４）をＧａＩｎＡｓ層としその
ＧａＡｓ組成比を０．４７としたが、ＧａＡｓ組成比を
０から１まで変化させることができる。また、動作層
（１１４）の構成物質ＩｎＰ、ＧａＩｎＡｓＰ、ＩｎＳ
ｂ、ＩｎＧａＳｂとすることもできる。同様にＡｌＩｎ
Ａｓスペーサー層（１１５）、ＡｌＩｎＡｓキャリア供
給層（１１６）、ＡｌＩｎＡｓショットキー層（１１
７）のＡｌＡｓ組成比についても、各々０．４８から１
まで変化させることが可能である。
【００１８】さらに、ドーピング濃度は所望の濃度とす
ることができる。また、ドーパントについても本実施例
１では電子をキャリアとしたためｎ型ドーパントとし
て、Ｓｉを用いたが他の例えばＳ、Ｓｅなどのｎ型ドー
パントとなるものであればよい。またホールをキャリア
として用いるヘテロ接合電界効果トランジスタにおいて
は、例えばＢｅ、Ｃなどのｐ型ドーパントとなるものを
用いることができる。
ることができる。また、ドーパントについても本実施例
１では電子をキャリアとしたためｎ型ドーパントとし
て、Ｓｉを用いたが他の例えばＳ、Ｓｅなどのｎ型ドー
パントとなるものであればよい。またホールをキャリア
として用いるヘテロ接合電界効果トランジスタにおいて
は、例えばＢｅ、Ｃなどのｐ型ドーパントとなるものを
用いることができる。
【００１９】［実施例２］本発明の第２の実施例を図２
（ａ）（ｂ）に示す。図２（ａ）は本発明の第２の実施
例を示す断面構造図、図２（ｂ）は（ａ）における伝導
帯の変化を表したエネルギーバンド図である。図２
（ａ）に示す電界効果トランジスタは、ＩｎＰ基板（２
１１）上にＩｎＰ基板から例えば１０ｎｍ、２０ｎｍ、
３０ｎｍ、１６０ｎｍ、１７０ｎｍ、１８０ｎｍ離れた
領域にＧａＩｎＰ層（２１２）（例えばＧａＰ組成比
０．４、膜厚２ｎｍ）を含むＡｌ０．４８Ｉｎ０．５２
Ａｓ層（２１３）（例えば濃厚２００ｎｍ）を成長し、
さらにＧａＩｎＡｓ動作層（２１４）（例えばＧａＡｓ
組成比０．４７、膜厚４５ｎｍ）、ＡｌＩｎＡｓスペー
サー層（２１５）（例えばＡｌＡｓ組成比０．４８、膜
厚４ｎｍ）、ＡｌＩｎＡｓキャリア供給層（２１６）
（例えばＡｌＡｓ組成比０．４８、膜厚１５ｎｍ）、Ａ
ｌＩｎＡｓショットキー層（２１７）（例えばＡｌＡｓ
組成比０．４８、膜厚１５ｎｍ）を成長し、その上にオ
ーミック電極（ソース電極（２１８）、ドレイン電極
（２１９））、ショットキー電極（ゲート電極（２２
０））を配して作製される。
（ａ）（ｂ）に示す。図２（ａ）は本発明の第２の実施
例を示す断面構造図、図２（ｂ）は（ａ）における伝導
帯の変化を表したエネルギーバンド図である。図２
（ａ）に示す電界効果トランジスタは、ＩｎＰ基板（２
１１）上にＩｎＰ基板から例えば１０ｎｍ、２０ｎｍ、
３０ｎｍ、１６０ｎｍ、１７０ｎｍ、１８０ｎｍ離れた
領域にＧａＩｎＰ層（２１２）（例えばＧａＰ組成比
０．４、膜厚２ｎｍ）を含むＡｌ０．４８Ｉｎ０．５２
Ａｓ層（２１３）（例えば濃厚２００ｎｍ）を成長し、
さらにＧａＩｎＡｓ動作層（２１４）（例えばＧａＡｓ
組成比０．４７、膜厚４５ｎｍ）、ＡｌＩｎＡｓスペー
サー層（２１５）（例えばＡｌＡｓ組成比０．４８、膜
厚４ｎｍ）、ＡｌＩｎＡｓキャリア供給層（２１６）
（例えばＡｌＡｓ組成比０．４８、膜厚１５ｎｍ）、Ａ
ｌＩｎＡｓショットキー層（２１７）（例えばＡｌＡｓ
組成比０．４８、膜厚１５ｎｍ）を成長し、その上にオ
ーミック電極（ソース電極（２１８）、ドレイン電極
（２１９））、ショットキー電極（ゲート電極（２２
０））を配して作製される。
【００２０】ただし、ＡｌＩｎＡｓキャリア供給層（２
１６）には、例えば３×１０１８ｃｍ−３のＳｉを添加
する。このように、バッファ層としてＩｎＰ層を用い、
かつ該ＩｎＰ層中にＩｎＰ層と構成物質が異なり、Ｉｎ
Ｐ層よりもバンドキャップが大きくかつＩｎＰと格子定
数が異なり歪み層となるＧａＰ組成比０．４のＧａＩｎ
Ｐ層を挿入した構造を用いることで、ＩｎＰ基板に存在
する転位の動作層への伝搬を抑制し、バッファ層厚が２
００ｎｍと薄くできバッファ層中に電子の伝導路が形成
されずピンチオフ特性の優れたトランジスタを得ること
ができる。
１６）には、例えば３×１０１８ｃｍ−３のＳｉを添加
する。このように、バッファ層としてＩｎＰ層を用い、
かつ該ＩｎＰ層中にＩｎＰ層と構成物質が異なり、Ｉｎ
Ｐ層よりもバンドキャップが大きくかつＩｎＰと格子定
数が異なり歪み層となるＧａＰ組成比０．４のＧａＩｎ
Ｐ層を挿入した構造を用いることで、ＩｎＰ基板に存在
する転位の動作層への伝搬を抑制し、バッファ層厚が２
００ｎｍと薄くできバッファ層中に電子の伝導路が形成
されずピンチオフ特性の優れたトランジスタを得ること
ができる。
【００２１】なお、本実施例２では、バッファ層として
Ａｌ０．４８Ｉｎ０．５２Ａｓ層と該Ａｌ０．４８Ｉｎ
０．５２Ａｓ層中に挿入したＧａＰ組成比０．４のＧａ
ＩｎＰ層からなるバッファ層を用いたがＧａＰ組成比
０．４のＧａＩｎＰ層はＧａＰ組成比を０．１から１の
範囲で変化させても良い。ただしＧａＰ組成比が０．１
より高くなるにつれＧａＩｎＰ層を結晶性よく成長でき
る膜厚（臨界膜厚）は薄くなるため、ＧａＰ組成比は
０．２以上０．５以下が好ましい。さらに、Ａｌ
０．４８Ｉｎ０．５２Ａｓ層中に挿入したＧａＰ組成比
０．４のＧａＩｎＰ層をＡｌｘＩｎ１−ｘＡｓ（０．５
≦ｘ≦１）層、またはＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦
１）層、またはＡｌｘＩｎ１−ｘＰ（０．１≦ｘ≦１）
層とすること、あるいはＡｌｘＩｎ１−ｘＰ（０．１≦
ｘ≦１）層、ＡｌｘＩｎ１−ｘＡｓ（０．５≦ｘ≦１）
層、ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層、ＧａｘＩ
ｎ１−ｘＰ（０．１≦ｘ≦１）層のうち２種以上を含む
こともできる。
Ａｌ０．４８Ｉｎ０．５２Ａｓ層と該Ａｌ０．４８Ｉｎ
０．５２Ａｓ層中に挿入したＧａＰ組成比０．４のＧａ
ＩｎＰ層からなるバッファ層を用いたがＧａＰ組成比
０．４のＧａＩｎＰ層はＧａＰ組成比を０．１から１の
範囲で変化させても良い。ただしＧａＰ組成比が０．１
より高くなるにつれＧａＩｎＰ層を結晶性よく成長でき
る膜厚（臨界膜厚）は薄くなるため、ＧａＰ組成比は
０．２以上０．５以下が好ましい。さらに、Ａｌ
０．４８Ｉｎ０．５２Ａｓ層中に挿入したＧａＰ組成比
０．４のＧａＩｎＰ層をＡｌｘＩｎ１−ｘＡｓ（０．５
≦ｘ≦１）層、またはＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦
１）層、またはＡｌｘＩｎ１−ｘＰ（０．１≦ｘ≦１）
層とすること、あるいはＡｌｘＩｎ１−ｘＰ（０．１≦
ｘ≦１）層、ＡｌｘＩｎ１−ｘＡｓ（０．５≦ｘ≦１）
層、ＡｌｘＧａ１−ｘＡｓ（０≦ｘ≦１）層、ＧａｘＩ
ｎ１−ｘＰ（０．１≦ｘ≦１）層のうち２種以上を含む
こともできる。
【００２２】また、本実施例２では、バッファ層を構成
するＡｌ０．４８Ｉｎ０．５２Ａｓ層、ＧａＰ組成比
０．４のＧａＩｎＰ層の膜厚を各々２００ｎｍ、２ｎｍ
としたが、特に歪み層であるＧａＰ組成比０．４のＧａ
ＩｎＰ層厚は臨界膜厚以下であれば良い。ただし、バッ
ファ層全体の膜厚が４００ｎｍを越えるとバッファ層中
に電子がたまり伝導路を形成する恐れがあること、５０
ｎｍより薄いとＩｎＰ基板に存在する転位の動作層への
伝搬やＩｎＰ基板中のＦｅなどの不純物の拡散が除去し
きれない恐れがあることからバッファ層の総厚は５０ｎ
ｍから４００ｎｍの範囲であることが好ましい。
するＡｌ０．４８Ｉｎ０．５２Ａｓ層、ＧａＰ組成比
０．４のＧａＩｎＰ層の膜厚を各々２００ｎｍ、２ｎｍ
としたが、特に歪み層であるＧａＰ組成比０．４のＧａ
ＩｎＰ層厚は臨界膜厚以下であれば良い。ただし、バッ
ファ層全体の膜厚が４００ｎｍを越えるとバッファ層中
に電子がたまり伝導路を形成する恐れがあること、５０
ｎｍより薄いとＩｎＰ基板に存在する転位の動作層への
伝搬やＩｎＰ基板中のＦｅなどの不純物の拡散が除去し
きれない恐れがあることからバッファ層の総厚は５０ｎ
ｍから４００ｎｍの範囲であることが好ましい。
【００２３】また、本実施例２においてはバッファ層と
してＡｌ０．４８Ｉｎ０．５２Ａｓ層にＧａＩｎＰ層を
基板（２１１）側、動作層（２１４）側に３層づつ挿入
した構造としたが、基板側、動作層側のどちらか一方へ
１層以上挿入すれば良い。さらに動作層（２１４）をＧ
ａＩｎＡｓ層としそのＧａＡｓ組成比を０．４７とした
が、ＧａＡｓ組成比を０から１まで変化させることがで
きる。また動作層（２１４）の構成物質ＩｎＰ、ＧａＩ
ｎＡｓＰ、ＩｎＳｂ、ＩｎＧａＳｂとすることもでき
る。同様にＡｌＩｎＡｓスペーサー層（２１５）、Ａｌ
ＩｎＡｓキャリア供給層（２１６）、ＡｌＩｎＡｓショ
ットキー層（２１７）のＡｌＡｓ組成比についても、各
々０．４８から１まで変化させることが可能である。
してＡｌ０．４８Ｉｎ０．５２Ａｓ層にＧａＩｎＰ層を
基板（２１１）側、動作層（２１４）側に３層づつ挿入
した構造としたが、基板側、動作層側のどちらか一方へ
１層以上挿入すれば良い。さらに動作層（２１４）をＧ
ａＩｎＡｓ層としそのＧａＡｓ組成比を０．４７とした
が、ＧａＡｓ組成比を０から１まで変化させることがで
きる。また動作層（２１４）の構成物質ＩｎＰ、ＧａＩ
ｎＡｓＰ、ＩｎＳｂ、ＩｎＧａＳｂとすることもでき
る。同様にＡｌＩｎＡｓスペーサー層（２１５）、Ａｌ
ＩｎＡｓキャリア供給層（２１６）、ＡｌＩｎＡｓショ
ットキー層（２１７）のＡｌＡｓ組成比についても、各
々０．４８から１まで変化させることが可能である。
【００２４】さらにドーピング濃度は所望の濃度とする
ことができる。また、ドーパントについても本実施例で
は電子をキャリアとしたためｎ型ドーパントとして、Ｓ
ｉを用いたが他の例えばＳ、Ｓｅなどのｎ型ドーパント
となるものであればよい。またホールをキャリアとして
用いるヘテロ接合電界効果トランジスタにおいては例え
ばＢｅ、Ｃなどのｐ型ドーパントとなるものを用いるこ
とができる。
ことができる。また、ドーパントについても本実施例で
は電子をキャリアとしたためｎ型ドーパントとして、Ｓ
ｉを用いたが他の例えばＳ、Ｓｅなどのｎ型ドーパント
となるものであればよい。またホールをキャリアとして
用いるヘテロ接合電界効果トランジスタにおいては例え
ばＢｅ、Ｃなどのｐ型ドーパントとなるものを用いるこ
とができる。
【００２５】［実施例３］ 本発明の第３の実施例を図３（ａ）（ｂ）に示す。図３
（ａ）は本発明の第３の実施例を示す断面構造図、図３
（ｂ）は（ａ）における伝導帯の変化を表したエネルギ
ーバンド図である。図３（ａ）に示す電界効果トランジ
スタは、ＩｎＰ基板（３１１）上にＩｎＰ層（３１３）
（例えば膜厚８ｎｍ）とＡｌＧａＡｓ層（３１２）（例
えばＡｌＡｓ組成比０．３、膜厚２ｎｍ）とからなる超
格子（３１４）（例えば１５周期）、ＧａＩｎＡｓ動作
層（３１５）（例えばＧａＡｓ組成比０．４７、膜厚４
５ｎｍ）、ＡｌＩｎＡｓスペーサ層（３１６）（例えば
ＡｌＡｓ組成比０．４８、膜厚４ｎｍ）、ＡｌＩｎＡｓ
キャリア供給層（３１７）（例えばＡｌＡｓ組成比０．
４８、膜厚１５ｎｍ）、ＡｌＩｎＡｓショットキー層
（３１８）（例えばＡｌＡｓ組成比０．４８、膜厚１５
ｎｍ）を成長し、その上にオーミック電極（ソース電極
（３１９）、ドレイン電極（３２０））、ショットキー
電極（ゲート電極（３２１））を配して作製される。
（ａ）は本発明の第３の実施例を示す断面構造図、図３
（ｂ）は（ａ）における伝導帯の変化を表したエネルギ
ーバンド図である。図３（ａ）に示す電界効果トランジ
スタは、ＩｎＰ基板（３１１）上にＩｎＰ層（３１３）
（例えば膜厚８ｎｍ）とＡｌＧａＡｓ層（３１２）（例
えばＡｌＡｓ組成比０．３、膜厚２ｎｍ）とからなる超
格子（３１４）（例えば１５周期）、ＧａＩｎＡｓ動作
層（３１５）（例えばＧａＡｓ組成比０．４７、膜厚４
５ｎｍ）、ＡｌＩｎＡｓスペーサ層（３１６）（例えば
ＡｌＡｓ組成比０．４８、膜厚４ｎｍ）、ＡｌＩｎＡｓ
キャリア供給層（３１７）（例えばＡｌＡｓ組成比０．
４８、膜厚１５ｎｍ）、ＡｌＩｎＡｓショットキー層
（３１８）（例えばＡｌＡｓ組成比０．４８、膜厚１５
ｎｍ）を成長し、その上にオーミック電極（ソース電極
（３１９）、ドレイン電極（３２０））、ショットキー
電極（ゲート電極（３２１））を配して作製される。
【００２６】ただし、ＡｌＩｎＡｓキャリア供給層（３
１７）には、例えば３×１０１８ｃｍ−３のＳｉを添加
する。このように、バッファ層としてＩｎＰ層（３１
３）と、該ＩｎＰ層（３１３）とは構成物質が異なり、
ＩｎＰ層（３１３）よりもバンドギャップが大きくかつ
ＩｎＰと格子定数が異なり歪み層となるＡｌＡｓ組成比
０．３のＡｌＧａＡｓ層（３１２）とから構成される超
格子を用いることで、ＩｎＰ基板に存在する転位の動作
層への伝搬を抑制し、バッファ層厚が１５０ｎｍと薄く
できバッファ層中に電子の伝導路が形成されずピンチオ
フ特性の優れたトランジスタを得ることができる。
１７）には、例えば３×１０１８ｃｍ−３のＳｉを添加
する。このように、バッファ層としてＩｎＰ層（３１
３）と、該ＩｎＰ層（３１３）とは構成物質が異なり、
ＩｎＰ層（３１３）よりもバンドギャップが大きくかつ
ＩｎＰと格子定数が異なり歪み層となるＡｌＡｓ組成比
０．３のＡｌＧａＡｓ層（３１２）とから構成される超
格子を用いることで、ＩｎＰ基板に存在する転位の動作
層への伝搬を抑制し、バッファ層厚が１５０ｎｍと薄く
できバッファ層中に電子の伝導路が形成されずピンチオ
フ特性の優れたトランジスタを得ることができる。
【００２７】なお、本実施例３では、バッファ層として
Ｉｎｐ層とＡｌＡｓ組成比０．３のＡｌＧａＡｓ層から
なる超格子を用いたがＡｌＡｓ組成比０．３のＡｌＧａ
Ａｓ層はＡｌＡｓ組成比を０から１の範囲で変化させて
も良い。さらにＡｌＡｓ組成比０．３のＡｌＧａＡｓ層
をＡｌｘＩｎ１−ｘＡｓ（０．５≦ｘ≦１）層、または
ＧａｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層、またはＡｌ
ｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層とすること、ある
いはＡｌｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層、Ａｌｘ
Ｉｎ１−ｘＡｓ（０．５≦ｘ≦１）層、ＡｌｘＧａ
１−ｘＡｓ（０≦ｘ≦１）層、ＧａｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層のうち２層以上を含むこともでき
る。
Ｉｎｐ層とＡｌＡｓ組成比０．３のＡｌＧａＡｓ層から
なる超格子を用いたがＡｌＡｓ組成比０．３のＡｌＧａ
Ａｓ層はＡｌＡｓ組成比を０から１の範囲で変化させて
も良い。さらにＡｌＡｓ組成比０．３のＡｌＧａＡｓ層
をＡｌｘＩｎ１−ｘＡｓ（０．５≦ｘ≦１）層、または
ＧａｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層、またはＡｌ
ｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層とすること、ある
いはＡｌｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層、Ａｌｘ
Ｉｎ１−ｘＡｓ（０．５≦ｘ≦１）層、ＡｌｘＧａ
１−ｘＡｓ（０≦ｘ≦１）層、ＧａｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層のうち２層以上を含むこともでき
る。
【００２８】また、本実施例３では超格子を構成するＩ
ｎＰ層、ＡｌＡｓ組成比０．３のＡｌＧａＡｓ層の膜厚
を各々８ｎｍ、２ｎｍとしたが、特に歪み層であるＡｌ
Ａｓ組成比０．３のＡｌＧａＡｓ層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が４００ｎ
ｍを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、５０ｎｍより薄いとＩｎＰ基板に
存在する転位の動作層への伝搬やＩｎＰ基板中のＦｅな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は５０ｎｍから４００ｎｍの範囲であ
ることが好ましい。さらに動作層（３１５）をＧａＩｎ
Ａｓ層としてのＧａＡｓ組成比を０．４７としたが、Ｇ
ａＡｓ組成比を０から１まで変化させることができる。
ｎＰ層、ＡｌＡｓ組成比０．３のＡｌＧａＡｓ層の膜厚
を各々８ｎｍ、２ｎｍとしたが、特に歪み層であるＡｌ
Ａｓ組成比０．３のＡｌＧａＡｓ層厚は臨界膜厚以下で
あれば良い。ただし、バッファ層全体の膜厚が４００ｎ
ｍを越えるとバッファ層中に電子がたまり伝導路を形成
する恐れがあること、５０ｎｍより薄いとＩｎＰ基板に
存在する転位の動作層への伝搬やＩｎＰ基板中のＦｅな
どの不純物の拡散が除去しきれない恐れがあることから
バッファ層の総厚は５０ｎｍから４００ｎｍの範囲であ
ることが好ましい。さらに動作層（３１５）をＧａＩｎ
Ａｓ層としてのＧａＡｓ組成比を０．４７としたが、Ｇ
ａＡｓ組成比を０から１まで変化させることができる。
【００２９】また、動作層（３１５）の構成物質をＩｎ
Ｐ、ＧａＩｎＡｓＰ、ＩｎＳｂ、ＩｎＧａＳｂとするこ
ともできる。同様にＡｌＩｎＡｓスペーサー層（３１
６）、ＡｌＩｎＡｓキャリア供給層（３１７）、ＡｌＩ
ｎＡｓショットキー層（３１８）のＡｌＡｓ組成比につ
いても、各々０．４８から１まで変化させることが可能
である。さらに、ドーピング濃度は所望の濃度とするこ
とができる。また、ドーパントについても本実施例では
電子をキャリアとしたためｎ型ドーパントとして、Ｓｉ
を用いたが他の例えばＳ、Ｓｅなどのｎ型ドーパントと
なるものであればよい。またホールをキャリアとして用
いるヘテロ接合電界効果トランジスタにおいては、例え
ばＢｅ、Ｃなどのｐ型ドーパントとなるものを用いるこ
とができる。
Ｐ、ＧａＩｎＡｓＰ、ＩｎＳｂ、ＩｎＧａＳｂとするこ
ともできる。同様にＡｌＩｎＡｓスペーサー層（３１
６）、ＡｌＩｎＡｓキャリア供給層（３１７）、ＡｌＩ
ｎＡｓショットキー層（３１８）のＡｌＡｓ組成比につ
いても、各々０．４８から１まで変化させることが可能
である。さらに、ドーピング濃度は所望の濃度とするこ
とができる。また、ドーパントについても本実施例では
電子をキャリアとしたためｎ型ドーパントとして、Ｓｉ
を用いたが他の例えばＳ、Ｓｅなどのｎ型ドーパントと
なるものであればよい。またホールをキャリアとして用
いるヘテロ接合電界効果トランジスタにおいては、例え
ばＢｅ、Ｃなどのｐ型ドーパントとなるものを用いるこ
とができる。
【００３０】［実施例４］ 本発明の第４の実施例を図４（ａ）（ｂ）に示す。図４
（ａ）は本発明の第４の実施例を示す断面構造図、図４
（ｂ）は（ａ）における伝導帯の変化を表したエネルギ
ーバンド図である。図４（ａ）に示す電界効果トランジ
スタは、ＩｎＰ基板（４１１）上にＩｎ０．５２Ａｌ
０．４８Ａｓ層（４１３）（例えば膜厚４ｎｍ）とＡｌ
ＩｎＡｓ層（４１２）（例えばＡｌＡｓ組成比０．７、
膜厚２ｎｍ）とからなる超格子（４１４）（例えば２０
周期）、ＧａＩｎＡｓ動作層（４１５）（例えばＧａＡ
ｓ組成比０．４７、膜厚４５ｎｍ）、ＡｌＩｎＡｓスペ
ーサ層（４１６）（例えばＡｌＡｓ組成比０．４８、膜
厚４ｎｍ）、ＡｌＩｎＡｓキャリア供給層（４１７）
（例えばＡｌＡｓ組成比０．４８、膜厚１５ｎｍ）、Ａ
ｌＩｎＡｓショットキー層（４１８）（例えばＡｌＡｓ
組成比０．４８、膜厚１５ｎｍ）を成長し、その上にオ
ーミック電極（ソース電極（４１９）、ドレイン電極
（４２０））、ショットキー電極（ゲート電極（４２
１））を配して作製される。
（ａ）は本発明の第４の実施例を示す断面構造図、図４
（ｂ）は（ａ）における伝導帯の変化を表したエネルギ
ーバンド図である。図４（ａ）に示す電界効果トランジ
スタは、ＩｎＰ基板（４１１）上にＩｎ０．５２Ａｌ
０．４８Ａｓ層（４１３）（例えば膜厚４ｎｍ）とＡｌ
ＩｎＡｓ層（４１２）（例えばＡｌＡｓ組成比０．７、
膜厚２ｎｍ）とからなる超格子（４１４）（例えば２０
周期）、ＧａＩｎＡｓ動作層（４１５）（例えばＧａＡ
ｓ組成比０．４７、膜厚４５ｎｍ）、ＡｌＩｎＡｓスペ
ーサ層（４１６）（例えばＡｌＡｓ組成比０．４８、膜
厚４ｎｍ）、ＡｌＩｎＡｓキャリア供給層（４１７）
（例えばＡｌＡｓ組成比０．４８、膜厚１５ｎｍ）、Ａ
ｌＩｎＡｓショットキー層（４１８）（例えばＡｌＡｓ
組成比０．４８、膜厚１５ｎｍ）を成長し、その上にオ
ーミック電極（ソース電極（４１９）、ドレイン電極
（４２０））、ショットキー電極（ゲート電極（４２
１））を配して作製される。
【００３１】ただし、ＡｌＩｎＡｓキャリア供給層（４
１７）には、例えば３×１０１８ｃｍ−３のＳｉを添加
する。このようにバッファ層としてＩｎ０．５２Ａｌ
０．４８Ａｓ層（４１３）とＩｎ０．５２Ａｌ０．４８
Ａｓ層（４１３）よりもバンドギャップが大きくかつＩ
ｎ０．５２Ａｌ０．４８Ａｓ層（４１３）とは格子定数
が異なり歪み層となるＩｎ０．３Ａｌ０．７Ａｓ層（４
１２）とからなる超格子を用いることで、ＩｎＰ基板に
存在する転位の動作層への伝搬を抑制し、バッファ層厚
が１２０ｎｍと薄くできバッファ層中に電子の伝導路が
形成されずピンチオフ特性の優れたトランジスタを得る
ことができる。
１７）には、例えば３×１０１８ｃｍ−３のＳｉを添加
する。このようにバッファ層としてＩｎ０．５２Ａｌ
０．４８Ａｓ層（４１３）とＩｎ０．５２Ａｌ０．４８
Ａｓ層（４１３）よりもバンドギャップが大きくかつＩ
ｎ０．５２Ａｌ０．４８Ａｓ層（４１３）とは格子定数
が異なり歪み層となるＩｎ０．３Ａｌ０．７Ａｓ層（４
１２）とからなる超格子を用いることで、ＩｎＰ基板に
存在する転位の動作層への伝搬を抑制し、バッファ層厚
が１２０ｎｍと薄くできバッファ層中に電子の伝導路が
形成されずピンチオフ特性の優れたトランジスタを得る
ことができる。
【００３２】なお、本実施例４ではバッファ層としてＩ
ｎ０．５２Ａｌ０．４８Ａｓ層とＡｌＡｓ組成比０．７
のＡｌＩｎＡｓ層からなる超格子を用いたがＡｌＡｓ組
成比０．７のＡｌＩｎＡｓ層はＡｌＡｓ組成比を０．５
から１の範囲で変化させても良い。ただしＡｌＡｓ組成
比が０．５より高くなるにつれＡｌＩｎＡｓ層を結晶性
よく成長できる膜厚（臨界膜厚）は薄くなるため、Ａｌ
Ａｓ組成比は０．５５以上０．８以下が好ましい。さら
にＡｌＡｓ組成比０．７のＡｌＩｎＡｓ層を、ＡｌｘＧ
ａ１−ｘＡｓ（０≦ｘ≦１）層、またはＧａｘＩｎ
１−ｘＰ（０．１≦ｘ≦１）層、またはＡｌｘＩｎ
１−ｘＰ（０．１≦ｘ≦１）層とすること、あるいはＡ
ｌｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層、ＡｌｘＩｎ
１−ｘＡｓ（０．５≦ｘ≦１）層、ＡｌｘＧａ１−ｘＡ
ｓ（０≦ｘ≦１）層、ＧａｘＩｎ１−ｘＰ（０．１≦ｘ
≦１）層のうち２層以上を含むこともできる。
ｎ０．５２Ａｌ０．４８Ａｓ層とＡｌＡｓ組成比０．７
のＡｌＩｎＡｓ層からなる超格子を用いたがＡｌＡｓ組
成比０．７のＡｌＩｎＡｓ層はＡｌＡｓ組成比を０．５
から１の範囲で変化させても良い。ただしＡｌＡｓ組成
比が０．５より高くなるにつれＡｌＩｎＡｓ層を結晶性
よく成長できる膜厚（臨界膜厚）は薄くなるため、Ａｌ
Ａｓ組成比は０．５５以上０．８以下が好ましい。さら
にＡｌＡｓ組成比０．７のＡｌＩｎＡｓ層を、ＡｌｘＧ
ａ１−ｘＡｓ（０≦ｘ≦１）層、またはＧａｘＩｎ
１−ｘＰ（０．１≦ｘ≦１）層、またはＡｌｘＩｎ
１−ｘＰ（０．１≦ｘ≦１）層とすること、あるいはＡ
ｌｘＩｎ１−ｘＰ（０．１≦ｘ≦１）層、ＡｌｘＩｎ
１−ｘＡｓ（０．５≦ｘ≦１）層、ＡｌｘＧａ１−ｘＡ
ｓ（０≦ｘ≦１）層、ＧａｘＩｎ１−ｘＰ（０．１≦ｘ
≦１）層のうち２層以上を含むこともできる。
【００３３】また、本実施例４では、超格子を構成する
Ｉｎ０．５２Ａｌ０．４８Ａｓ層、ＡｌＡｓ組成比０．
７のＡｌＩｎＡｓ層の膜厚を各々４ｎｍ、２ｎｍとした
が、特に歪み層であるＡｌＡｓ組成比０．７のＡｌＩｎ
Ａｓ層厚は臨界膜厚以下であれば良い。ただし、バッフ
ァ層全体の膜厚が４００ｎｍを越えるとバッファ層中に
電子がたまり伝導路を形成する恐れがあること、５０ｎ
ｍより薄いとＩｎＰ基板に存在する転位の動作層への伝
搬やＩｎＰ基板中のＦｅなどの不純物の拡散が除去しき
れない恐れがあることからバッファ層の総厚は５０ｎｍ
から４００ｎｍの範囲であることが好ましい。
Ｉｎ０．５２Ａｌ０．４８Ａｓ層、ＡｌＡｓ組成比０．
７のＡｌＩｎＡｓ層の膜厚を各々４ｎｍ、２ｎｍとした
が、特に歪み層であるＡｌＡｓ組成比０．７のＡｌＩｎ
Ａｓ層厚は臨界膜厚以下であれば良い。ただし、バッフ
ァ層全体の膜厚が４００ｎｍを越えるとバッファ層中に
電子がたまり伝導路を形成する恐れがあること、５０ｎ
ｍより薄いとＩｎＰ基板に存在する転位の動作層への伝
搬やＩｎＰ基板中のＦｅなどの不純物の拡散が除去しき
れない恐れがあることからバッファ層の総厚は５０ｎｍ
から４００ｎｍの範囲であることが好ましい。
【００３４】さらに、動作層（４１５）をＧａＩｎＡｓ
層としそのＧａＡｓ組成比を０．４７としたが、ＧａＡ
ｓ組成比を０から１まで変化させることができる。また
動作層（４１５）の構成物質をＩｎＰ、ＧａＩｎＡｓ
Ｐ、ＩｎＳｂ、ＩｎＧａＳｂとすることもできる。同様
にＡｌＩｎＡｓスペーサー層（４１６）、ＡｌＩｎＡｓ
キャリア供給層（４１７）、ＡｌＩｎＡｓショットキー
層（４１８）のＡｌＡｓ組成比についても、各々０．４
８から１まで変化させることが可能である。さらにドー
ピング濃度は所望の濃度とすることができる。また、ド
ーパントについても本実施例４では電子をキャリアとし
たためｎ型ドーパントとして、Ｓｉを用いたが他の例え
ばＳ、Ｓｅなどのｎ型ドーパントとなるものであればよ
い。またホールをキャリアとして用いるヘテロ接合電界
効果トランジスタにおいては例えばＢｅ、Ｃなどのｐ型
ドーパントとなるものを用いることができる。
層としそのＧａＡｓ組成比を０．４７としたが、ＧａＡ
ｓ組成比を０から１まで変化させることができる。また
動作層（４１５）の構成物質をＩｎＰ、ＧａＩｎＡｓ
Ｐ、ＩｎＳｂ、ＩｎＧａＳｂとすることもできる。同様
にＡｌＩｎＡｓスペーサー層（４１６）、ＡｌＩｎＡｓ
キャリア供給層（４１７）、ＡｌＩｎＡｓショットキー
層（４１８）のＡｌＡｓ組成比についても、各々０．４
８から１まで変化させることが可能である。さらにドー
ピング濃度は所望の濃度とすることができる。また、ド
ーパントについても本実施例４では電子をキャリアとし
たためｎ型ドーパントとして、Ｓｉを用いたが他の例え
ばＳ、Ｓｅなどのｎ型ドーパントとなるものであればよ
い。またホールをキャリアとして用いるヘテロ接合電界
効果トランジスタにおいては例えばＢｅ、Ｃなどのｐ型
ドーパントとなるものを用いることができる。
【００３５】
【発明の効果】本発明によって、ＩｎＰ基板に存在する
転位の動作層への伝搬、またはＩｎＰ基板を高抵抗化す
るために添加されたＦｅなど不純物の動作層への影響を
除去し高い相互コンダクタンスを維持しつつ、バッファ
層中に電子の伝導路が形成されずピンチオフ特性の良好
なヘテロ接合電界効果トランジスタを得ることができる
ものである。
転位の動作層への伝搬、またはＩｎＰ基板を高抵抗化す
るために添加されたＦｅなど不純物の動作層への影響を
除去し高い相互コンダクタンスを維持しつつ、バッファ
層中に電子の伝導路が形成されずピンチオフ特性の良好
なヘテロ接合電界効果トランジスタを得ることができる
ものである。
【図１】本発明の一実施例を示す構造断面図とエネルギ
ーバンド図である。
ーバンド図である。
【図２】本発明の第２の実施例を示す構造断面図とエネ
ルギーバンド図である。
ルギーバンド図である。
【図３】本発明の第３の実施例を示す構造断面図とエネ
ルギーバンド図である。
ルギーバンド図である。
【図４】本発明の第４の実施例を示す構造断面図とエネ
ルギーバンド図である。
ルギーバンド図である。
【図５】従来例を示す構造断面図とエネルギーバンド図
である。
である。
１１１ ＩｎＰ基板 １１２ ＡｌＩｎＰ層 １１３ ＩｎＰ層 １１４ ＩｎＧａＡｓ動作層 １１５ ＡｌＩｎＡｓスペーサー層 １１６ ＡｌＩｎＡｓキャリア供給層 １１７ ＡｌＩｎＡｓショットキー層 １１８ ソース電極 １１９ ドレイン電極 １２０ ゲート電極 ２１１ ＩｎＰ基板 ２１２ ＧａＩｎＰ ２１３ Ａｌ０．４８Ｉｎ０．５２Ａｓ層 ２１４ ＩｎＧａＡｓ動作層 ２１５ ＡｌＩｎＡｓスペーサ層 ２１６ ＡｌＩｎＡｓキャリア供給層 ２１７ ＡｌＩｎＡｓショットキー層 ２１８ ソース電極 ２１９ ドレイン電極 ２２０ ゲート電極 ３１１ ＩｎＰ基板 ３１２ ＡｌＧａＡｓ層 ３１３ ＩｎＰ層 ３１４ 超格子 ３１５ ＩｎＧａＡｓ動作層 ３１６ ＡｌＩｎＡｓスペーサ層 ３１７ ＡｌＩｎＡｓキャリア供給層 ３１８ ＡｌＩｎＡｓショットキー層 ３１９ ソース電極 ３２０ ドレイン電極 ３２１ ゲート電極 ４１１ ＩｎＰ層 ４１２ ＡｌＡｓ組成比０．７のＡｌＩｎＡｓ層 ４１３ Ａｌ０．４８Ｉｎ０．５２Ａｓ層 ４１４ 超格子 ４１５ ＩｎＧａＡｓ動作層 ４１６ ＡｌＩｎＡｓスペーサ層 ４１７ ＡｌＩｎＡｓキャリア供給層 ４１８ ＡｌＩｎＡｓショットキー層 ４１９ ソース電極 ４２０ ドレイン電極 ４２１ ゲート電極 ５１１ ＩｎＰ基板 ５１２ ＩｎＡｌＡｓ／ＩｎＡｌＧａＡｓ超格子 ５１３ ＩｎＧａＡｓ動作層 ５１４ ｎ−ＩｎＡｌＡｓ電子供給層 ５１５ ｎ−ＩｎＧａＡｓコンタクト層 ５１６ ソース電極 ５１７ ゲート電極 ５１８ ドレイン電極
Claims (3)
- 【請求項１】 ＩｎＰ基板上のヘテロ接合電界効果トラ
ンジスタにおいて、キャリアが走行する動作層と前記Ｉ
ｎＰ基板の間に存在するバッファ層が、ＡｌｘＩｎ
１−ｘＡｓ（０．５≦ｘ≦１）層、ＡｌｘＧａ １−ｘＡ
ｓ（０≦ｘ≦１）層、ＧａｘＩｎ １−ｘＰ（０．１≦ｘ
≦１）層、ＡｌｘＩｎ １−ｘＰ（０．１≦ｘ≦１）層の
少なくとも１層以上がＩｎＰ層中に挿入され該ＩｎＰ層
と挿入された半導体層との間でヘテロ界面を形成してい
るバッファ層であることを特徴とするヘテロ接合電界効
果トランジスタ。 - 【請求項２】 ＩｎＰ基板上のヘテロ接合電界効果トラ
ンジスタにおいて、キャリアが走行する動作層と前記Ｉ
ｎＰ基板の間に位置するバッファ層が、ＡｌｘＩｎ１−
ｘＡｓ（０．５≦ｘ≦１）層、またはＡｌｘＧａ １−ｘ
Ａｓ（０≦ｘ≦１）層、またはＧａｘ Ｉｎ １−ｘＰ
（０．１≦ｘ≦１）層、またはＡｌｘＩｎ１−ｘＰ
（０．１≦ｘ≦１）層の少なくとも１層以上とＩｎ
０．５２Ａｌ０．４８Ａｓから構成されることを特徴と
するヘテロ接合電界効果トランジスタ。 - 【請求項３】 ＩｎＰ基板上のヘテロ接合電界効果トラ
ンジスタにおいて、キャリアが走行する動作層と前記Ｉ
ｎＰ基板の間に位置するバッファ層中にＡｌｘＩｎ
１−ｘＡｓ（０．５５≦ｘ≦１）、ＡｌｘＧａ １−ｘＡ
ｓ（０≦ｘ≦１）、Ｇａｘ Ｉｎ １−ｘＰ（０．１≦Ｘ
≦１）層、Ａｌｘ Ｉｎ１−ｘＰ（０．１≦ｘ≦１）の
内少なくとも１種以上の半導体と、ＩｎＰ、Ｉｎ
０．５２Ａｌ０．４８Ａｓの内少なくとも１種以上の半
導体からなる超格子を少なくとも２周期以上含むことを
特徴とするヘテロ接合電界効果トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058041A JP2730511B2 (ja) | 1995-02-22 | 1995-02-22 | ヘテロ接合電界効果トランジスタ |
| US08/604,249 US5856685A (en) | 1995-02-22 | 1996-02-21 | Heterojunction field effect transistor |
| DE19606635A DE19606635A1 (de) | 1995-02-22 | 1996-02-22 | Heteroübergangs-Feldeffekttransistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058041A JP2730511B2 (ja) | 1995-02-22 | 1995-02-22 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236753A JPH08236753A (ja) | 1996-09-13 |
| JP2730511B2 true JP2730511B2 (ja) | 1998-03-25 |
Family
ID=13072859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7058041A Expired - Fee Related JP2730511B2 (ja) | 1995-02-22 | 1995-02-22 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730511B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3141841B2 (ja) | 1998-05-28 | 2001-03-07 | 日本電気株式会社 | ヘテロ接合電界効果トランジスタ |
| CN113314398B (zh) * | 2021-05-25 | 2024-02-06 | 中国科学院苏州纳米技术与纳米仿生研究所 | 在GaP/Si衬底上外延生长InGaAs薄膜的方法及InGaAs薄膜 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63278277A (ja) * | 1987-05-09 | 1988-11-15 | Fujitsu Ltd | 化合物半導体装置 |
| JPH04340232A (ja) * | 1991-01-24 | 1992-11-26 | Toshiba Corp | ヘテロ接合型半導体装置及びその製造方法 |
| JPH0574819A (ja) * | 1991-09-12 | 1993-03-26 | Fujitsu Ltd | 化合物半導体装置 |
-
1995
- 1995-02-22 JP JP7058041A patent/JP2730511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08236753A (ja) | 1996-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |