JP2500457B2 - ヘテロ接合電界効果トランジスタ - Google Patents
ヘテロ接合電界効果トランジスタInfo
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- JP2500457B2 JP2500457B2 JP17109593A JP17109593A JP2500457B2 JP 2500457 B2 JP2500457 B2 JP 2500457B2 JP 17109593 A JP17109593 A JP 17109593A JP 17109593 A JP17109593 A JP 17109593A JP 2500457 B2 JP2500457 B2 JP 2500457B2
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Description
【０００１】
【産業上の利用分野】へテロ接合電界効果トランジスタ
に関し、特に、高周波（ミリ波帯）・高出力のへテロ接
合電界効果トランジスタに関する。
に関し、特に、高周波（ミリ波帯）・高出力のへテロ接
合電界効果トランジスタに関する。
【０００２】
【従来の技術】この種従来のへテロ接合電界効果トラン
ジスタを図３に示す。図３の（ａ）に示されたものは、
ダブルへテロ接合型のトランジスタであって、半絶縁性
ＧａＡｓ基板１上に、ＧａＡｓバッファ層２、Ｓｉドー
プＡｌＧａＡｓ層７ａ、ノンドープＩｎＧａＡｓ層６
ａ、ＳｉドープＡｌＧａＡｓ層７ｂ、ＳｉドープＧａＡ
ｓ層８を順次積層し、ＳｉドープＡｌＧａＡｓ層７ｂの
リセス部にゲート電極９を、ゲート電極９を挾んでＳｉ
ドープＧａＡｓ層８上にソース電極１０、ドレイン電極
１１を形成したものである。
ジスタを図３に示す。図３の（ａ）に示されたものは、
ダブルへテロ接合型のトランジスタであって、半絶縁性
ＧａＡｓ基板１上に、ＧａＡｓバッファ層２、Ｓｉドー
プＡｌＧａＡｓ層７ａ、ノンドープＩｎＧａＡｓ層６
ａ、ＳｉドープＡｌＧａＡｓ層７ｂ、ＳｉドープＧａＡ
ｓ層８を順次積層し、ＳｉドープＡｌＧａＡｓ層７ｂの
リセス部にゲート電極９を、ゲート電極９を挾んでＳｉ
ドープＧａＡｓ層８上にソース電極１０、ドレイン電極
１１を形成したものである。
【０００３】この構造の特徴は、チャネル層であるノン
ドープＩｎＧａＡｓ層６ａを、第１、第２の二つの電子
供給層（ＳｉドープＡｌＧａＡｓ層７ｂ、７ａ）で挟み
込んだ点であり、この構造のトランジスタでは、チャネ
ル層にシングルへテロ接合の場合と比較して約２倍の２
次元電子ガスを存在させることが可能になり、最大電流
を約２倍とすることができる。したがって、高出力トラ
ンジスタを実現することができる。
ドープＩｎＧａＡｓ層６ａを、第１、第２の二つの電子
供給層（ＳｉドープＡｌＧａＡｓ層７ｂ、７ａ）で挟み
込んだ点であり、この構造のトランジスタでは、チャネ
ル層にシングルへテロ接合の場合と比較して約２倍の２
次元電子ガスを存在させることが可能になり、最大電流
を約２倍とすることができる。したがって、高出力トラ
ンジスタを実現することができる。
【０００４】図３の（ｂ）に示すものは、ドープトチャ
ネル型と称されるものであって、この型のトランジスタ
は、ＧａＡｓバッファ層２上にＳｉドープＩｎＧａＡｓ
層１２を設け、その上に電子供給層としてＳｉドープＡ
ｌＧａＡｓ層７ｃを配置したものである。この型のトラ
ンジスタの特徴は、チャネル層であるＩｎＧａＡｓ層に
Ｓｉがドープされている点であり、この構成により、チ
ャネル層には、電子供給層であるＳｉドープＡｌＧａＡ
ｓ層７ｃから供給された２次元電子ガスと、ドーパント
であるＳｉの電子の両方が存在することになり、電子密
度が上昇し、最大電流も増加する。
ネル型と称されるものであって、この型のトランジスタ
は、ＧａＡｓバッファ層２上にＳｉドープＩｎＧａＡｓ
層１２を設け、その上に電子供給層としてＳｉドープＡ
ｌＧａＡｓ層７ｃを配置したものである。この型のトラ
ンジスタの特徴は、チャネル層であるＩｎＧａＡｓ層に
Ｓｉがドープされている点であり、この構成により、チ
ャネル層には、電子供給層であるＳｉドープＡｌＧａＡ
ｓ層７ｃから供給された２次元電子ガスと、ドーパント
であるＳｉの電子の両方が存在することになり、電子密
度が上昇し、最大電流も増加する。
【０００５】図３の（ｃ）は、米国雑誌、Ａｐｐｌ．Ｐ
ｈｙｓ．Ｌｅｔｔ．５４（２１），２２ Ｍａｙ 1989
の pp.2121−2123「Novel pseudomorphic high electro
n movility transistor structures with ＧａＡｓ−Ｉ
ｎ.3Ｇａ.7Ａｓ thin strained superlattice active l
ayers 」で提案されたＴＳＳＬ（Thin Strained Superl
attice）型のトランジスタ構造を示すものであって、Ｇ
ａＡｓバッファ層２上に３層のノンドープＩｎＧａＡｓ
層６ｂが、ノンドープＧａＡｓ層１３を介して積層さ
れ、その上にノンドープＡｌＧａＡｓスペーサ層１４を
介して電子供給層としてのＳｉドープＡｌＧａＡｓ層７
ｄを配置したものである。ここで、各ノンドープＩｎＧ
ａＡｓ層６ｂは、Ｉｎの混晶比が０．３で膜厚が５２Å
であり、またノンドープＧａＡｓ層１３の膜厚は、１５
Åとなっている。
ｈｙｓ．Ｌｅｔｔ．５４（２１），２２ Ｍａｙ 1989
の pp.2121−2123「Novel pseudomorphic high electro
n movility transistor structures with ＧａＡｓ−Ｉ
ｎ.3Ｇａ.7Ａｓ thin strained superlattice active l
ayers 」で提案されたＴＳＳＬ（Thin Strained Superl
attice）型のトランジスタ構造を示すものであって、Ｇ
ａＡｓバッファ層２上に３層のノンドープＩｎＧａＡｓ
層６ｂが、ノンドープＧａＡｓ層１３を介して積層さ
れ、その上にノンドープＡｌＧａＡｓスペーサ層１４を
介して電子供給層としてのＳｉドープＡｌＧａＡｓ層７
ｄを配置したものである。ここで、各ノンドープＩｎＧ
ａＡｓ層６ｂは、Ｉｎの混晶比が０．３で膜厚が５２Å
であり、またノンドープＧａＡｓ層１３の膜厚は、１５
Åとなっている。
【０００６】この構造のトランジスタでは、チャネル層
の混晶比を大きく設定したことにより、バンド不連続の
大きい量子井戸を形成でき、かつＧａＡｓ層１３を介す
ることにより転位を抑えつつチャネル膜厚を大きくでき
るため、チャネル層での電子閉じ込め性が向上し、高出
力、高利得を実現することができる。
の混晶比を大きく設定したことにより、バンド不連続の
大きい量子井戸を形成でき、かつＧａＡｓ層１３を介す
ることにより転位を抑えつつチャネル膜厚を大きくでき
るため、チャネル層での電子閉じ込め性が向上し、高出
力、高利得を実現することができる。
【０００７】
【発明が解決しようとする課題】上述した従来のヘテロ
接合電界効果トランジスタでは、それぞれ次のような問
題点があった。図３の（ａ）に示されたダブルヘテロ接
合型のトランジスタでは、第２電子供給層であるＳｉド
ープＡｌＧａＡｓ層７ａがチャネル層の基板側にあるた
め、こちら側を流れる電流についてはゲート電極９から
の電圧による電流制御が困難でである。その結果、ピン
チオフ特性の劣化、ドレインコンダクタンスの上昇が起
こり、出力、利得が低下する。また、ノンドープＩｎＧ
ａＡｓ層６ａは、その格子定数が、ＳｉドープＡｌＧａ
Ａｓ７ａ、７ｂのそれと異なるため、歪格子を形成して
おり、転位を起こさない臨界膜厚までしか成長させるこ
とができないないため、最大電流容量を大きくできない
という問題点があった。
接合電界効果トランジスタでは、それぞれ次のような問
題点があった。図３の（ａ）に示されたダブルヘテロ接
合型のトランジスタでは、第２電子供給層であるＳｉド
ープＡｌＧａＡｓ層７ａがチャネル層の基板側にあるた
め、こちら側を流れる電流についてはゲート電極９から
の電圧による電流制御が困難でである。その結果、ピン
チオフ特性の劣化、ドレインコンダクタンスの上昇が起
こり、出力、利得が低下する。また、ノンドープＩｎＧ
ａＡｓ層６ａは、その格子定数が、ＳｉドープＡｌＧａ
Ａｓ７ａ、７ｂのそれと異なるため、歪格子を形成して
おり、転位を起こさない臨界膜厚までしか成長させるこ
とができないないため、最大電流容量を大きくできない
という問題点があった。
【０００８】図３の（ｂ）に示されたドープトチャネル
型のトランジスタでも、図３の（ａ）に示されたものと
同様に、チャネル層（ＳｉドープＩｎＧａＡｓ層１２）
を転位を起こさない臨界膜厚までしか成長させることが
できないため、最大電流容量が小さいという欠点があ
り、さらに、チャネルにＳｉをドープしているため、５
０ＧＨｚ以上のミリ波帯においてモビリティが低下し、
利得が低下するという問題点があった。
型のトランジスタでも、図３の（ａ）に示されたものと
同様に、チャネル層（ＳｉドープＩｎＧａＡｓ層１２）
を転位を起こさない臨界膜厚までしか成長させることが
できないため、最大電流容量が小さいという欠点があ
り、さらに、チャネルにＳｉをドープしているため、５
０ＧＨｚ以上のミリ波帯においてモビリティが低下し、
利得が低下するという問題点があった。
【０００９】一方、図３の（ｃ）に示されたＴＳＳＬ型
のトランジスタでは、チャネル層となるノンドープＩｎ
ＧａＡｓ層６ｂにおけるインジウム混晶比が高いため、
チャネル膜厚を増大させるためには３層以上の多層構造
が必要となり、下層のチャネルへのゲート電圧の影響が
低下して高出力において利得が低下するという欠点があ
った。また、チャネル層間に存在するノンドープＧａＡ
ｓ層１３が薄層であるためチャネル層に転位を生じ易
い。さらに、バッファにチャネル層とのバンドギャップ
差の小さいＧａＡｓを用いているため電子の閉じ込め性
が悪く、出力、利得の低下が生ずるという問題点があっ
た。
のトランジスタでは、チャネル層となるノンドープＩｎ
ＧａＡｓ層６ｂにおけるインジウム混晶比が高いため、
チャネル膜厚を増大させるためには３層以上の多層構造
が必要となり、下層のチャネルへのゲート電圧の影響が
低下して高出力において利得が低下するという欠点があ
った。また、チャネル層間に存在するノンドープＧａＡ
ｓ層１３が薄層であるためチャネル層に転位を生じ易
い。さらに、バッファにチャネル層とのバンドギャップ
差の小さいＧａＡｓを用いているため電子の閉じ込め性
が悪く、出力、利得の低下が生ずるという問題点があっ
た。
【００１０】
【課題を解決するための手段】上述の各問題を解決する
ため、本発明によれば、第１のバンドギャップを有する
材料からなるバリア層（３）と、該バリア層上に形成さ
れた、第１のバンドギャップより狭い第２のバンドギャ
ップを有する材料からなるノンドープの第１のチャネル
層（４、４ａ）と、該第１のチャネル層上に形成され
た、第１のバンドギャップより狭く第２のバンドギャッ
プより広い第３のバンドギャップを有する材料からな
る、不純物のドープされた第１の電子供給層（５）と、
該第１の電子供給層上に形成された、第３のバンドギャ
ップより狭いバンドギャップを有する材料からなるノン
ドープの第２のチャネル層（６）と、該第２のチャネル
層上に形成された、第３のバンドギャップより広いバン
ドギャップを有する材料からなる、不純物のドープされ
た第２の電子供給層（７）と、該第２の電子供給層上に
形成された、該第２の電子供給層との間にショットキー
接合を形成するゲート電極（９）と、を備えるへテロ接
合電界効果トランジスタが提供される。具体的には、例
えば、前記バリア層（３）がノンドープＡｌＧａＡｓに
より、そして前記第２の電子供給層（７）が、Ｓｉドー
プＡｌＧａＡｓにより構成され、前記第１および第２の
チャネル層（４、４ａ；６）が、ノンドープＩｎＧａＡ
ｓにより構成され、前記第１の電子供給層（５）が、Ｓ
ｉドープＧａＡｓにより構成される。
ため、本発明によれば、第１のバンドギャップを有する
材料からなるバリア層（３）と、該バリア層上に形成さ
れた、第１のバンドギャップより狭い第２のバンドギャ
ップを有する材料からなるノンドープの第１のチャネル
層（４、４ａ）と、該第１のチャネル層上に形成され
た、第１のバンドギャップより狭く第２のバンドギャッ
プより広い第３のバンドギャップを有する材料からな
る、不純物のドープされた第１の電子供給層（５）と、
該第１の電子供給層上に形成された、第３のバンドギャ
ップより狭いバンドギャップを有する材料からなるノン
ドープの第２のチャネル層（６）と、該第２のチャネル
層上に形成された、第３のバンドギャップより広いバン
ドギャップを有する材料からなる、不純物のドープされ
た第２の電子供給層（７）と、該第２の電子供給層上に
形成された、該第２の電子供給層との間にショットキー
接合を形成するゲート電極（９）と、を備えるへテロ接
合電界効果トランジスタが提供される。具体的には、例
えば、前記バリア層（３）がノンドープＡｌＧａＡｓに
より、そして前記第２の電子供給層（７）が、Ｓｉドー
プＡｌＧａＡｓにより構成され、前記第１および第２の
チャネル層（４、４ａ；６）が、ノンドープＩｎＧａＡ
ｓにより構成され、前記第１の電子供給層（５）が、Ｓ
ｉドープＧａＡｓにより構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例の
トランジスタ構造を示す断面図である。本実施例のヘテ
ロ接合電界効果トランジスタを作製するには、同図に示
されるように、半絶縁性ＧａＡｓ基板１の上に、ＭＢＥ
（Molecular Beam Epitaxy；分子線成長）法により順
に、膜厚５０００ÅのＧａＡｓバッファ層２、膜厚１０
００ÅのノンドープＡｌＧａＡｓ層３、膜厚１５０Åの
ノンドープＩｎＧａＡｓ（Ｉｎの混晶比：０．２）層
４、膜厚５０Å、ドーピング濃度１×１０18ｃｍ-3のＳ
ｉドープＧａＡｓ層５、膜厚１５０ÅのノンドープＩｎ
ＧａＡｓ（Ｉｎの混晶比：０．２）層６、膜厚４００
Å、ドーピング濃度１×１０18ｃｍ-3のＳｉドープＡｌ
ＧａＡｓ層７、ＳｉドープＧａＡｓ層８を成長させる。
続いて、ＧａＡｓ層８をエッチング除去したリセス部
に、ＡｌＧａＡｓ層７とショットキー接合を形成するゲ
ート電極９を形成し、ゲート電極９を挟んだ両側のＧａ
Ａｓ層８上にはＧａＡｓ層とオーミックに接触するソー
ス電極１０とドレイン電極１１を形成する。
て説明する。図１の（ａ）は、本発明の第１の実施例の
トランジスタ構造を示す断面図である。本実施例のヘテ
ロ接合電界効果トランジスタを作製するには、同図に示
されるように、半絶縁性ＧａＡｓ基板１の上に、ＭＢＥ
（Molecular Beam Epitaxy；分子線成長）法により順
に、膜厚５０００ÅのＧａＡｓバッファ層２、膜厚１０
００ÅのノンドープＡｌＧａＡｓ層３、膜厚１５０Åの
ノンドープＩｎＧａＡｓ（Ｉｎの混晶比：０．２）層
４、膜厚５０Å、ドーピング濃度１×１０18ｃｍ-3のＳ
ｉドープＧａＡｓ層５、膜厚１５０ÅのノンドープＩｎ
ＧａＡｓ（Ｉｎの混晶比：０．２）層６、膜厚４００
Å、ドーピング濃度１×１０18ｃｍ-3のＳｉドープＡｌ
ＧａＡｓ層７、ＳｉドープＧａＡｓ層８を成長させる。
続いて、ＧａＡｓ層８をエッチング除去したリセス部
に、ＡｌＧａＡｓ層７とショットキー接合を形成するゲ
ート電極９を形成し、ゲート電極９を挟んだ両側のＧａ
Ａｓ層８上にはＧａＡｓ層とオーミックに接触するソー
ス電極１０とドレイン電極１１を形成する。
【００１２】チャネル層（ノンドープＩｎＧａＡｓ層
４、６）の膜厚は、転位を起こさない臨界近くの膜厚に
なされている。ここで、Ｉｎの混晶比が０．２と低く抑
えられているため、チャネル層の膜厚を１５０Åと大き
くすることができる。また、チャネル内にあって電子供
給層となるＳｉドープＧａＡｓ層５の膜厚は、下層のＩ
ｎＧａＡｓ層４の歪みの影響が上層のＩｎＧａＡｓ層６
に及ばない値に選定されている。また、このＳｉドープ
ＧａＡｓ層５の不純物濃度は熱平衡状態でこの層が完全
に空乏化できる範囲で高濃度になされている。このＳｉ
ドープＧａＡｓ層５の膜厚は、３０〜８０Åの範囲内に
収めることが望ましい。３０Å以下では、上層のチャネ
ル層に転位の発生する可能性が高くなりまたチャネル層
に対する電子供給能力に不足が生じるからであり、また
８０Å以上では、下層チャネルに対するゲートの制御性
が低下するからである。
４、６）の膜厚は、転位を起こさない臨界近くの膜厚に
なされている。ここで、Ｉｎの混晶比が０．２と低く抑
えられているため、チャネル層の膜厚を１５０Åと大き
くすることができる。また、チャネル内にあって電子供
給層となるＳｉドープＧａＡｓ層５の膜厚は、下層のＩ
ｎＧａＡｓ層４の歪みの影響が上層のＩｎＧａＡｓ層６
に及ばない値に選定されている。また、このＳｉドープ
ＧａＡｓ層５の不純物濃度は熱平衡状態でこの層が完全
に空乏化できる範囲で高濃度になされている。このＳｉ
ドープＧａＡｓ層５の膜厚は、３０〜８０Åの範囲内に
収めることが望ましい。３０Å以下では、上層のチャネ
ル層に転位の発生する可能性が高くなりまたチャネル層
に対する電子供給能力に不足が生じるからであり、また
８０Å以上では、下層チャネルに対するゲートの制御性
が低下するからである。
【００１３】図１の（ｂ）は、このように製造された電
界効果トランジスタの伝導帯付近のバンド図である。上
層の電子供給層（ＳｉドープＡｌＧａＡｓ層７）から供
給された電子は上層のチャネル層（ノンドープＩｎＧａ
Ａｓ層６）中で２次元電子ガスを形成し、またチャネル
中に設けられた電子供給層（ＳｉドープＧａＡｓ層５）
から供給された電子は上、下層のチャネル層（ノンドー
プＩｎＧａＡｓ層６、４）中に２次元電子ガスを形成
し、ＳｉドープＧａＡｓ層５自身は完全に空乏化してい
る。而して、ＳｉドープＧａＡｓ層とチャネル層とのバ
ンド不連続が小さいことによる２次元電子ガスの減少
は、チャネル層下に設けられたノンドープＡｌＧａＡｓ
層３により補償されている。そして、各チャネル層は１
５０Åと厚く形成されているため、十分な電流容量を確
保することができる。このように本実施例のトランジス
タでは、チャネル層と電子供給層とがそれぞれ２つずつ
設けられたことにより、電流容量が従来例の約２倍とな
っている。
界効果トランジスタの伝導帯付近のバンド図である。上
層の電子供給層（ＳｉドープＡｌＧａＡｓ層７）から供
給された電子は上層のチャネル層（ノンドープＩｎＧａ
Ａｓ層６）中で２次元電子ガスを形成し、またチャネル
中に設けられた電子供給層（ＳｉドープＧａＡｓ層５）
から供給された電子は上、下層のチャネル層（ノンドー
プＩｎＧａＡｓ層６、４）中に２次元電子ガスを形成
し、ＳｉドープＧａＡｓ層５自身は完全に空乏化してい
る。而して、ＳｉドープＧａＡｓ層とチャネル層とのバ
ンド不連続が小さいことによる２次元電子ガスの減少
は、チャネル層下に設けられたノンドープＡｌＧａＡｓ
層３により補償されている。そして、各チャネル層は１
５０Åと厚く形成されているため、十分な電流容量を確
保することができる。このように本実施例のトランジス
タでは、チャネル層と電子供給層とがそれぞれ２つずつ
設けられたことにより、電流容量が従来例の約２倍とな
っている。
【００１４】本実施例の構造では、チャネル層が２層と
なりその間にＳｉドープＧａＡｓ層５が配置されている
が、このＧａＡｓ層は、チャネル層とのバンドギャップ
差が小さく、しかも完全に空乏化しているため、下層の
チャネル層に対しても良好なゲート制御性が確保されて
いる。さらに、ＳｉドープＧａＡｓ層５は、チャネル層
間に配置されているものの完全に空乏化しているためチ
ャネルドープしていないヘテロ接合トランジスタと同様
の電子走行特性が得られ、超高周波でもモビリティの劣
化は起こらない。よって、本実施例により、高出力で超
高周波まで利得の低下することのないトランジスタを実
現することができる。
なりその間にＳｉドープＧａＡｓ層５が配置されている
が、このＧａＡｓ層は、チャネル層とのバンドギャップ
差が小さく、しかも完全に空乏化しているため、下層の
チャネル層に対しても良好なゲート制御性が確保されて
いる。さらに、ＳｉドープＧａＡｓ層５は、チャネル層
間に配置されているものの完全に空乏化しているためチ
ャネルドープしていないヘテロ接合トランジスタと同様
の電子走行特性が得られ、超高周波でもモビリティの劣
化は起こらない。よって、本実施例により、高出力で超
高周波まで利得の低下することのないトランジスタを実
現することができる。
【００１５】図２の（ａ）は、本発明の第２の実施例の
トランジスタの断面図である。本実施例の、図１に示し
た先の実施例と相違する点は、先の実施例で、膜厚１５
０ÅのノンドープＩｎＧａＡｓ（Ｉｎの混晶比：０．
２）層４であった下層のチャネル層が、膜厚１００Åの
ノンドープＩｎＧａＡｓ（Ｉｎの混晶比：０．２５）層
４ａとなされた点である。
トランジスタの断面図である。本実施例の、図１に示し
た先の実施例と相違する点は、先の実施例で、膜厚１５
０ÅのノンドープＩｎＧａＡｓ（Ｉｎの混晶比：０．
２）層４であった下層のチャネル層が、膜厚１００Åの
ノンドープＩｎＧａＡｓ（Ｉｎの混晶比：０．２５）層
４ａとなされた点である。
【００１６】図２の（ｂ）は、本実施例のトランジスタ
のバンド図である。本実施例では、下層のチャネル層の
ノンドープＩｎＧａＡｓ層４ａの混晶比を上げたため、
下層チャネル層での２次元電子ガス密度が向上し、ま
た、ノンドープＡｌＧａＡｓ層３により高いバリアが形
成されるため、電子閉じ込め性およびゲート制御性が向
上する。よって、本実施例によれば、先の実施例と同様
の効果を期待できる外、より高い利得を実現することが
できる。
のバンド図である。本実施例では、下層のチャネル層の
ノンドープＩｎＧａＡｓ層４ａの混晶比を上げたため、
下層チャネル層での２次元電子ガス密度が向上し、ま
た、ノンドープＡｌＧａＡｓ層３により高いバリアが形
成されるため、電子閉じ込め性およびゲート制御性が向
上する。よって、本実施例によれば、先の実施例と同様
の効果を期待できる外、より高い利得を実現することが
できる。
【００１７】以上、好ましい実施例について説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載された本願発明の要旨内において各
種の変更が可能である。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載された本願発明の要旨内において各
種の変更が可能である。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
チャネル層中の電子供給層からも電子の供給が行われる
ので、チャネルの電流容量が増加し、またこの電子供給
層が完全に空乏化していることにより、この層によっ
て、電子の走行性が乱されることがなく、この層がない
場合と同様の電子走行性を維持することができる。さら
にバリア層上にチャネル層を設けたことにより、電子閉
じ込め性が向上しゲート制御性が改善される。よって、
本発明によれば、高出力で超高周波まで高い利得を持つ
ヘテロ接合電界効果トランジスタを提供することができ
る。
チャネル層中の電子供給層からも電子の供給が行われる
ので、チャネルの電流容量が増加し、またこの電子供給
層が完全に空乏化していることにより、この層によっ
て、電子の走行性が乱されることがなく、この層がない
場合と同様の電子走行性を維持することができる。さら
にバリア層上にチャネル層を設けたことにより、電子閉
じ込め性が向上しゲート制御性が改善される。よって、
本発明によれば、高出力で超高周波まで高い利得を持つ
ヘテロ接合電界効果トランジスタを提供することができ
る。
【図１】本発明の第１の実施例の断面図とその伝導帯付
近のバンド図。
近のバンド図。
【図２】本発明の第２の実施例の断面図とその伝導帯付
近のバンド図。
近のバンド図。
【図３】各種従来例の断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓバッファ層 ３ ノンドープＡｌＧａＡｓ層 ４、４ａ、６、６ａ、６ｂ ノンドープＩｎＧａＡｓ層 ５ ＳｉドープＧａＡｓ層 ７、７ａ、７ｂ、７ｃ、７ｄ ＳｉドープＡｌＧａＡｓ
層 ８ ＳｉドープＧａＡｓ層 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ ＳｉドープＩｎＧａＡｓ層 １３ ノンドープＧａＡｓ層 １４ ノンドープＡｌＧａＡｓスペーサ層
層 ８ ＳｉドープＧａＡｓ層 ９ ゲート電極 １０ ソース電極 １１ ドレイン電極 １２ ＳｉドープＩｎＧａＡｓ層 １３ ノンドープＧａＡｓ層 １４ ノンドープＡｌＧａＡｓスペーサ層
Claims (5)
- 【請求項１】 第１のバンドギャップを有する材料から
なるバリア層と、 該バリア層上に形成された、第１のバンドギャップより
狭い第２のバンドギャップを有する材料からなるノンド
ープの第１のチャネル層と、 該第１のチャネル層上に形成された、第１のバンドギャ
ップより狭く第２のバンドギャップより広い第３のバン
ドギャップを有する材料からなる、不純物のドープされ
た第１の電子供給層と、 該第１の電子供給層上に形成された、第３のバンドギャ
ップより狭いバンドギャップを有する材料からなるノン
ドープの第２のチャネル層と、 該第２のチャネル層上に形成された、第３のバンドギャ
ップより広いバンドギャップを有する材料からなる、不
純物のドープされた第２の電子供給層と、 該第２の電子供給層上に形成された、該第２の電子供給
層との間にショットキー接合を形成するゲート電極と、 を備えるへテロ接合電界効果トランジスタ。 - 【請求項２】 前記第１、第２のチャネル層が、混晶化
合物半導体から構成され、その膜厚が、その混晶比にお
ける臨界膜厚乃至それに近い膜厚になされていることを
特徴とする請求項１記載のへテロ接合電界効果トランジ
スタ。 - 【請求項３】 前記第１の電子供給層は、３０Å以上８
０Å以下の膜厚を有し、そのドーピング不純物濃度は、
熱平衡状態でその層が完全に空乏化される範囲内に選定
されていることを特徴とする請求項１記載のへテロ接合
電界効果トランジスタ。 - 【請求項４】 前記バリア層および前記第２の電子供給
層が、ＡｌＧａＡｓにより構成され、前記第１および第
２のチャネル層が、ＩｎＧａＡｓにより構成され、前記
第１の電子供給層が、ＧａＡｓにより構成され、ドープ
ト層のドーパントがＳｉであることを特徴とする請求項
１記載のへテロ接合電界効果トランジスタ。 - 【請求項５】 前記第１のチャネル層のＩｎの混晶比
が、前記第２のチャネル層のそれより大きいことを特徴
とする請求項４記載のへテロ接合電界効果トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17109593A JP2500457B2 (ja) | 1993-06-17 | 1993-06-17 | ヘテロ接合電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17109593A JP2500457B2 (ja) | 1993-06-17 | 1993-06-17 | ヘテロ接合電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774347A JPH0774347A (ja) | 1995-03-17 |
| JP2500457B2 true JP2500457B2 (ja) | 1996-05-29 |
Family
ID=15916900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17109593A Expired - Fee Related JP2500457B2 (ja) | 1993-06-17 | 1993-06-17 | ヘテロ接合電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500457B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000065663A1 (fr) * | 1999-04-26 | 2000-11-02 | Kansai Research Institute | Transistor a heterostructure a effet de champ |
| JP4967708B2 (ja) * | 2007-02-27 | 2012-07-04 | 富士通株式会社 | 化合物半導体装置及びそれを用いたドハティ増幅器 |
| JP2010135640A (ja) * | 2008-12-05 | 2010-06-17 | Panasonic Corp | 電界効果トランジスタ |
-
1993
- 1993-06-17 JP JP17109593A patent/JP2500457B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774347A (ja) | 1995-03-17 |
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Legal Events
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|---|---|---|---|
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