JP3423812B2 - Hemt素子およびその製造方法 - Google Patents

Hemt素子およびその製造方法

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JP3423812B2
JP3423812B2 JP06415295A JP6415295A JP3423812B2 JP 3423812 B2 JP3423812 B2 JP 3423812B2 JP 06415295 A JP06415295 A JP 06415295A JP 6415295 A JP6415295 A JP 6415295A JP 3423812 B2 JP3423812 B2 JP 3423812B2
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高明 川口
雅克 佐藤
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、化合物半導体素子で
あるHEMT(High Electron Mobility Transistor :
高電子移動度トランジスタ)素子に関する。
【0002】
【従来の技術】HEMT素子は雑音特性に優れた高周波
素子の一つとして知られており、格子定数の近いノンド
ープ(またはアンドープ)のGaAs層とn導電型のA
lGaAs層とからなるヘテロ構造の層をGaAs基板
等の下地上に積層したものが一般的である。これらヘテ
ロ構造を有する二つの層の界面に存在する、電子移動度
の高い2次元電子ガス(2DEG)をチャネルとしてお
り、ゲート電圧によって電子密度を変化させ、ソース−
ドレイン電流を制御して動作している。従来より、HE
MT素子の特性をさらに向上させるためにさまざまな研
究がなされているが、近年、文献:「沖研究開発、Vol.
57、No.3、pp.69-74、1990 」に開示されているように、I
nGaAs層を上述のヘテロ構造を有する二つの層の界
面に挿入した構造(Pseudomorphic HEMT構造:歪層構
造)を有するHEMT素子が注目されてきている。この
構造においては、2DEGが走行するのはInGaAs
層であり、電子の飽和速度が高くなるため、より高速動
作に適した高周波素子構造となっている。このような歪
層構造を有するHEMT素子には、上述したようなノン
ドープのGaAs層、電子走行層(InGaAs層)、
電子供給層(AlGaAs層)が順次に積層されている
ものの他に、電子走行層の上下に電子供給層を具えた構
造の、ダブル選択ドーピング型のものが知られている。
【0003】
【発明が解決しようとする課題】しかしながら、歪層構
造を有するHEMT素子では、上述した文献にも述べら
れているように、電子供給層を構成するn導電型のGa
As系化合物半導体と、電子走行層を構成するInGa
Asとの格子定数が異なるために、これらの層の境界面
にミスフィット転位(格子欠陥または結晶欠陥ともい
う。)が発生しやすく、このミスフィット転位が発生す
ることにより電子伝導度(または電子移動度)が低下し
て素子の特性が劣化してしまうおそれがあった。このた
め、挿入するInGaAs層のInの組成割合を小さ
く、また膜厚を薄くすることで、格子不整合によるミス
フィット転位の形成エネルギをInGaAs層の歪エネ
ルギ以下に保ち、結晶欠陥のない歪層ヘテロ構造を有す
るHEMT素子が作成されていた。
【0004】一方、文献中でさらに述べられているよう
に、量子井戸層として機能するInGaAs層に2DE
Gを有効に閉じ込めるには、In組成割合が高く、また
量子井戸幅(層の厚さ)が広い(または厚い)ことが望
まれる。2DEGの閉じ込め効果が高まると、電子移動
度が向上し、さらに高速動作に適したHEMT素子が実
現できる。
【0005】従って、2DEGの閉じ込め効果を向上さ
せるためにInGaAs層のIn組成割合を高く、かつ
層厚を厚くすることによりミスフィット転位が発生して
も、素子の特性が劣化しないようなHEMT素子の実現
が望まれていた。
【0006】
【課題を解決するための手段】そこで、この出願に係る
発明者等は、種々の実験を行った結果、ダブル選択ドー
ピング型のHEMT素子において、以下の、に示す
ことを発見した。
【0007】.ミスフィット転位が発生することが知
られている方向に電流を流すと、InGaAs量子井戸
層の厚さを変化させても、素子が示す比抵抗の値はほと
んど変わらない。要するに、InGaAs層の厚さをミ
スフィット転位が発生する程度に厚くしても、転位の延
在方向に電子を走行させるようにすれば、素子特性の劣
化が低減される。
【0008】.電子走行層であるInGaAs層の層
厚やInの組成の割合、下側電子供給層の不純物添加濃
度等を特定させると、従来2方向に発生しやすいミスフ
ィット転位の発生する方向を、一つに定めることができ
る。
【0009】このため、ミスフィット転位の発生する方
向が一つに定まるように素子を製造し、そのときに、ゲ
ート、ソースおよびドレイン電極をミスフィット転位の
延在方向に沿って順次に配列させれば、InGaAs層
のIn組成割合を高く、かつ層厚を厚くしてミスフィッ
ト転位が発生してもHEMT素子の特性は向上する。
【0010】従って、この発明のHEMT素子によれ
ば、下側電子供給層と上側電子供給層との間に電子走行
層を介在させてあり、上側電子供給層の、電子走行層と
は反対側の表面に、ソース電極、ゲート電極およびドレ
イン電極を具えたダブル選択ドーピング型のHEMT素
子において、電子走行層を、少なくとも下側電子供給層
とこの電子走行層との界面にミスフィット転位が発生す
る厚さとしてあり、下側電子供給層と電子走行層との界
面に生じているミスフィット転位の延在方向に沿ってソ
ース電極、ゲート電極、ドレイン電極を順次配列してあ
ることを特徴とする。
【0011】また、特に、GaAs系化合物半導体の下
地、n導電型のGaAs系化合物半導体の下側電子供給
層、InGaAs層からなる電子走行層、n導電型のG
aAs系化合物半導体の上側電子供給層が順次に積層さ
れていて、上側電子供給層の上側に、ソース電極、ゲー
ト電極およびドレイン電極を具えたダブル選択ドーピン
グ型のHEMT素子において、InGaAs層の、In
X Ga1-X Asと表記した場合のInの組成割合Xを
0.3程度とし、このInGaAs層の厚さを20nm
程度とし、前記下側電子供給層のシリコンの不純物添加
濃度を2×1018cm-3〜5×1018cm-3としたこと
を特徴とする。
【0012】また、HEMT素子を以下の(a)〜
(c)に示す工程を含んで製造する。 (a)オリエンテーションフラット付きGaAs系化合
物半導体の下地上にn導電型のGaAs系化合物半導体
の下側電子供給層とInGaAs層からなる電子走行層
とを、電子供給層と電子走行層との界面に少なくともオ
リエンテーションフラットに対して平行な方向または一
定の角度を持った方向に沿って延在するミスフィット転
位が発生するように、順次に形成する。
【0013】(b)電子走行層上にn導電型のGaAs
系化合物半導体の上側電子供給層を形成する。
【0014】(c)オリエンテーションフラットを位置
決め基準として利用して、上側電子供給層に、ミスフィ
ット転位の延在方向に沿って、ゲート電極、ソース電極
およびドレイン電極を配列形成する。
【0015】また、HEMT素子の製造を実施するに当
たり、下側電子供給層を、シリコンの不純物添加濃度が
2×1018cm-3〜5×1018cm-3となるようにし
て、形成し、電子走行層を、分子線エピタキシ法を用い
て、500℃〜600℃の温度条件で、InX Ga1-X
Asと表記した場合のInの組成割合Xが0.3程度と
なり、かつ層厚が20nm程度となるようにして、形成
するのがよい。
【0016】
【作用】上述したこの発明のダブル選択ドーピング型の
HEMT素子によれば、下側電子供給層と上側電子供給
層との間に電子走行層を介在させてあり、この電子走行
層を、少なくとも下側電子供給層とこの電子走行層との
界面にミスフィット転位が発生する厚さとしてあるた
め、電子の閉じ込め効果に優れていて、より高速動作に
適したHEMT素子を実現できる。また、上側電子供給
層の電子走行層とは反対側の表面に、ミスフィット転位
の延在方向に沿ってソース電極、ゲート電極、ドレイン
電極を順次配列してある。このように配列すると、電子
の走行する方向がミスフィット転位の延在する方向とな
るため、HEMT素子の特性が劣化するおそれが少な
い。
【0017】また、上述した構造のHEMT素子におい
て、特に、下地がGaAs系化合物半導体、上側および
下側電子供給層がn導電型のGaAs系化合物半導体、
電子走行層がInGaAs層であるとき、このInGa
As層の、InX Ga1-X Asと表記した場合のInの
組成割合Xを0.3程度とし、このInGaAs層の厚
さを20nm程度とし、下側電子供給層のシリコンの不
純物添加濃度を2×1018cm-3〜5×1018cm-3
すれば、下側電子供給層と電子走行層との界面に生じる
ミスフィット転位の延在方向が一つに定まる。
【0018】また、この発明のHEMT素子の製造方法
によれば、まず、オリエンテーションフラット付きGa
As系化合物半導体の下地上にn導電型のGaAs系化
合物半導体の下側電子供給層とInGaAs層からなる
電子走行層とを、電子供給層と電子走行層との界面に少
なくともオリエンテーションフラットに対して平行な方
向または一定の角度を持った方向に沿って延在するミス
フィット転位が発生するように、順次に形成する。この
ようにミスフィット転位が生じる程度に電子走行層(量
子井戸層)の厚さを厚くするため、電子の閉じ込め効果
に優れたHEMT素子を製造することができる。
【0019】次に、電子走行層上にn導電型のGaAs
系化合物半導体の上側電子供給層を形成し、オリエンテ
ーションフラットを位置決め基準として利用して、上側
電子供給層に、ミスフィット転位の延在方向に沿って、
ゲート電極、ソース電極およびドレイン電極を配列形成
する。こうすると、素子を動作させるときに、ミスフィ
ット転位の延在する方向に電子が走行するため、素子の
劣化のおそれの少ないHEMT素子を製造することがで
きる。
【0020】また、上述の方法でHEMT素子の製造を
実施するに当たり、下側電子供給層を、シリコンの不純
物添加濃度が2×1018cm-3〜5×1018cm-3とな
るようにして形成し、電子走行層を、分子線エピタキシ
法を用いて、500℃〜600℃の温度条件で、InX
Ga1-X Asと表記した場合のInの組成割合Xが0.
3程度となり、かつ層厚が20nm程度となるようにし
て形成すると、ミスフィット転位が一方向にのみ発生す
る。このことにより、ミスフィット転位が延在する方向
に上述した3つの電極を配列させて、この方向に電子が
走行するようにすれば、HEMT素子の特性が劣化する
おそれが少ない。
【0021】
【実施例】以下、図面を参照して、この発明の実施例に
つき説明をする。各図は、発明が理解できる程度に各構
成成分の大きさ、形状および配置関係等を概略的に示し
てあるにすぎない。従って、この発明はこの図示例にの
み限定されるものではないことは明らかである。なお、
この実施例において、HEMT素子、およびHEMT素
子の製造方法を併せて説明する。
【0022】図1は、この実施例の説明に供する、HE
MT素子の斜視図であり、この図においてInGaAs
層およびその上下のn型AlGaAs層のそれぞれの界
面を透視して、この界面に生じているミスフィット転位
を示している。なお、ミスフィット転位はInGaAs
層およびその上下のn型AlGaAs層のそれぞれの界
面に生じているが、この実施例中では、下側のn型Al
GaAs層とInGaAs層との界面について説明して
いる。
【0023】この実施例のHEMT素子10は、GaA
s基板11a、ノンドープGaAs層11b、ノンドー
プAlGaAs層11cからなる下地11の上側に、下
側電子供給層13としてn導電型(単にn型ともい
う。)AlGaAs層、電子走行層(または量子井戸
層)15としてInGaAs層、上側電子供給層17と
してn型AlGaAs層が順次に積層され、さらに、上
側電子供給層17のInGaAs層15とは反対側の表
面にゲート電極21を挟んでソースおよびドレイン電極
23および25を具えたダブル選択ドーピング型の素子
構造をしており、さらに以下に詳しく述べるこの発明の
特徴を有している。
【0024】この発明のHEMT素子によれば、電子走
行層15を、少なくとも下側電子供給層13とこの電子
走行層15との界面にミスフィット転位が発生する厚さ
としてあり、下側供給層13と電子走行層15との界面
に生じているミスフィット転位の延在方向に沿ってソー
ス電極23、ゲート電極21、ドレイン電極25を順次
配列してある。この実施例では、電子走行層(InGa
As層)15の厚さをミスフィット転位が生じる程度の
厚さである約20nmとした。ここで、上述した構造を
有するHEMT素子10では、ミスフィット転位の発生
する方向は、HEMT素子10をウエットエッチングし
たときに断面が逆メサ形状となる方向(逆メサ方向)で
あることが知られている。この実施例では(100)面
方位を有するLEC基板を用いているため、逆メサ方向
は面内結晶方位の(011)方向となっている。従っ
て、実施例では、(011)方向に沿ってソース電極2
3、ゲート電極21、ドレイン電極25を順次配列し
た。このように電極を配列し、電流が流れる方向、即ち
電子が走行する方向を、ミスフィット転位の延在する方
向と平行な(011)方向にすると、素子が示す抵抗値
はミスフィット転位が発生していないものとほとんど変
わらないことが、後述する実験結果によりわかった。結
晶欠陥の影響を受けないとすれば、電子移動度の低下を
招くこともないので、HEMT素子の劣化については、
ミスフィット転位が発生していないものと比較しても変
わらないといえる。
【0025】図2は、実施例の構造を示すHEMT素子
について、電子走行層であるInGaAs層14の厚さ
を段階的に変化させながら、二つの方向に一定の電流を
流したときに、それぞれの素子が示す比抵抗(Ω・c
m)との関係を、InGaAs層の厚さを縦軸に取り、
比抵抗を横軸にとって示したグラフである。曲線Iは面
内結晶方位の(0−11)方向に、また、曲線IIは、
ミスフィット転位が発生した方向である(011)方向
に、それぞれ電流を流したときの結果である。曲線Iの
(0−11)の−1は、1のバーを便宜的に表したもの
である。図2からも理解できるように、(0−11)方
向に電流を流した場合は、InGaAs層の厚さが厚く
なるにしたがって徐々に比抵抗が増していき、18nm
を越える付近から、ミスフィット転位の発生に因るもの
と思われるが、急激に増加する。そして、InGaAs
層の厚さが23nmのときには、約66×10-3Ωcm
もの値を示しており、明らかにミスフィット転位による
影響を示している。これに対し、ミスフィット転位が発
生することが知られている逆メサ方向(実施例では(0
11)方向)に電流を流した場合の、素子が示す比抵抗
は、量子井戸幅、即ちInGaAs層の厚さに関わりな
く、1×10-3Ωcm〜6×10-3Ωcm程度の範囲に
保たれている。このことにより、素子構造によってミス
フィット転位が発生することが知られている方向、即ち
実施例のダブル選択ドーピング型のHEMT素子の場合
は、逆メサ方向である(011)方向に電子を走行させ
ることによって、ミスフィット転位が発生する程度にI
nGaAs層の厚さを厚くしても、素子の特性が劣化す
るおそれが少ない。
【0026】また、すでに述べてあるように、電子の閉
じ込め効果を高めて電子移動度の向上を図るために、量
子井戸幅を広くすることのほか、InGaAs層のIn
の組成の割合を高くすると効果的であることが知られて
いる。また、実施例の構造のHEMT素子の場合、(0
11)方向にミスフィット転位が発生しやすいが、(0
11)方向にミスフィット転位が発生した後、遅れて
(0−11)方向にミスフィット転位が発生することも
ある。ミスフィット転位の発生する方向が一つに決まれ
ば、ソース、ゲ−トおよびドレイン電極を、一つに定ま
った方向のミスフィット転位の延在方向に沿って配列さ
せることができる。
【0027】以上の点を考慮して、この実施例のHEM
T素子10では、InGaAs層15の、InX Ga
1-X Asと表記した場合のInの組成割合Xを0.3程
度とし、すでに述べてあるように、このInGaAs層
15の厚さを20nm程度とし、さらに、下側電子供給
層であるn型AlGaAs層13のシリコンの不純物添
加濃度を2×1018cm-3〜5×1018cm-3とした。
このように特定すれば、ミスフィット転位の発生する方
向は(011)方向のみとなる。また、電子の閉じ込め
効果が高まるため、電子移動度が向上し、より高速動作
に適した高周波素子の実現が望める。
【0028】図3は、HEMT素子10の製造方法の説
明に供する概略的な平面図であり、GaAs基板11a
であるウエハの形状を示している。
【0029】この発明のHEMT素子の製造方法によれ
ば、まず、オリエンテーションフラット付きGaAs系
化合物半導体の下地上にn導電型のGaAs系化合物半
導体の下側電子供給層とInGaAs層からなる電子走
行層とを、電子供給層と電子走行層との界面に少なくと
もオリエンテーションフラットに対して平行な方向また
は一定の角度を持った方向に沿って延在するミスフィッ
ト転位が発生するように、順次に形成する。ここで、ウ
エハは、デバイス製造に必要な面方位を有しているのが
普通であり、実施例のGaAs基板11aの場合は、
(100)面方位を有するLEC基板を用いている。ま
た、ウエハは通常、図3に示すように、円盤の一部が直
線的に欠けたような形状のオリエンテーションフラット
30を有している。このオリエンテーションフラット3
0は、例えばリソグラフィにおける位置合わせ等のため
に、ウエハ面内の結晶学的基準方向を示すものである。
GaAs基板11aを含む下地11上に電子供給層およ
び電子走行層を積層してHEMT素子を製造する場合、
このオリエンテーションフラット30を基準とし、図3
に示すようにオリエンテーションフラット30に対して
平行な方向aまたは一定の角度θを持った方向bに沿っ
て延在するミスフィット転位が発生するように、順次に
形成すると、後述するが、電極の配列の位置決めが容易
にできる。
【0030】このため、この実施例では、まず、GaA
s基板11aの(100)面上に、分子線エピタキシ法
を用いて、ノンドープGaAs層11b、ノンドープA
lGaAs層11cを順次に成長させて下地11を形成
する。そして、下地11上にn導電型のGaAs系化合
物半導体の下側電子供給層として、n型AlGaAs層
13と、InGaAs層15からなる電子走行層とを、
下側電子供給層13と電子走行層15との界面に少なく
ともオリエンテーションフラット30に対して90°の
方向である(011)方向に沿って延在するミスフィッ
ト転位が発生するように、同様に分子線エピタキシ法を
用いて、順次に成長させることにより形成する。この実
施例では、さらに、n型AlGaAs層13のシリコン
の不純物添加濃度が2×1018cm-3〜5×1018cm
-3となるようにして形成し、また、InGaAs層15
の形成を500℃〜600℃の温度条件で、InX Ga
1-X Asと表記した場合のInの組成割合Xが0.3程
度となり、かつ層厚が20nm程度となるようにして形
成した。
【0031】次に、この発明のHEMT素子の製造方法
によれば、電子走行層上にn導電型のGaAs系化合物
半導体の上側電子供給層を形成する。この実施例では、
電子走行層であるInGaAs層15上に、n型AlG
aAs層17を形成する。
【0032】次に、この発明のHEMT素子の製造方法
によれば、オリエンテーションフラットを位置決め基準
として利用して、上側電子供給層に、ミスフィット転位
の延在方向に沿って、ゲート電極、ソース電極およびド
レイン電極を配列形成する。この実施例では、上述した
ようにオリエンテーションフラット30に対して90°
の方向である(011)方向に沿ってミスフィット転位
が延在するので、同様にオリエンテーションフラット3
0に対して90°の方向である(011)方向に沿って
ゲート電極21、ソース電極23およびドレイン電極2
5を配列形成すればよい。こうして、図1に示すような
構造を有するHEMT素子が完成する。
【0033】
【発明の効果】上述した発明からも明らかなように、こ
の発明のHEMT素子、即ち電子走行層の上下に電子供
給層を具えたダブル選択ドーピング型HEMT素子によ
れば、電子走行層であるInGaAs層が、ミスフィッ
ト転位が発生する程度の厚さを有しているにもかかわら
ず、このミスフィット転位の延在方向に沿ってソース、
ゲートおよびドレイン電極を順次に配列させて電子がミ
スフィット転位の延在方向に走行するようにしてあるた
めに、従来よりも電子の閉じ込め効果に優れていて、し
かも素子特性の劣化するおそれが少ないHEMT素子を
同時に実現することができる。
【0034】また、InGaAs層の、InX Ga1-X
Asと表記した場合のInの組成割合Xを0.3程度と
し、このInGaAs層の厚さを20nm程度とし、下
側電子供給層のシリコンの不純物添加濃度を2×1118
cm-3〜5×1118cm-3とすれば、下側電子供給層と
電子走行層との界面に生じるミスフィット転位の延在方
向が一つに定まる。このことにより、一つの方向に定ま
ったミスフィット転位の延在方向に沿って、上述したよ
うにソース、ゲートおよびドレイン電極を順次に配列さ
せれば、電子の閉じ込め効果に優れていて、しかも素子
の劣化するおそれが少ないHEMT素子を容易に実現す
ることができる。
【図面の簡単な説明】
【図1】この発明の実施例のダブル選択ドーピング型の
HEMT素子の斜視図である。
【図2】実施例の効果を説明するためのグラフである。
【図3】この発明の実施例のHEMT素子の製造方法の
説明に供する平面図である。
【符号の説明】
10:HEMT素子 11:下地 11a:GaAs基板 11b:GaAs層 11c:AlGaAs層 13:下側電子供給層(n導電型AlGaAs層) 15:電子走行層(InGaAs層) 17:上側電子供給層(n導電型AlGaAs層) 21:ゲート電極 23:ソース電極 25:ドレイン電極 30:オリエンテーションフラット
フロントページの続き (56)参考文献 特開 平8−37293(JP,A) 特開 平1−158779(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 29/778 H01L 29/812

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 下側電子供給層と上側電子供給層との間
    に電子走行層を介在させてあり、前記上側電子供給層
    の、前記電子走行層とは反対側の表面にソース電極、ゲ
    ート電極およびドレイン電極を具えたダブル選択ドーピ
    ング型のHEMT素子において、 前記電子走行層を、少なくとも前記下側電子供給層と該
    電子走行層との界面にミスフィット転位が発生する厚さ
    としてあり、前記下側電子供給層と前記電子走行層との
    界面に生じている前記ミスフィット転位の延在方向に沿
    って前記ソース電極、前記ゲート電極、ドレイン電極を
    順次配列してあることを特徴とするHEMT素子。
  2. 【請求項2】 請求項1に記載のHEMT素子におい
    て、該HEMT素子をウエットエッチングしたときに、
    断面が逆メサ形状となる面の方向に沿って前記ソース電
    極、ゲート電極およびドレイン電極を順次配列してある
    ことを特徴とするHEMT素子。
  3. 【請求項3】 GaAs系化合物半導体の下地、n導電
    型のGaAs系化合物半導体の下側電子供給層、InG
    aAs層からなる電子走行層、n導電型のGaAs系化
    合物半導体の上側電子供給層が順次に積層されていて、
    前記上側電子供給層の、前記電子走行層とは反対側の表
    面に、ソース電極、ゲート電極およびドレイン電極を具
    えたダブル選択ドーピング型のHEMT素子において、前記電子走行層を、少なくとも前記下側電子供給層と該
    電子走行層との界面にミスフィット転位が発生する厚さ
    としてあり、 前記下側電子供給層の面内結晶方位の(011)方向に
    沿った方向に、前記ソース電極、ゲート電極およびドレ
    イン電極を順次配列してあることを特徴とするHEMT
    素子。
  4. 【請求項4】 請求項3に記載のHEMT素子におい
    て、前記InGaAs層の、InX Ga1-X Asと表記
    した場合のInの組成割合Xを0.3程度とし、該In
    GaAs層の厚さを20nm程度とし、前記下側電子供
    給層のシリコンの不純物添加濃度を2×1018cm-3
    5×1018cm-3としたことを特徴とするHEMT素
    子。
  5. 【請求項5】 (a)オリエンテーションフラット付き
    GaAs系化合物半導体の下地上にn導電型のGaAs
    系化合物半導体の下側電子供給層とInGaAs層から
    なる電子走行層とを、前記電子供給層と前記電子走行層
    との界面に少なくとも前記オリエンテーションフラット
    に対して平行な方向または一定の角度を持った方向に沿
    って延在するミスフィット転位が発生するように、順次
    に形成する工程と、 (b)前記電子走行層上にn導電型のGaAs系化合物
    半導体の上側電子供給層を形成する工程と、 (c)前記オリエンテーションフラットを位置決め基準
    として利用して、前記上側電子供給層に、前記ミスフィ
    ット転位の延在方向に沿って、ゲート電極、ソース電極
    およびドレイン電極を配列形成する工程とを含むことを
    特徴とするHEMT素子の製造方法。
  6. 【請求項6】 請求項5に記載のHEMT素子の製造方
    法において、 前記下側電子供給層を、シリコンの不純物添加濃度が2
    ×1018cm-3〜5×1018cm-3となるようにして、
    形成し、前記電子走行層を、分子線エピタキシ法を用い
    て、500℃〜600℃の温度条件で、InX Ga1-X
    Asと表記した場合のInの組成割合Xが0.3程度と
    なり、かつ層厚が20nm程度となるようにして、形成
    することを特徴とするHEMT素子の製造方法。
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