JP3423812B2 - Ｈｅｍｔ素子およびその製造方法 - Google Patents
Ｈｅｍｔ素子およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、化合物半導体素子で
あるＨＥＭＴ（High Electron Mobility Transistor ：
高電子移動度トランジスタ）素子に関する。
あるＨＥＭＴ（High Electron Mobility Transistor ：
高電子移動度トランジスタ）素子に関する。
【０００２】
【従来の技術】ＨＥＭＴ素子は雑音特性に優れた高周波
素子の一つとして知られており、格子定数の近いノンド
ープ（またはアンドープ）のＧａＡｓ層とｎ導電型のＡ
ｌＧａＡｓ層とからなるヘテロ構造の層をＧａＡｓ基板
等の下地上に積層したものが一般的である。これらヘテ
ロ構造を有する二つの層の界面に存在する、電子移動度
の高い２次元電子ガス（２ＤＥＧ）をチャネルとしてお
り、ゲート電圧によって電子密度を変化させ、ソース−
ドレイン電流を制御して動作している。従来より、ＨＥ
ＭＴ素子の特性をさらに向上させるためにさまざまな研
究がなされているが、近年、文献：「沖研究開発、Vol.
57、No.3、pp.69-74、1990 」に開示されているように、Ｉ
ｎＧａＡｓ層を上述のヘテロ構造を有する二つの層の界
面に挿入した構造（Pseudomorphic HEMT構造：歪層構
造）を有するＨＥＭＴ素子が注目されてきている。この
構造においては、２ＤＥＧが走行するのはＩｎＧａＡｓ
層であり、電子の飽和速度が高くなるため、より高速動
作に適した高周波素子構造となっている。このような歪
層構造を有するＨＥＭＴ素子には、上述したようなノン
ドープのＧａＡｓ層、電子走行層（ＩｎＧａＡｓ層）、
電子供給層（ＡｌＧａＡｓ層）が順次に積層されている
ものの他に、電子走行層の上下に電子供給層を具えた構
造の、ダブル選択ドーピング型のものが知られている。
素子の一つとして知られており、格子定数の近いノンド
ープ（またはアンドープ）のＧａＡｓ層とｎ導電型のＡ
ｌＧａＡｓ層とからなるヘテロ構造の層をＧａＡｓ基板
等の下地上に積層したものが一般的である。これらヘテ
ロ構造を有する二つの層の界面に存在する、電子移動度
の高い２次元電子ガス（２ＤＥＧ）をチャネルとしてお
り、ゲート電圧によって電子密度を変化させ、ソース−
ドレイン電流を制御して動作している。従来より、ＨＥ
ＭＴ素子の特性をさらに向上させるためにさまざまな研
究がなされているが、近年、文献：「沖研究開発、Vol.
57、No.3、pp.69-74、1990 」に開示されているように、Ｉ
ｎＧａＡｓ層を上述のヘテロ構造を有する二つの層の界
面に挿入した構造（Pseudomorphic HEMT構造：歪層構
造）を有するＨＥＭＴ素子が注目されてきている。この
構造においては、２ＤＥＧが走行するのはＩｎＧａＡｓ
層であり、電子の飽和速度が高くなるため、より高速動
作に適した高周波素子構造となっている。このような歪
層構造を有するＨＥＭＴ素子には、上述したようなノン
ドープのＧａＡｓ層、電子走行層（ＩｎＧａＡｓ層）、
電子供給層（ＡｌＧａＡｓ層）が順次に積層されている
ものの他に、電子走行層の上下に電子供給層を具えた構
造の、ダブル選択ドーピング型のものが知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、歪層構
造を有するＨＥＭＴ素子では、上述した文献にも述べら
れているように、電子供給層を構成するｎ導電型のＧａ
Ａｓ系化合物半導体と、電子走行層を構成するＩｎＧａ
Ａｓとの格子定数が異なるために、これらの層の境界面
にミスフィット転位（格子欠陥または結晶欠陥ともい
う。）が発生しやすく、このミスフィット転位が発生す
ることにより電子伝導度（または電子移動度）が低下し
て素子の特性が劣化してしまうおそれがあった。このた
め、挿入するＩｎＧａＡｓ層のＩｎの組成割合を小さ
く、また膜厚を薄くすることで、格子不整合によるミス
フィット転位の形成エネルギをＩｎＧａＡｓ層の歪エネ
ルギ以下に保ち、結晶欠陥のない歪層ヘテロ構造を有す
るＨＥＭＴ素子が作成されていた。
造を有するＨＥＭＴ素子では、上述した文献にも述べら
れているように、電子供給層を構成するｎ導電型のＧａ
Ａｓ系化合物半導体と、電子走行層を構成するＩｎＧａ
Ａｓとの格子定数が異なるために、これらの層の境界面
にミスフィット転位（格子欠陥または結晶欠陥ともい
う。）が発生しやすく、このミスフィット転位が発生す
ることにより電子伝導度（または電子移動度）が低下し
て素子の特性が劣化してしまうおそれがあった。このた
め、挿入するＩｎＧａＡｓ層のＩｎの組成割合を小さ
く、また膜厚を薄くすることで、格子不整合によるミス
フィット転位の形成エネルギをＩｎＧａＡｓ層の歪エネ
ルギ以下に保ち、結晶欠陥のない歪層ヘテロ構造を有す
るＨＥＭＴ素子が作成されていた。
【０００４】一方、文献中でさらに述べられているよう
に、量子井戸層として機能するＩｎＧａＡｓ層に２ＤＥ
Ｇを有効に閉じ込めるには、Ｉｎ組成割合が高く、また
量子井戸幅（層の厚さ）が広い（または厚い）ことが望
まれる。２ＤＥＧの閉じ込め効果が高まると、電子移動
度が向上し、さらに高速動作に適したＨＥＭＴ素子が実
現できる。
に、量子井戸層として機能するＩｎＧａＡｓ層に２ＤＥ
Ｇを有効に閉じ込めるには、Ｉｎ組成割合が高く、また
量子井戸幅（層の厚さ）が広い（または厚い）ことが望
まれる。２ＤＥＧの閉じ込め効果が高まると、電子移動
度が向上し、さらに高速動作に適したＨＥＭＴ素子が実
現できる。
【０００５】従って、２ＤＥＧの閉じ込め効果を向上さ
せるためにＩｎＧａＡｓ層のＩｎ組成割合を高く、かつ
層厚を厚くすることによりミスフィット転位が発生して
も、素子の特性が劣化しないようなＨＥＭＴ素子の実現
が望まれていた。
せるためにＩｎＧａＡｓ層のＩｎ組成割合を高く、かつ
層厚を厚くすることによりミスフィット転位が発生して
も、素子の特性が劣化しないようなＨＥＭＴ素子の実現
が望まれていた。
【０００６】
【課題を解決するための手段】そこで、この出願に係る
発明者等は、種々の実験を行った結果、ダブル選択ドー
ピング型のＨＥＭＴ素子において、以下の、に示す
ことを発見した。
発明者等は、種々の実験を行った結果、ダブル選択ドー
ピング型のＨＥＭＴ素子において、以下の、に示す
ことを発見した。
【０００７】．ミスフィット転位が発生することが知
られている方向に電流を流すと、ＩｎＧａＡｓ量子井戸
層の厚さを変化させても、素子が示す比抵抗の値はほと
んど変わらない。要するに、ＩｎＧａＡｓ層の厚さをミ
スフィット転位が発生する程度に厚くしても、転位の延
在方向に電子を走行させるようにすれば、素子特性の劣
化が低減される。
られている方向に電流を流すと、ＩｎＧａＡｓ量子井戸
層の厚さを変化させても、素子が示す比抵抗の値はほと
んど変わらない。要するに、ＩｎＧａＡｓ層の厚さをミ
スフィット転位が発生する程度に厚くしても、転位の延
在方向に電子を走行させるようにすれば、素子特性の劣
化が低減される。
【０００８】．電子走行層であるＩｎＧａＡｓ層の層
厚やＩｎの組成の割合、下側電子供給層の不純物添加濃
度等を特定させると、従来２方向に発生しやすいミスフ
ィット転位の発生する方向を、一つに定めることができ
る。
厚やＩｎの組成の割合、下側電子供給層の不純物添加濃
度等を特定させると、従来２方向に発生しやすいミスフ
ィット転位の発生する方向を、一つに定めることができ
る。
【０００９】このため、ミスフィット転位の発生する方
向が一つに定まるように素子を製造し、そのときに、ゲ
ート、ソースおよびドレイン電極をミスフィット転位の
延在方向に沿って順次に配列させれば、ＩｎＧａＡｓ層
のＩｎ組成割合を高く、かつ層厚を厚くしてミスフィッ
ト転位が発生してもＨＥＭＴ素子の特性は向上する。
向が一つに定まるように素子を製造し、そのときに、ゲ
ート、ソースおよびドレイン電極をミスフィット転位の
延在方向に沿って順次に配列させれば、ＩｎＧａＡｓ層
のＩｎ組成割合を高く、かつ層厚を厚くしてミスフィッ
ト転位が発生してもＨＥＭＴ素子の特性は向上する。
【００１０】従って、この発明のＨＥＭＴ素子によれ
ば、下側電子供給層と上側電子供給層との間に電子走行
層を介在させてあり、上側電子供給層の、電子走行層と
は反対側の表面に、ソース電極、ゲート電極およびドレ
イン電極を具えたダブル選択ドーピング型のＨＥＭＴ素
子において、電子走行層を、少なくとも下側電子供給層
とこの電子走行層との界面にミスフィット転位が発生す
る厚さとしてあり、下側電子供給層と電子走行層との界
面に生じているミスフィット転位の延在方向に沿ってソ
ース電極、ゲート電極、ドレイン電極を順次配列してあ
ることを特徴とする。
ば、下側電子供給層と上側電子供給層との間に電子走行
層を介在させてあり、上側電子供給層の、電子走行層と
は反対側の表面に、ソース電極、ゲート電極およびドレ
イン電極を具えたダブル選択ドーピング型のＨＥＭＴ素
子において、電子走行層を、少なくとも下側電子供給層
とこの電子走行層との界面にミスフィット転位が発生す
る厚さとしてあり、下側電子供給層と電子走行層との界
面に生じているミスフィット転位の延在方向に沿ってソ
ース電極、ゲート電極、ドレイン電極を順次配列してあ
ることを特徴とする。
【００１１】また、特に、ＧａＡｓ系化合物半導体の下
地、ｎ導電型のＧａＡｓ系化合物半導体の下側電子供給
層、ＩｎＧａＡｓ層からなる電子走行層、ｎ導電型のＧ
ａＡｓ系化合物半導体の上側電子供給層が順次に積層さ
れていて、上側電子供給層の上側に、ソース電極、ゲー
ト電極およびドレイン電極を具えたダブル選択ドーピン
グ型のＨＥＭＴ素子において、ＩｎＧａＡｓ層の、Ｉｎ
X Ｇａ1-X Ａｓと表記した場合のＩｎの組成割合Ｘを
０．３程度とし、このＩｎＧａＡｓ層の厚さを２０ｎｍ
程度とし、前記下側電子供給層のシリコンの不純物添加
濃度を２×１０18ｃｍ-3〜５×１０18ｃｍ-3としたこと
を特徴とする。
地、ｎ導電型のＧａＡｓ系化合物半導体の下側電子供給
層、ＩｎＧａＡｓ層からなる電子走行層、ｎ導電型のＧ
ａＡｓ系化合物半導体の上側電子供給層が順次に積層さ
れていて、上側電子供給層の上側に、ソース電極、ゲー
ト電極およびドレイン電極を具えたダブル選択ドーピン
グ型のＨＥＭＴ素子において、ＩｎＧａＡｓ層の、Ｉｎ
X Ｇａ1-X Ａｓと表記した場合のＩｎの組成割合Ｘを
０．３程度とし、このＩｎＧａＡｓ層の厚さを２０ｎｍ
程度とし、前記下側電子供給層のシリコンの不純物添加
濃度を２×１０18ｃｍ-3〜５×１０18ｃｍ-3としたこと
を特徴とする。
【００１２】また、ＨＥＭＴ素子を以下の（ａ）〜
（ｃ）に示す工程を含んで製造する。 （ａ）オリエンテーションフラット付きＧａＡｓ系化合
物半導体の下地上にｎ導電型のＧａＡｓ系化合物半導体
の下側電子供給層とＩｎＧａＡｓ層からなる電子走行層
とを、電子供給層と電子走行層との界面に少なくともオ
リエンテーションフラットに対して平行な方向または一
定の角度を持った方向に沿って延在するミスフィット転
位が発生するように、順次に形成する。
（ｃ）に示す工程を含んで製造する。 （ａ）オリエンテーションフラット付きＧａＡｓ系化合
物半導体の下地上にｎ導電型のＧａＡｓ系化合物半導体
の下側電子供給層とＩｎＧａＡｓ層からなる電子走行層
とを、電子供給層と電子走行層との界面に少なくともオ
リエンテーションフラットに対して平行な方向または一
定の角度を持った方向に沿って延在するミスフィット転
位が発生するように、順次に形成する。
【００１３】（ｂ）電子走行層上にｎ導電型のＧａＡｓ
系化合物半導体の上側電子供給層を形成する。
系化合物半導体の上側電子供給層を形成する。
【００１４】（ｃ）オリエンテーションフラットを位置
決め基準として利用して、上側電子供給層に、ミスフィ
ット転位の延在方向に沿って、ゲート電極、ソース電極
およびドレイン電極を配列形成する。
決め基準として利用して、上側電子供給層に、ミスフィ
ット転位の延在方向に沿って、ゲート電極、ソース電極
およびドレイン電極を配列形成する。
【００１５】また、ＨＥＭＴ素子の製造を実施するに当
たり、下側電子供給層を、シリコンの不純物添加濃度が
２×１０18ｃｍ-3〜５×１０18ｃｍ-3となるようにし
て、形成し、電子走行層を、分子線エピタキシ法を用い
て、５００℃〜６００℃の温度条件で、ＩｎX Ｇａ1-X
Ａｓと表記した場合のＩｎの組成割合Ｘが０．３程度と
なり、かつ層厚が２０ｎｍ程度となるようにして、形成
するのがよい。
たり、下側電子供給層を、シリコンの不純物添加濃度が
２×１０18ｃｍ-3〜５×１０18ｃｍ-3となるようにし
て、形成し、電子走行層を、分子線エピタキシ法を用い
て、５００℃〜６００℃の温度条件で、ＩｎX Ｇａ1-X
Ａｓと表記した場合のＩｎの組成割合Ｘが０．３程度と
なり、かつ層厚が２０ｎｍ程度となるようにして、形成
するのがよい。
【００１６】
【作用】上述したこの発明のダブル選択ドーピング型の
ＨＥＭＴ素子によれば、下側電子供給層と上側電子供給
層との間に電子走行層を介在させてあり、この電子走行
層を、少なくとも下側電子供給層とこの電子走行層との
界面にミスフィット転位が発生する厚さとしてあるた
め、電子の閉じ込め効果に優れていて、より高速動作に
適したＨＥＭＴ素子を実現できる。また、上側電子供給
層の電子走行層とは反対側の表面に、ミスフィット転位
の延在方向に沿ってソース電極、ゲート電極、ドレイン
電極を順次配列してある。このように配列すると、電子
の走行する方向がミスフィット転位の延在する方向とな
るため、ＨＥＭＴ素子の特性が劣化するおそれが少な
い。
ＨＥＭＴ素子によれば、下側電子供給層と上側電子供給
層との間に電子走行層を介在させてあり、この電子走行
層を、少なくとも下側電子供給層とこの電子走行層との
界面にミスフィット転位が発生する厚さとしてあるた
め、電子の閉じ込め効果に優れていて、より高速動作に
適したＨＥＭＴ素子を実現できる。また、上側電子供給
層の電子走行層とは反対側の表面に、ミスフィット転位
の延在方向に沿ってソース電極、ゲート電極、ドレイン
電極を順次配列してある。このように配列すると、電子
の走行する方向がミスフィット転位の延在する方向とな
るため、ＨＥＭＴ素子の特性が劣化するおそれが少な
い。
【００１７】また、上述した構造のＨＥＭＴ素子におい
て、特に、下地がＧａＡｓ系化合物半導体、上側および
下側電子供給層がｎ導電型のＧａＡｓ系化合物半導体、
電子走行層がＩｎＧａＡｓ層であるとき、このＩｎＧａ
Ａｓ層の、ＩｎX Ｇａ1-X Ａｓと表記した場合のＩｎの
組成割合Ｘを０．３程度とし、このＩｎＧａＡｓ層の厚
さを２０ｎｍ程度とし、下側電子供給層のシリコンの不
純物添加濃度を２×１０18ｃｍ-3〜５×１０18ｃｍ-3と
すれば、下側電子供給層と電子走行層との界面に生じる
ミスフィット転位の延在方向が一つに定まる。
て、特に、下地がＧａＡｓ系化合物半導体、上側および
下側電子供給層がｎ導電型のＧａＡｓ系化合物半導体、
電子走行層がＩｎＧａＡｓ層であるとき、このＩｎＧａ
Ａｓ層の、ＩｎX Ｇａ1-X Ａｓと表記した場合のＩｎの
組成割合Ｘを０．３程度とし、このＩｎＧａＡｓ層の厚
さを２０ｎｍ程度とし、下側電子供給層のシリコンの不
純物添加濃度を２×１０18ｃｍ-3〜５×１０18ｃｍ-3と
すれば、下側電子供給層と電子走行層との界面に生じる
ミスフィット転位の延在方向が一つに定まる。
【００１８】また、この発明のＨＥＭＴ素子の製造方法
によれば、まず、オリエンテーションフラット付きＧａ
Ａｓ系化合物半導体の下地上にｎ導電型のＧａＡｓ系化
合物半導体の下側電子供給層とＩｎＧａＡｓ層からなる
電子走行層とを、電子供給層と電子走行層との界面に少
なくともオリエンテーションフラットに対して平行な方
向または一定の角度を持った方向に沿って延在するミス
フィット転位が発生するように、順次に形成する。この
ようにミスフィット転位が生じる程度に電子走行層（量
子井戸層）の厚さを厚くするため、電子の閉じ込め効果
に優れたＨＥＭＴ素子を製造することができる。
によれば、まず、オリエンテーションフラット付きＧａ
Ａｓ系化合物半導体の下地上にｎ導電型のＧａＡｓ系化
合物半導体の下側電子供給層とＩｎＧａＡｓ層からなる
電子走行層とを、電子供給層と電子走行層との界面に少
なくともオリエンテーションフラットに対して平行な方
向または一定の角度を持った方向に沿って延在するミス
フィット転位が発生するように、順次に形成する。この
ようにミスフィット転位が生じる程度に電子走行層（量
子井戸層）の厚さを厚くするため、電子の閉じ込め効果
に優れたＨＥＭＴ素子を製造することができる。
【００１９】次に、電子走行層上にｎ導電型のＧａＡｓ
系化合物半導体の上側電子供給層を形成し、オリエンテ
ーションフラットを位置決め基準として利用して、上側
電子供給層に、ミスフィット転位の延在方向に沿って、
ゲート電極、ソース電極およびドレイン電極を配列形成
する。こうすると、素子を動作させるときに、ミスフィ
ット転位の延在する方向に電子が走行するため、素子の
劣化のおそれの少ないＨＥＭＴ素子を製造することがで
きる。
系化合物半導体の上側電子供給層を形成し、オリエンテ
ーションフラットを位置決め基準として利用して、上側
電子供給層に、ミスフィット転位の延在方向に沿って、
ゲート電極、ソース電極およびドレイン電極を配列形成
する。こうすると、素子を動作させるときに、ミスフィ
ット転位の延在する方向に電子が走行するため、素子の
劣化のおそれの少ないＨＥＭＴ素子を製造することがで
きる。
【００２０】また、上述の方法でＨＥＭＴ素子の製造を
実施するに当たり、下側電子供給層を、シリコンの不純
物添加濃度が２×１０18ｃｍ-3〜５×１０18ｃｍ-3とな
るようにして形成し、電子走行層を、分子線エピタキシ
法を用いて、５００℃〜６００℃の温度条件で、ＩｎX
Ｇａ1-X Ａｓと表記した場合のＩｎの組成割合Ｘが０．
３程度となり、かつ層厚が２０ｎｍ程度となるようにし
て形成すると、ミスフィット転位が一方向にのみ発生す
る。このことにより、ミスフィット転位が延在する方向
に上述した３つの電極を配列させて、この方向に電子が
走行するようにすれば、ＨＥＭＴ素子の特性が劣化する
おそれが少ない。
実施するに当たり、下側電子供給層を、シリコンの不純
物添加濃度が２×１０18ｃｍ-3〜５×１０18ｃｍ-3とな
るようにして形成し、電子走行層を、分子線エピタキシ
法を用いて、５００℃〜６００℃の温度条件で、ＩｎX
Ｇａ1-X Ａｓと表記した場合のＩｎの組成割合Ｘが０．
３程度となり、かつ層厚が２０ｎｍ程度となるようにし
て形成すると、ミスフィット転位が一方向にのみ発生す
る。このことにより、ミスフィット転位が延在する方向
に上述した３つの電極を配列させて、この方向に電子が
走行するようにすれば、ＨＥＭＴ素子の特性が劣化する
おそれが少ない。
【００２１】
【実施例】以下、図面を参照して、この発明の実施例に
つき説明をする。各図は、発明が理解できる程度に各構
成成分の大きさ、形状および配置関係等を概略的に示し
てあるにすぎない。従って、この発明はこの図示例にの
み限定されるものではないことは明らかである。なお、
この実施例において、ＨＥＭＴ素子、およびＨＥＭＴ素
子の製造方法を併せて説明する。
つき説明をする。各図は、発明が理解できる程度に各構
成成分の大きさ、形状および配置関係等を概略的に示し
てあるにすぎない。従って、この発明はこの図示例にの
み限定されるものではないことは明らかである。なお、
この実施例において、ＨＥＭＴ素子、およびＨＥＭＴ素
子の製造方法を併せて説明する。
【００２２】図１は、この実施例の説明に供する、ＨＥ
ＭＴ素子の斜視図であり、この図においてＩｎＧａＡｓ
層およびその上下のｎ型ＡｌＧａＡｓ層のそれぞれの界
面を透視して、この界面に生じているミスフィット転位
を示している。なお、ミスフィット転位はＩｎＧａＡｓ
層およびその上下のｎ型ＡｌＧａＡｓ層のそれぞれの界
面に生じているが、この実施例中では、下側のｎ型Ａｌ
ＧａＡｓ層とＩｎＧａＡｓ層との界面について説明して
いる。
ＭＴ素子の斜視図であり、この図においてＩｎＧａＡｓ
層およびその上下のｎ型ＡｌＧａＡｓ層のそれぞれの界
面を透視して、この界面に生じているミスフィット転位
を示している。なお、ミスフィット転位はＩｎＧａＡｓ
層およびその上下のｎ型ＡｌＧａＡｓ層のそれぞれの界
面に生じているが、この実施例中では、下側のｎ型Ａｌ
ＧａＡｓ層とＩｎＧａＡｓ層との界面について説明して
いる。
【００２３】この実施例のＨＥＭＴ素子１０は、ＧａＡ
ｓ基板１１ａ、ノンドープＧａＡｓ層１１ｂ、ノンドー
プＡｌＧａＡｓ層１１ｃからなる下地１１の上側に、下
側電子供給層１３としてｎ導電型（単にｎ型ともい
う。）ＡｌＧａＡｓ層、電子走行層（または量子井戸
層）１５としてＩｎＧａＡｓ層、上側電子供給層１７と
してｎ型ＡｌＧａＡｓ層が順次に積層され、さらに、上
側電子供給層１７のＩｎＧａＡｓ層１５とは反対側の表
面にゲート電極２１を挟んでソースおよびドレイン電極
２３および２５を具えたダブル選択ドーピング型の素子
構造をしており、さらに以下に詳しく述べるこの発明の
特徴を有している。
ｓ基板１１ａ、ノンドープＧａＡｓ層１１ｂ、ノンドー
プＡｌＧａＡｓ層１１ｃからなる下地１１の上側に、下
側電子供給層１３としてｎ導電型（単にｎ型ともい
う。）ＡｌＧａＡｓ層、電子走行層（または量子井戸
層）１５としてＩｎＧａＡｓ層、上側電子供給層１７と
してｎ型ＡｌＧａＡｓ層が順次に積層され、さらに、上
側電子供給層１７のＩｎＧａＡｓ層１５とは反対側の表
面にゲート電極２１を挟んでソースおよびドレイン電極
２３および２５を具えたダブル選択ドーピング型の素子
構造をしており、さらに以下に詳しく述べるこの発明の
特徴を有している。
【００２４】この発明のＨＥＭＴ素子によれば、電子走
行層１５を、少なくとも下側電子供給層１３とこの電子
走行層１５との界面にミスフィット転位が発生する厚さ
としてあり、下側供給層１３と電子走行層１５との界面
に生じているミスフィット転位の延在方向に沿ってソー
ス電極２３、ゲート電極２１、ドレイン電極２５を順次
配列してある。この実施例では、電子走行層（ＩｎＧａ
Ａｓ層）１５の厚さをミスフィット転位が生じる程度の
厚さである約２０ｎｍとした。ここで、上述した構造を
有するＨＥＭＴ素子１０では、ミスフィット転位の発生
する方向は、ＨＥＭＴ素子１０をウエットエッチングし
たときに断面が逆メサ形状となる方向（逆メサ方向）で
あることが知られている。この実施例では（１００）面
方位を有するＬＥＣ基板を用いているため、逆メサ方向
は面内結晶方位の（０１１）方向となっている。従っ
て、実施例では、（０１１）方向に沿ってソース電極２
３、ゲート電極２１、ドレイン電極２５を順次配列し
た。このように電極を配列し、電流が流れる方向、即ち
電子が走行する方向を、ミスフィット転位の延在する方
向と平行な（０１１）方向にすると、素子が示す抵抗値
はミスフィット転位が発生していないものとほとんど変
わらないことが、後述する実験結果によりわかった。結
晶欠陥の影響を受けないとすれば、電子移動度の低下を
招くこともないので、ＨＥＭＴ素子の劣化については、
ミスフィット転位が発生していないものと比較しても変
わらないといえる。
行層１５を、少なくとも下側電子供給層１３とこの電子
走行層１５との界面にミスフィット転位が発生する厚さ
としてあり、下側供給層１３と電子走行層１５との界面
に生じているミスフィット転位の延在方向に沿ってソー
ス電極２３、ゲート電極２１、ドレイン電極２５を順次
配列してある。この実施例では、電子走行層（ＩｎＧａ
Ａｓ層）１５の厚さをミスフィット転位が生じる程度の
厚さである約２０ｎｍとした。ここで、上述した構造を
有するＨＥＭＴ素子１０では、ミスフィット転位の発生
する方向は、ＨＥＭＴ素子１０をウエットエッチングし
たときに断面が逆メサ形状となる方向（逆メサ方向）で
あることが知られている。この実施例では（１００）面
方位を有するＬＥＣ基板を用いているため、逆メサ方向
は面内結晶方位の（０１１）方向となっている。従っ
て、実施例では、（０１１）方向に沿ってソース電極２
３、ゲート電極２１、ドレイン電極２５を順次配列し
た。このように電極を配列し、電流が流れる方向、即ち
電子が走行する方向を、ミスフィット転位の延在する方
向と平行な（０１１）方向にすると、素子が示す抵抗値
はミスフィット転位が発生していないものとほとんど変
わらないことが、後述する実験結果によりわかった。結
晶欠陥の影響を受けないとすれば、電子移動度の低下を
招くこともないので、ＨＥＭＴ素子の劣化については、
ミスフィット転位が発生していないものと比較しても変
わらないといえる。
【００２５】図２は、実施例の構造を示すＨＥＭＴ素子
について、電子走行層であるＩｎＧａＡｓ層１４の厚さ
を段階的に変化させながら、二つの方向に一定の電流を
流したときに、それぞれの素子が示す比抵抗（Ω・ｃ
ｍ）との関係を、ＩｎＧａＡｓ層の厚さを縦軸に取り、
比抵抗を横軸にとって示したグラフである。曲線Ｉは面
内結晶方位の（０−１１）方向に、また、曲線ＩＩは、
ミスフィット転位が発生した方向である（０１１）方向
に、それぞれ電流を流したときの結果である。曲線Ｉの
（０−１１）の−１は、１のバーを便宜的に表したもの
である。図２からも理解できるように、（０−１１）方
向に電流を流した場合は、ＩｎＧａＡｓ層の厚さが厚く
なるにしたがって徐々に比抵抗が増していき、１８ｎｍ
を越える付近から、ミスフィット転位の発生に因るもの
と思われるが、急激に増加する。そして、ＩｎＧａＡｓ
層の厚さが２３ｎｍのときには、約６６×１０-3Ωｃｍ
もの値を示しており、明らかにミスフィット転位による
影響を示している。これに対し、ミスフィット転位が発
生することが知られている逆メサ方向（実施例では（０
１１）方向）に電流を流した場合の、素子が示す比抵抗
は、量子井戸幅、即ちＩｎＧａＡｓ層の厚さに関わりな
く、１×１０-3Ωｃｍ〜６×１０-3Ωｃｍ程度の範囲に
保たれている。このことにより、素子構造によってミス
フィット転位が発生することが知られている方向、即ち
実施例のダブル選択ドーピング型のＨＥＭＴ素子の場合
は、逆メサ方向である（０１１）方向に電子を走行させ
ることによって、ミスフィット転位が発生する程度にＩ
ｎＧａＡｓ層の厚さを厚くしても、素子の特性が劣化す
るおそれが少ない。
について、電子走行層であるＩｎＧａＡｓ層１４の厚さ
を段階的に変化させながら、二つの方向に一定の電流を
流したときに、それぞれの素子が示す比抵抗（Ω・ｃ
ｍ）との関係を、ＩｎＧａＡｓ層の厚さを縦軸に取り、
比抵抗を横軸にとって示したグラフである。曲線Ｉは面
内結晶方位の（０−１１）方向に、また、曲線ＩＩは、
ミスフィット転位が発生した方向である（０１１）方向
に、それぞれ電流を流したときの結果である。曲線Ｉの
（０−１１）の−１は、１のバーを便宜的に表したもの
である。図２からも理解できるように、（０−１１）方
向に電流を流した場合は、ＩｎＧａＡｓ層の厚さが厚く
なるにしたがって徐々に比抵抗が増していき、１８ｎｍ
を越える付近から、ミスフィット転位の発生に因るもの
と思われるが、急激に増加する。そして、ＩｎＧａＡｓ
層の厚さが２３ｎｍのときには、約６６×１０-3Ωｃｍ
もの値を示しており、明らかにミスフィット転位による
影響を示している。これに対し、ミスフィット転位が発
生することが知られている逆メサ方向（実施例では（０
１１）方向）に電流を流した場合の、素子が示す比抵抗
は、量子井戸幅、即ちＩｎＧａＡｓ層の厚さに関わりな
く、１×１０-3Ωｃｍ〜６×１０-3Ωｃｍ程度の範囲に
保たれている。このことにより、素子構造によってミス
フィット転位が発生することが知られている方向、即ち
実施例のダブル選択ドーピング型のＨＥＭＴ素子の場合
は、逆メサ方向である（０１１）方向に電子を走行させ
ることによって、ミスフィット転位が発生する程度にＩ
ｎＧａＡｓ層の厚さを厚くしても、素子の特性が劣化す
るおそれが少ない。
【００２６】また、すでに述べてあるように、電子の閉
じ込め効果を高めて電子移動度の向上を図るために、量
子井戸幅を広くすることのほか、ＩｎＧａＡｓ層のＩｎ
の組成の割合を高くすると効果的であることが知られて
いる。また、実施例の構造のＨＥＭＴ素子の場合、（０
１１）方向にミスフィット転位が発生しやすいが、（０
１１）方向にミスフィット転位が発生した後、遅れて
（０−１１）方向にミスフィット転位が発生することも
ある。ミスフィット転位の発生する方向が一つに決まれ
ば、ソース、ゲ−トおよびドレイン電極を、一つに定ま
った方向のミスフィット転位の延在方向に沿って配列さ
せることができる。
じ込め効果を高めて電子移動度の向上を図るために、量
子井戸幅を広くすることのほか、ＩｎＧａＡｓ層のＩｎ
の組成の割合を高くすると効果的であることが知られて
いる。また、実施例の構造のＨＥＭＴ素子の場合、（０
１１）方向にミスフィット転位が発生しやすいが、（０
１１）方向にミスフィット転位が発生した後、遅れて
（０−１１）方向にミスフィット転位が発生することも
ある。ミスフィット転位の発生する方向が一つに決まれ
ば、ソース、ゲ−トおよびドレイン電極を、一つに定ま
った方向のミスフィット転位の延在方向に沿って配列さ
せることができる。
【００２７】以上の点を考慮して、この実施例のＨＥＭ
Ｔ素子１０では、ＩｎＧａＡｓ層１５の、ＩｎX Ｇａ
1-X Ａｓと表記した場合のＩｎの組成割合Ｘを０．３程
度とし、すでに述べてあるように、このＩｎＧａＡｓ層
１５の厚さを２０ｎｍ程度とし、さらに、下側電子供給
層であるｎ型ＡｌＧａＡｓ層１３のシリコンの不純物添
加濃度を２×１０18ｃｍ-3〜５×１０18ｃｍ-3とした。
このように特定すれば、ミスフィット転位の発生する方
向は（０１１）方向のみとなる。また、電子の閉じ込め
効果が高まるため、電子移動度が向上し、より高速動作
に適した高周波素子の実現が望める。
Ｔ素子１０では、ＩｎＧａＡｓ層１５の、ＩｎX Ｇａ
1-X Ａｓと表記した場合のＩｎの組成割合Ｘを０．３程
度とし、すでに述べてあるように、このＩｎＧａＡｓ層
１５の厚さを２０ｎｍ程度とし、さらに、下側電子供給
層であるｎ型ＡｌＧａＡｓ層１３のシリコンの不純物添
加濃度を２×１０18ｃｍ-3〜５×１０18ｃｍ-3とした。
このように特定すれば、ミスフィット転位の発生する方
向は（０１１）方向のみとなる。また、電子の閉じ込め
効果が高まるため、電子移動度が向上し、より高速動作
に適した高周波素子の実現が望める。
【００２８】図３は、ＨＥＭＴ素子１０の製造方法の説
明に供する概略的な平面図であり、ＧａＡｓ基板１１ａ
であるウエハの形状を示している。
明に供する概略的な平面図であり、ＧａＡｓ基板１１ａ
であるウエハの形状を示している。
【００２９】この発明のＨＥＭＴ素子の製造方法によれ
ば、まず、オリエンテーションフラット付きＧａＡｓ系
化合物半導体の下地上にｎ導電型のＧａＡｓ系化合物半
導体の下側電子供給層とＩｎＧａＡｓ層からなる電子走
行層とを、電子供給層と電子走行層との界面に少なくと
もオリエンテーションフラットに対して平行な方向また
は一定の角度を持った方向に沿って延在するミスフィッ
ト転位が発生するように、順次に形成する。ここで、ウ
エハは、デバイス製造に必要な面方位を有しているのが
普通であり、実施例のＧａＡｓ基板１１ａの場合は、
（１００）面方位を有するＬＥＣ基板を用いている。ま
た、ウエハは通常、図３に示すように、円盤の一部が直
線的に欠けたような形状のオリエンテーションフラット
３０を有している。このオリエンテーションフラット３
０は、例えばリソグラフィにおける位置合わせ等のため
に、ウエハ面内の結晶学的基準方向を示すものである。
ＧａＡｓ基板１１ａを含む下地１１上に電子供給層およ
び電子走行層を積層してＨＥＭＴ素子を製造する場合、
このオリエンテーションフラット３０を基準とし、図３
に示すようにオリエンテーションフラット３０に対して
平行な方向ａまたは一定の角度θを持った方向ｂに沿っ
て延在するミスフィット転位が発生するように、順次に
形成すると、後述するが、電極の配列の位置決めが容易
にできる。
ば、まず、オリエンテーションフラット付きＧａＡｓ系
化合物半導体の下地上にｎ導電型のＧａＡｓ系化合物半
導体の下側電子供給層とＩｎＧａＡｓ層からなる電子走
行層とを、電子供給層と電子走行層との界面に少なくと
もオリエンテーションフラットに対して平行な方向また
は一定の角度を持った方向に沿って延在するミスフィッ
ト転位が発生するように、順次に形成する。ここで、ウ
エハは、デバイス製造に必要な面方位を有しているのが
普通であり、実施例のＧａＡｓ基板１１ａの場合は、
（１００）面方位を有するＬＥＣ基板を用いている。ま
た、ウエハは通常、図３に示すように、円盤の一部が直
線的に欠けたような形状のオリエンテーションフラット
３０を有している。このオリエンテーションフラット３
０は、例えばリソグラフィにおける位置合わせ等のため
に、ウエハ面内の結晶学的基準方向を示すものである。
ＧａＡｓ基板１１ａを含む下地１１上に電子供給層およ
び電子走行層を積層してＨＥＭＴ素子を製造する場合、
このオリエンテーションフラット３０を基準とし、図３
に示すようにオリエンテーションフラット３０に対して
平行な方向ａまたは一定の角度θを持った方向ｂに沿っ
て延在するミスフィット転位が発生するように、順次に
形成すると、後述するが、電極の配列の位置決めが容易
にできる。
【００３０】このため、この実施例では、まず、ＧａＡ
ｓ基板１１ａの（１００）面上に、分子線エピタキシ法
を用いて、ノンドープＧａＡｓ層１１ｂ、ノンドープＡ
ｌＧａＡｓ層１１ｃを順次に成長させて下地１１を形成
する。そして、下地１１上にｎ導電型のＧａＡｓ系化合
物半導体の下側電子供給層として、ｎ型ＡｌＧａＡｓ層
１３と、ＩｎＧａＡｓ層１５からなる電子走行層とを、
下側電子供給層１３と電子走行層１５との界面に少なく
ともオリエンテーションフラット３０に対して９０°の
方向である（０１１）方向に沿って延在するミスフィッ
ト転位が発生するように、同様に分子線エピタキシ法を
用いて、順次に成長させることにより形成する。この実
施例では、さらに、ｎ型ＡｌＧａＡｓ層１３のシリコン
の不純物添加濃度が２×１０18ｃｍ-3〜５×１０18ｃｍ
-3となるようにして形成し、また、ＩｎＧａＡｓ層１５
の形成を５００℃〜６００℃の温度条件で、ＩｎX Ｇａ
1-X Ａｓと表記した場合のＩｎの組成割合Ｘが０．３程
度となり、かつ層厚が２０ｎｍ程度となるようにして形
成した。
ｓ基板１１ａの（１００）面上に、分子線エピタキシ法
を用いて、ノンドープＧａＡｓ層１１ｂ、ノンドープＡ
ｌＧａＡｓ層１１ｃを順次に成長させて下地１１を形成
する。そして、下地１１上にｎ導電型のＧａＡｓ系化合
物半導体の下側電子供給層として、ｎ型ＡｌＧａＡｓ層
１３と、ＩｎＧａＡｓ層１５からなる電子走行層とを、
下側電子供給層１３と電子走行層１５との界面に少なく
ともオリエンテーションフラット３０に対して９０°の
方向である（０１１）方向に沿って延在するミスフィッ
ト転位が発生するように、同様に分子線エピタキシ法を
用いて、順次に成長させることにより形成する。この実
施例では、さらに、ｎ型ＡｌＧａＡｓ層１３のシリコン
の不純物添加濃度が２×１０18ｃｍ-3〜５×１０18ｃｍ
-3となるようにして形成し、また、ＩｎＧａＡｓ層１５
の形成を５００℃〜６００℃の温度条件で、ＩｎX Ｇａ
1-X Ａｓと表記した場合のＩｎの組成割合Ｘが０．３程
度となり、かつ層厚が２０ｎｍ程度となるようにして形
成した。
【００３１】次に、この発明のＨＥＭＴ素子の製造方法
によれば、電子走行層上にｎ導電型のＧａＡｓ系化合物
半導体の上側電子供給層を形成する。この実施例では、
電子走行層であるＩｎＧａＡｓ層１５上に、ｎ型ＡｌＧ
ａＡｓ層１７を形成する。
によれば、電子走行層上にｎ導電型のＧａＡｓ系化合物
半導体の上側電子供給層を形成する。この実施例では、
電子走行層であるＩｎＧａＡｓ層１５上に、ｎ型ＡｌＧ
ａＡｓ層１７を形成する。
【００３２】次に、この発明のＨＥＭＴ素子の製造方法
によれば、オリエンテーションフラットを位置決め基準
として利用して、上側電子供給層に、ミスフィット転位
の延在方向に沿って、ゲート電極、ソース電極およびド
レイン電極を配列形成する。この実施例では、上述した
ようにオリエンテーションフラット３０に対して９０°
の方向である（０１１）方向に沿ってミスフィット転位
が延在するので、同様にオリエンテーションフラット３
０に対して９０°の方向である（０１１）方向に沿って
ゲート電極２１、ソース電極２３およびドレイン電極２
５を配列形成すればよい。こうして、図１に示すような
構造を有するＨＥＭＴ素子が完成する。
によれば、オリエンテーションフラットを位置決め基準
として利用して、上側電子供給層に、ミスフィット転位
の延在方向に沿って、ゲート電極、ソース電極およびド
レイン電極を配列形成する。この実施例では、上述した
ようにオリエンテーションフラット３０に対して９０°
の方向である（０１１）方向に沿ってミスフィット転位
が延在するので、同様にオリエンテーションフラット３
０に対して９０°の方向である（０１１）方向に沿って
ゲート電極２１、ソース電極２３およびドレイン電極２
５を配列形成すればよい。こうして、図１に示すような
構造を有するＨＥＭＴ素子が完成する。
【００３３】
【発明の効果】上述した発明からも明らかなように、こ
の発明のＨＥＭＴ素子、即ち電子走行層の上下に電子供
給層を具えたダブル選択ドーピング型ＨＥＭＴ素子によ
れば、電子走行層であるＩｎＧａＡｓ層が、ミスフィッ
ト転位が発生する程度の厚さを有しているにもかかわら
ず、このミスフィット転位の延在方向に沿ってソース、
ゲートおよびドレイン電極を順次に配列させて電子がミ
スフィット転位の延在方向に走行するようにしてあるた
めに、従来よりも電子の閉じ込め効果に優れていて、し
かも素子特性の劣化するおそれが少ないＨＥＭＴ素子を
同時に実現することができる。
の発明のＨＥＭＴ素子、即ち電子走行層の上下に電子供
給層を具えたダブル選択ドーピング型ＨＥＭＴ素子によ
れば、電子走行層であるＩｎＧａＡｓ層が、ミスフィッ
ト転位が発生する程度の厚さを有しているにもかかわら
ず、このミスフィット転位の延在方向に沿ってソース、
ゲートおよびドレイン電極を順次に配列させて電子がミ
スフィット転位の延在方向に走行するようにしてあるた
めに、従来よりも電子の閉じ込め効果に優れていて、し
かも素子特性の劣化するおそれが少ないＨＥＭＴ素子を
同時に実現することができる。
【００３４】また、ＩｎＧａＡｓ層の、ＩｎX Ｇａ1-X
Ａｓと表記した場合のＩｎの組成割合Ｘを０．３程度と
し、このＩｎＧａＡｓ層の厚さを２０ｎｍ程度とし、下
側電子供給層のシリコンの不純物添加濃度を２×１１18
ｃｍ-3〜５×１１18ｃｍ-3とすれば、下側電子供給層と
電子走行層との界面に生じるミスフィット転位の延在方
向が一つに定まる。このことにより、一つの方向に定ま
ったミスフィット転位の延在方向に沿って、上述したよ
うにソース、ゲートおよびドレイン電極を順次に配列さ
せれば、電子の閉じ込め効果に優れていて、しかも素子
の劣化するおそれが少ないＨＥＭＴ素子を容易に実現す
ることができる。
Ａｓと表記した場合のＩｎの組成割合Ｘを０．３程度と
し、このＩｎＧａＡｓ層の厚さを２０ｎｍ程度とし、下
側電子供給層のシリコンの不純物添加濃度を２×１１18
ｃｍ-3〜５×１１18ｃｍ-3とすれば、下側電子供給層と
電子走行層との界面に生じるミスフィット転位の延在方
向が一つに定まる。このことにより、一つの方向に定ま
ったミスフィット転位の延在方向に沿って、上述したよ
うにソース、ゲートおよびドレイン電極を順次に配列さ
せれば、電子の閉じ込め効果に優れていて、しかも素子
の劣化するおそれが少ないＨＥＭＴ素子を容易に実現す
ることができる。
【図１】この発明の実施例のダブル選択ドーピング型の
ＨＥＭＴ素子の斜視図である。
ＨＥＭＴ素子の斜視図である。
【図２】実施例の効果を説明するためのグラフである。
【図３】この発明の実施例のＨＥＭＴ素子の製造方法の
説明に供する平面図である。
説明に供する平面図である。
１０：ＨＥＭＴ素子 １１：下地
１１ａ：ＧａＡｓ基板 １１ｂ：ＧａＡｓ層
１１ｃ：ＡｌＧａＡｓ層
１３：下側電子供給層（ｎ導電型ＡｌＧａＡｓ層）
１５：電子走行層（ＩｎＧａＡｓ層）
１７：上側電子供給層（ｎ導電型ＡｌＧａＡｓ層）
２１：ゲート電極 ２３：ソース電極
２５：ドレイン電極
３０：オリエンテーションフラット
フロントページの続き
(56)参考文献 特開 平８−37293（ＪＰ，Ａ)
特開 平１−158779（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
Claims (6)
- 【請求項１】 下側電子供給層と上側電子供給層との間
に電子走行層を介在させてあり、前記上側電子供給層
の、前記電子走行層とは反対側の表面にソース電極、ゲ
ート電極およびドレイン電極を具えたダブル選択ドーピ
ング型のＨＥＭＴ素子において、 前記電子走行層を、少なくとも前記下側電子供給層と該
電子走行層との界面にミスフィット転位が発生する厚さ
としてあり、前記下側電子供給層と前記電子走行層との
界面に生じている前記ミスフィット転位の延在方向に沿
って前記ソース電極、前記ゲート電極、ドレイン電極を
順次配列してあることを特徴とするＨＥＭＴ素子。 - 【請求項２】 請求項１に記載のＨＥＭＴ素子におい
て、該ＨＥＭＴ素子をウエットエッチングしたときに、
断面が逆メサ形状となる面の方向に沿って前記ソース電
極、ゲート電極およびドレイン電極を順次配列してある
ことを特徴とするＨＥＭＴ素子。 - 【請求項３】 ＧａＡｓ系化合物半導体の下地、ｎ導電
型のＧａＡｓ系化合物半導体の下側電子供給層、ＩｎＧ
ａＡｓ層からなる電子走行層、ｎ導電型のＧａＡｓ系化
合物半導体の上側電子供給層が順次に積層されていて、
前記上側電子供給層の、前記電子走行層とは反対側の表
面に、ソース電極、ゲート電極およびドレイン電極を具
えたダブル選択ドーピング型のＨＥＭＴ素子において、前記電子走行層を、少なくとも前記下側電子供給層と該
電子走行層との界面にミスフィット転位が発生する厚さ
としてあり、 前記下側電子供給層の面内結晶方位の（０１１）方向に
沿った方向に、前記ソース電極、ゲート電極およびドレ
イン電極を順次配列してあることを特徴とするＨＥＭＴ
素子。 - 【請求項４】 請求項３に記載のＨＥＭＴ素子におい
て、前記ＩｎＧａＡｓ層の、ＩｎX Ｇａ1-X Ａｓと表記
した場合のＩｎの組成割合Ｘを０．３程度とし、該Ｉｎ
ＧａＡｓ層の厚さを２０ｎｍ程度とし、前記下側電子供
給層のシリコンの不純物添加濃度を２×１０18ｃｍ-3〜
５×１０18ｃｍ-3としたことを特徴とするＨＥＭＴ素
子。 - 【請求項５】 （ａ）オリエンテーションフラット付き
ＧａＡｓ系化合物半導体の下地上にｎ導電型のＧａＡｓ
系化合物半導体の下側電子供給層とＩｎＧａＡｓ層から
なる電子走行層とを、前記電子供給層と前記電子走行層
との界面に少なくとも前記オリエンテーションフラット
に対して平行な方向または一定の角度を持った方向に沿
って延在するミスフィット転位が発生するように、順次
に形成する工程と、 （ｂ）前記電子走行層上にｎ導電型のＧａＡｓ系化合物
半導体の上側電子供給層を形成する工程と、 （ｃ）前記オリエンテーションフラットを位置決め基準
として利用して、前記上側電子供給層に、前記ミスフィ
ット転位の延在方向に沿って、ゲート電極、ソース電極
およびドレイン電極を配列形成する工程とを含むことを
特徴とするＨＥＭＴ素子の製造方法。 - 【請求項６】 請求項５に記載のＨＥＭＴ素子の製造方
法において、 前記下側電子供給層を、シリコンの不純物添加濃度が２
×１０18ｃｍ-3〜５×１０18ｃｍ-3となるようにして、
形成し、前記電子走行層を、分子線エピタキシ法を用い
て、５００℃〜６００℃の温度条件で、ＩｎX Ｇａ1-X
Ａｓと表記した場合のＩｎの組成割合Ｘが０．３程度と
なり、かつ層厚が２０ｎｍ程度となるようにして、形成
することを特徴とするＨＥＭＴ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06415295A JP3423812B2 (ja) | 1995-03-23 | 1995-03-23 | Ｈｅｍｔ素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06415295A JP3423812B2 (ja) | 1995-03-23 | 1995-03-23 | Ｈｅｍｔ素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08264759A JPH08264759A (ja) | 1996-10-11 |
| JP3423812B2 true JP3423812B2 (ja) | 2003-07-07 |
Family
ID=13249824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06415295A Expired - Fee Related JP3423812B2 (ja) | 1995-03-23 | 1995-03-23 | Ｈｅｍｔ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3423812B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123899A (ja) * | 2008-11-21 | 2010-06-03 | Panasonic Corp | 電界効果トランジスタ |
-
1995
- 1995-03-23 JP JP06415295A patent/JP3423812B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08264759A (ja) | 1996-10-11 |
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Legal Events
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|---|---|---|---|
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