JP2689057B2 - 静電誘導型半導体装置 - Google Patents
静電誘導型半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
Description
【０００１】
【産業上の利用分野】本発明は、大電力用のスイッチン
グデバイスなどとして利用される静電誘導型半導体装置
に関するものである。
グデバイスなどとして利用される静電誘導型半導体装置
に関するものである。
【０００２】
【従来の技術】静電誘導トランジスタ（ＳＩＴ）は、１
９６０年に東北大学の西沢教授によって発明されて以
来、シリコン結晶を用いた高効率大電力用デバイス、イ
メージセンサ、高速ＩＣ用として広く研究開発が進めら
れ、種々の優れた静電誘導型半導体デバイスが開発され
ている。
９６０年に東北大学の西沢教授によって発明されて以
来、シリコン結晶を用いた高効率大電力用デバイス、イ
メージセンサ、高速ＩＣ用として広く研究開発が進めら
れ、種々の優れた静電誘導型半導体デバイスが開発され
ている。
【０００３】この静電誘導トランジスタの典型的なもの
は、図６の断面図に示すように、ｎ型のシリコン結晶を
低抵抗層６０１、高抵抗層６０２の順に積層し、この高
抵抗層６０２上に離間して積層したｎ型の半導体結晶の
低抵抗層６０３によってソース領域を形成し、低抵抗層
６０１によってドレイン領域を形成し、ソース領域６０
３の周辺の高抵抗層６０２内にその導伝型の反転により
ｐ型のゲート領域６０４を形成した構造となっている。
さらに、このゲート領域６０４の表面とソース領域６０
６の表面に保護膜６０５が形成されると共に、ソース電
極６０６，ドレイン電極６０７、ゲート電極６０８が形
成されている。ゲートバイアスによって高抵抗層６０２
内の空乏層の状態を変化させることにより、ソース・ド
レイン間電流が制御される。
は、図６の断面図に示すように、ｎ型のシリコン結晶を
低抵抗層６０１、高抵抗層６０２の順に積層し、この高
抵抗層６０２上に離間して積層したｎ型の半導体結晶の
低抵抗層６０３によってソース領域を形成し、低抵抗層
６０１によってドレイン領域を形成し、ソース領域６０
３の周辺の高抵抗層６０２内にその導伝型の反転により
ｐ型のゲート領域６０４を形成した構造となっている。
さらに、このゲート領域６０４の表面とソース領域６０
６の表面に保護膜６０５が形成されると共に、ソース電
極６０６，ドレイン電極６０７、ゲート電極６０８が形
成されている。ゲートバイアスによって高抵抗層６０２
内の空乏層の状態を変化させることにより、ソース・ド
レイン間電流が制御される。
【０００４】
【発明が解決しようとする課題】上述のように、シリコ
ンの半導体結晶を用いた各種の高性能な静電誘導型半導
体デバイスが開発されているが、ガリウム・ヒ素（Ｇａ
Ａｓ）の半導体結晶については研究例が少なく、特にＧ
ａＡｓを素材とする大電力のスイッチング用デバイスに
ついてはほとんど報告例がない。
ンの半導体結晶を用いた各種の高性能な静電誘導型半導
体デバイスが開発されているが、ガリウム・ヒ素（Ｇａ
Ａｓ）の半導体結晶については研究例が少なく、特にＧ
ａＡｓを素材とする大電力のスイッチング用デバイスに
ついてはほとんど報告例がない。
【０００５】ＧａＡｓの大電力のスイッチング用デバイ
スを静電誘導型半導体デバイスで実現するには、オン抵
抗を小さくすることが必要であり、そのためにはゲート
を順バイアス状態に保つバイポーラモード動作を実現す
る必要がある。しかしながら、ＧａＡｓについては、シ
リコンの場合と同じ構造としても、このバイポーラモー
ド動作の実現が困難であるという問題がある。
スを静電誘導型半導体デバイスで実現するには、オン抵
抗を小さくすることが必要であり、そのためにはゲート
を順バイアス状態に保つバイポーラモード動作を実現す
る必要がある。しかしながら、ＧａＡｓについては、シ
リコンの場合と同じ構造としても、このバイポーラモー
ド動作の実現が困難であるという問題がある。
【０００６】従って、本発明の目的は、バイポーラモー
ド動作を実現できるＧａＡｓ静電誘導型半導体デバイス
を提供することにある。
ド動作を実現できるＧａＡｓ静電誘導型半導体デバイス
を提供することにある。
【０００７】
【課題を解決するための手段】本発明の静電誘導型半導
体装置によれば、高抵抗層とソース領域との界面及びゲ
ート領域の表面と保護膜との界面に、ソース領域や高抵
抗層よりも大きなバンドギャップとソース領域と同一の
導伝型を有する半導体結晶層から成るヘテロ層が形成さ
れている。
体装置によれば、高抵抗層とソース領域との界面及びゲ
ート領域の表面と保護膜との界面に、ソース領域や高抵
抗層よりも大きなバンドギャップとソース領域と同一の
導伝型を有する半導体結晶層から成るヘテロ層が形成さ
れている。
【０００８】
【作用】高抵抗層とソース領域との間に形成したバンド
ギャップの大きなヘテロ層は、ゲート領域からソース領
域に向かう少数キャリアをせき止めることにより、ソー
ス領域から高抵抗層内に注入される多数キャリアの注入
効率を高める。
ギャップの大きなヘテロ層は、ゲート領域からソース領
域に向かう少数キャリアをせき止めることにより、ソー
ス領域から高抵抗層内に注入される多数キャリアの注入
効率を高める。
【０００９】また、高抵抗層と保護膜との間にヘテロソ
ース領域を形成したことにより、これを形成することな
く高抵抗層を直接保護膜に接触させた従来構造において
発生する高密度の表面準位が大幅に低減される。この表
面準位密度の低減により、ゲート領域から注入される少
数キャリアとソース領域から注入される多数キャリアと
の表面準位を介した再結合が減少し、ソース領域から高
抵抗層内に注入される多数キャリアの注入効率が一層高
められる。この注入効率の向上に伴い、電流増幅率が増
加し十分低いオン抵抗が実現される。本発明者は、上記
多数キャリアの注入効率の向上により、ＧａＡｓの静電
誘導型半導体装置においてもシリコンの静電誘導型半導
体装置と同様にオン抵抗が十分低い良好なバイポーラモ
ード動作が実現できることを試作によって確認した。
ース領域を形成したことにより、これを形成することな
く高抵抗層を直接保護膜に接触させた従来構造において
発生する高密度の表面準位が大幅に低減される。この表
面準位密度の低減により、ゲート領域から注入される少
数キャリアとソース領域から注入される多数キャリアと
の表面準位を介した再結合が減少し、ソース領域から高
抵抗層内に注入される多数キャリアの注入効率が一層高
められる。この注入効率の向上に伴い、電流増幅率が増
加し十分低いオン抵抗が実現される。本発明者は、上記
多数キャリアの注入効率の向上により、ＧａＡｓの静電
誘導型半導体装置においてもシリコンの静電誘導型半導
体装置と同様にオン抵抗が十分低い良好なバイポーラモ
ード動作が実現できることを試作によって確認した。
【００１０】
【実施例】図１は、本発明の一実施例のＧａＡｓ静電誘
導型装置の構造を示す断面図であり、１０１はＧａＡｓ
のｎ型低抵抗層から成るドレイン領域、１０２はＧａＡ
ｓのｎ型高抵抗層、１０３はＧａＡｓのｎ型低抵抗層か
ら成るソース領域、１０４はＧａＡｓのｐ型低抵抗層か
ら成るゲート領域、１０５は高抵抗層１０２とソース領
域１０３との境界及び高抵抗層１０２と表面保護膜１１
０との境界に形成された低抵抗のｎ型ＧａＡｌＡｓから
成るヘテロ層、１１１はソース電極、１１２はドレイン
電極、１１３はゲート電極である。
導型装置の構造を示す断面図であり、１０１はＧａＡｓ
のｎ型低抵抗層から成るドレイン領域、１０２はＧａＡ
ｓのｎ型高抵抗層、１０３はＧａＡｓのｎ型低抵抗層か
ら成るソース領域、１０４はＧａＡｓのｐ型低抵抗層か
ら成るゲート領域、１０５は高抵抗層１０２とソース領
域１０３との境界及び高抵抗層１０２と表面保護膜１１
０との境界に形成された低抵抗のｎ型ＧａＡｌＡｓから
成るヘテロ層、１１１はソース電極、１１２はドレイン
電極、１１３はゲート電極である。
【００１１】ドレイン領域１０１は、ドープ量１０18cm
ー3・厚み 350μｍ程度の低抵抗のｎ型ＧａＡｓ層からな
り、その上にはドープ量１０14cmー3・厚み 35 μｍ程度
のｎ型ＧａＡｓの高抵抗層１０２が形成され、さらにこ
の高抵抗層上には、ドープ量５×１０17cmー3・厚み 800
ÅのＡｌx Ｇａx-1 Ａｓのヘテロ層１０５が形成されて
いる。このヘテロ層１０５は、そのＡｌの成分比ｘが中
央部の 200Åにわたってほぼ 0.3であると共にその両側
の 300Åにわたって０からほぼ 0.3まで漸次増加せしめ
られるグレーディング構造を呈している。
ー3・厚み 350μｍ程度の低抵抗のｎ型ＧａＡｓ層からな
り、その上にはドープ量１０14cmー3・厚み 35 μｍ程度
のｎ型ＧａＡｓの高抵抗層１０２が形成され、さらにこ
の高抵抗層上には、ドープ量５×１０17cmー3・厚み 800
ÅのＡｌx Ｇａx-1 Ａｓのヘテロ層１０５が形成されて
いる。このヘテロ層１０５は、そのＡｌの成分比ｘが中
央部の 200Åにわたってほぼ 0.3であると共にその両側
の 300Åにわたって０からほぼ 0.3まで漸次増加せしめ
られるグレーディング構造を呈している。
【００１２】ヘテロ層１０５の上には、ドープ量１０18
cmー3・厚み 2000 Å程度の低抵抗のｎ型ＧａＡｓ層から
なるソース領域１０３が形成されている。ソース領域１
０３を囲むように形成されるゲート領域１０４は、ｎ型
の高抵抗層１０２とヘテロ層１０５内に１０18cmー3程度
のｐ型不純物を拡散することにより形成したｐ型の伝導
型を有する。ソース領域１０３とゲート領域１０４の表
面には、ＳｉＯ2 などを素材とする表面保護膜１１０が
形成されており、この表面保護膜１１０に形成したコン
タクトウインドウを利用してソース電極１１１とゲート
電極１１３とが形成されている。また、ドレイン領域１
０１の下方全面にドレイン電極１１２が形成されてい
る。
cmー3・厚み 2000 Å程度の低抵抗のｎ型ＧａＡｓ層から
なるソース領域１０３が形成されている。ソース領域１
０３を囲むように形成されるゲート領域１０４は、ｎ型
の高抵抗層１０２とヘテロ層１０５内に１０18cmー3程度
のｐ型不純物を拡散することにより形成したｐ型の伝導
型を有する。ソース領域１０３とゲート領域１０４の表
面には、ＳｉＯ2 などを素材とする表面保護膜１１０が
形成されており、この表面保護膜１１０に形成したコン
タクトウインドウを利用してソース電極１１１とゲート
電極１１３とが形成されている。また、ドレイン領域１
０１の下方全面にドレイン電極１１２が形成されてい
る。
【００１３】ソース領域１０３からバンドギャップの大
きなヘテロ層１０５を通して高抵抗層１０２内に多数キ
ャリアの電子が注入され、高抵抗層１０２内を走行して
ドレイン領域１０１内に達し、この走行方向と逆向きの
ドレイン電流を発生させる。上記電子の注入と並行し
て、ｐ型のゲート領域１０４から高抵抗層１０２内に少
数キャリアの正孔が注入される。この高抵抗層１０２内
に注入された正孔は、ソース領域１０３内に流れ込もう
とするが、界面に存在する大きなバンドギャップのヘテ
ロ層１０５が形成するポテンシャル障壁に阻まれて高抵
抗層１０２内に滞留する。この滞留する正の電荷を中和
しようとして、ソース領域１０３から高抵抗層１０２内
への電子の注入が促進される。
きなヘテロ層１０５を通して高抵抗層１０２内に多数キ
ャリアの電子が注入され、高抵抗層１０２内を走行して
ドレイン領域１０１内に達し、この走行方向と逆向きの
ドレイン電流を発生させる。上記電子の注入と並行し
て、ｐ型のゲート領域１０４から高抵抗層１０２内に少
数キャリアの正孔が注入される。この高抵抗層１０２内
に注入された正孔は、ソース領域１０３内に流れ込もう
とするが、界面に存在する大きなバンドギャップのヘテ
ロ層１０５が形成するポテンシャル障壁に阻まれて高抵
抗層１０２内に滞留する。この滞留する正の電荷を中和
しようとして、ソース領域１０３から高抵抗層１０２内
への電子の注入が促進される。
【００１４】ゲート領域１０４内に存在する正孔の一部
は、表面保護膜１１０との界面に形成される表面準位に
捕獲され、ソース領域１０３から注入された電子とこの
表面準位を介して再結合し電子の注入効率を低下させ
る。しかしながら、ＧａＡｓ層と表面保護膜との界面と
は異なり、バンドギャップの大きなＡｌＧａＡｓのヘテ
ロ層１０５と表面保護膜１１０との界面に形成される表
面準位の密度が低いため、再結合する電子と正孔の量は
少なく、電子の注入効率の低下は僅かな量に留まる。
は、表面保護膜１１０との界面に形成される表面準位に
捕獲され、ソース領域１０３から注入された電子とこの
表面準位を介して再結合し電子の注入効率を低下させ
る。しかしながら、ＧａＡｓ層と表面保護膜との界面と
は異なり、バンドギャップの大きなＡｌＧａＡｓのヘテ
ロ層１０５と表面保護膜１１０との界面に形成される表
面準位の密度が低いため、再結合する電子と正孔の量は
少なく、電子の注入効率の低下は僅かな量に留まる。
【００１５】図２は、本発明の他の実施例のＧａＡｓ静
電誘導型装置の構造を示す断面図である。本図におい
て、図１と同一の参照符号を付した構成要素は、図１に
関して既に説明したものと同一の構成要素であり、これ
らについては重複する説明を省略する。
電誘導型装置の構造を示す断面図である。本図におい
て、図１と同一の参照符号を付した構成要素は、図１に
関して既に説明したものと同一の構成要素であり、これ
らについては重複する説明を省略する。
【００１６】この実施例のＧａＡｓ静電誘導型装置で
は、ｎ型の高抵抗層１０２とヘテロ層１０５との間に、
ｎ型の高抵抗層１０７を介在させながらｐ型のチャンネ
ルドープ層１０６を形成することにより、耐圧の向上が
図られている。チャネルドープ層１０６とヘテロ層１０
５との間にｎ型の高抵抗層１０７を介在させたのは、ヘ
テロ層１０５内の全域が空乏化して注入効率が低下する
のを回避するためにである。好適な一例は、ｐ型のチャ
ネルドープ層１０６がドープ量１０16cmー3・厚み2000
Å程度、またｎ型の高抵抗層１０７がドープ量１０15cm
ー3・厚み 0.2μｍ程度である。
は、ｎ型の高抵抗層１０２とヘテロ層１０５との間に、
ｎ型の高抵抗層１０７を介在させながらｐ型のチャンネ
ルドープ層１０６を形成することにより、耐圧の向上が
図られている。チャネルドープ層１０６とヘテロ層１０
５との間にｎ型の高抵抗層１０７を介在させたのは、ヘ
テロ層１０５内の全域が空乏化して注入効率が低下する
のを回避するためにである。好適な一例は、ｐ型のチャ
ネルドープ層１０６がドープ量１０16cmー3・厚み2000
Å程度、またｎ型の高抵抗層１０７がドープ量１０15cm
ー3・厚み 0.2μｍ程度である。
【００１７】図３は、本発明の更に他の実施例のＧａＡ
ｓ静電誘導型装置の構造を示す断面図である。本図にお
いて、図１と同一の参照符号を付した構成要素は、図１
に関して既に説明したものと同一の構成要素であり、こ
れらについては重複する説明を省略する。
ｓ静電誘導型装置の構造を示す断面図である。本図にお
いて、図１と同一の参照符号を付した構成要素は、図１
に関して既に説明したものと同一の構成要素であり、こ
れらについては重複する説明を省略する。
【００１８】図３に示したＧａＡｓ静電誘導型装置で
は、ｎ型のヘテロ層１０５の厚みがソース領域の直下で
は大きく、かつ表面保護膜１１０の直下では小さくなる
ように設定されている。すなわち、ソース領域１０３の
直下ではヘテロ層１５が厚いためソース領域１０３との
界面側には非空乏状態の領域が形成されて、注入効率が
高められる。これに対して、表面保護膜１１０の直下で
はヘテロ層１５が薄いため表面保護膜１１０との界面ま
で空乏状態となり、正孔と電子との表面順位を介する再
結合量が減少し、注入効率が高められる。
は、ｎ型のヘテロ層１０５の厚みがソース領域の直下で
は大きく、かつ表面保護膜１１０の直下では小さくなる
ように設定されている。すなわち、ソース領域１０３の
直下ではヘテロ層１５が厚いためソース領域１０３との
界面側には非空乏状態の領域が形成されて、注入効率が
高められる。これに対して、表面保護膜１１０の直下で
はヘテロ層１５が薄いため表面保護膜１１０との界面ま
で空乏状態となり、正孔と電子との表面順位を介する再
結合量が減少し、注入効率が高められる。
【００１９】図４は、本発明の更に他の実施例のＧａＡ
ｓ静電誘導型装置の構造を示す断面図である。本図にお
いて、図１と同一の参照符号を付した構成要素は、図１
に関して既に説明したものと同一の構成要素であり、こ
れらについては重複する説明を省略する。
ｓ静電誘導型装置の構造を示す断面図である。本図にお
いて、図１と同一の参照符号を付した構成要素は、図１
に関して既に説明したものと同一の構成要素であり、こ
れらについては重複する説明を省略する。
【００２０】図４に示したＧａＡｓ静電誘導型装置で
は、ｎ型のヘテロ層１０５の厚みがソース領域の直下で
は大きく、かつ表面保護膜１１０の直下では小さくなる
ように設定されると共に、ｎ型の高抵抗層１０２とヘテ
ロ層１０５との間に、ｎ型の高抵抗層１０７を介在させ
ながらｐ型のチャンネルドープ層１０６を形成されてい
れており、注入効率の向上と耐圧の向上が図られてい
る。
は、ｎ型のヘテロ層１０５の厚みがソース領域の直下で
は大きく、かつ表面保護膜１１０の直下では小さくなる
ように設定されると共に、ｎ型の高抵抗層１０２とヘテ
ロ層１０５との間に、ｎ型の高抵抗層１０７を介在させ
ながらｐ型のチャンネルドープ層１０６を形成されてい
れており、注入効率の向上と耐圧の向上が図られてい
る。
【００２１】図１に示したＧａＡｓ静電誘導型半導体装
置の製造方法の一例を、図５の断面図によって説明す
る。まず、（Ａ）に示すように、ＧａＡｓのｎ型低抵抗
層から成るドレイン領域１０１上に、液相若しくは気相
エピタキシャル成長又は分子線エピタキシイなどの適宜
な手法を用いて、ＧａＡｓのｎ型高抵抗層１０２、低抵
抗のｎ型ＧａＡｌＡｓから成るヘテロ層１０５、ＧａＡ
ｓのｎ型低抵抗層から成るソース領域１０３を順次成長
させることにより積層構造の基板を作成する。
置の製造方法の一例を、図５の断面図によって説明す
る。まず、（Ａ）に示すように、ＧａＡｓのｎ型低抵抗
層から成るドレイン領域１０１上に、液相若しくは気相
エピタキシャル成長又は分子線エピタキシイなどの適宜
な手法を用いて、ＧａＡｓのｎ型高抵抗層１０２、低抵
抗のｎ型ＧａＡｌＡｓから成るヘテロ層１０５、ＧａＡ
ｓのｎ型低抵抗層から成るソース領域１０３を順次成長
させることにより積層構造の基板を作成する。
【００２２】次に、（Ｂ）に示すように、上記基板上に
ＺｎＯーＳｉＯ2 の拡散源２０１をスパッタリングによ
り形成したのちパターンニングを行い、各パターンの外
側をキャップＳｉＯ2 層２０２で覆い、ＡｓＨ3 雰囲気
のアニール炉内で６５０°Ｃ・８０分に渡って熱拡散を
行わせることにより、ｐ型のゲート領域１０４を作成す
る。
ＺｎＯーＳｉＯ2 の拡散源２０１をスパッタリングによ
り形成したのちパターンニングを行い、各パターンの外
側をキャップＳｉＯ2 層２０２で覆い、ＡｓＨ3 雰囲気
のアニール炉内で６５０°Ｃ・８０分に渡って熱拡散を
行わせることにより、ｐ型のゲート領域１０４を作成す
る。
【００２３】続いて、拡散源２０１とキャップＳｉＯ2
層２０２を除去したのち、フォトリソグラフィの手法を
用いてマスク２０３を被着し、エッチング液（ H2SO4：
H2O2：H2O ) 中に浸してメサエッチングを行うことによ
り、最終的なソース領域１０３を形成する。あとは、マ
スク２０３を除去した全面をＳｉＯ2 の表面保護膜で覆
い、ソースとゲート電極形成用のコンタクトウインドを
形成したのち、ＡｕＧｅ・Ｎｉ・Ａｕの積層構造のソー
ス電極とゲート電極を形成し、裏面側の全面にも同様の
積層構造のドレイン電極を形成する。
層２０２を除去したのち、フォトリソグラフィの手法を
用いてマスク２０３を被着し、エッチング液（ H2SO4：
H2O2：H2O ) 中に浸してメサエッチングを行うことによ
り、最終的なソース領域１０３を形成する。あとは、マ
スク２０３を除去した全面をＳｉＯ2 の表面保護膜で覆
い、ソースとゲート電極形成用のコンタクトウインドを
形成したのち、ＡｕＧｅ・Ｎｉ・Ａｕの積層構造のソー
ス電極とゲート電極を形成し、裏面側の全面にも同様の
積層構造のドレイン電極を形成する。
【００２４】以上、半導体結晶としてＧａＡｓを使用す
る場合を例にとって本発明を説明したが、ＧａＡｓ以外
のIII-Ｖ化合物半導体、例えばＩｎＰを使用したり、あ
るいはＳｉを使用する場合などにも本発明を適用でき
る。
る場合を例にとって本発明を説明したが、ＧａＡｓ以外
のIII-Ｖ化合物半導体、例えばＩｎＰを使用したり、あ
るいはＳｉを使用する場合などにも本発明を適用でき
る。
【００２５】
【発明の効果】以上詳細に説明したように、本発明の静
電誘導型半導体装置は、高抵抗層とソース領域との界面
及び高抵抗層と保護膜との界面に、バンドギャップの大
きなヘテロ層を形成する構成であるから、ゲート領域か
らソース領域に向かう少数キャリアをせき止められると
共に、高抵抗層と保護膜との界面で表面順位を介して再
結合するキャリアの量が減少し、多数キャリアの注入効
率が高められる。この結果、ＧａＡｓなどの静電誘導型
半導体装置においてもオン抵抗が十分低い良好なバイポ
ーラモード動作が実現できる。
電誘導型半導体装置は、高抵抗層とソース領域との界面
及び高抵抗層と保護膜との界面に、バンドギャップの大
きなヘテロ層を形成する構成であるから、ゲート領域か
らソース領域に向かう少数キャリアをせき止められると
共に、高抵抗層と保護膜との界面で表面順位を介して再
結合するキャリアの量が減少し、多数キャリアの注入効
率が高められる。この結果、ＧａＡｓなどの静電誘導型
半導体装置においてもオン抵抗が十分低い良好なバイポ
ーラモード動作が実現できる。
【図１】本発明の一実施例のＧａＡｓ静電誘導型半導体
装置の構造を示す断面図である。
装置の構造を示す断面図である。
【図２】本発明の他の実施例のＧａＡｓ静電誘導型半導
体装置の構造を示す断面図である。
体装置の構造を示す断面図である。
【図３】本発明の更に他の実施例のＧａＡｓ静電誘導型
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図４】本発明の更に他の実施例のＧａＡｓ静電誘導型
半導体装置の構造を示す断面図である。
半導体装置の構造を示す断面図である。
【図５】図１の実施例のＧａＡｓ静電誘導型半導体装置
の製造プロセスを説明する断面図である。
の製造プロセスを説明する断面図である。
【図６】従来のシリコン静電誘導型半導体装置の構造を
示す断面図である。
示す断面図である。
１０１ ｎ+ ＧａＡｓのドレイン領域 １０２ ｎ- ＧａＡｓの高抵抗領域 １０３ ｎ+ ＧａＡｓのソース領域 １０４ ｐ+ ＧａＡｓのゲート領域 １０５ ｎ+ ＡｌＧａＡｓのヘテロ層 １１０ 表面保護膜
Claims (5)
- 【請求項１】第１の導伝型の第１の半導体結晶が低抵抗
層、高抵抗層の順に積層され、この高抵抗層上に離間し
て積層された第１の導伝型の第１の半導体結晶の低抵抗
層によってソース領域が形成され、前記高抵抗層の下方
の低抵抗層によってドレイン領域が形成され、前記ソー
ス領域周辺の前記高抵抗層内にその導伝型の反転により
第２の導伝型のゲート領域を形成されると共にこのゲー
ト領域の表面と前記ソース領域の表面に保護膜が形成さ
れた構造の静電誘導型半導体装置において、 前記高抵抗層と前記ソース領域との界面及び前記ゲート
領域の表面と前記保護膜との界面に、前記第１の半導体
結晶よりも大きなバンドギャップと前記第１の導伝型を
有する第２の半導体結晶層から成るヘテロ層を形成され
たことを特徴とする静電誘導型半導体装置。 - 【請求項２】 請求項１において、 前記第１の半導体結晶はＧａＡｓであり、前記第２の半
導体結晶はＡｌＧａＡｓであることを特徴とする静電誘
導型半導体装置。 - 【請求項３】 請求項１又は２において、 前記高抵抗層内の前記ヘテロ層との界面に、第２の導伝
型のチャネルドープ層が形成されたことを特徴とするＧ
ａＡｓ静電誘導型半導体装置。 - 【請求項４】 請求項３において、 前記第２の導伝型のチャネルドープ層は、前記ヘテロ層
との界面に前記第１の導伝型の高抵抗層を介在させなが
ら形成さたことを特徴とするＧａＡｓ静電誘導型半導体
装置。 - 【請求項５】 請求項１において、 前記ヘテロ層は前記ソース領域の直下では厚く、前記表
面保護膜の直下では薄く形成されたことを特徴とする静
電誘導型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272306A JP2689057B2 (ja) | 1992-09-16 | 1992-09-16 | 静電誘導型半導体装置 |
| US08/122,103 US5391897A (en) | 1992-09-16 | 1993-09-15 | Status induction semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4272306A JP2689057B2 (ja) | 1992-09-16 | 1992-09-16 | 静電誘導型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697463A JPH0697463A (ja) | 1994-04-08 |
| JP2689057B2 true JP2689057B2 (ja) | 1997-12-10 |
Family
ID=17512044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4272306A Expired - Fee Related JP2689057B2 (ja) | 1992-09-16 | 1992-09-16 | 静電誘導型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5391897A (ja) |
| JP (1) | JP2689057B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108198858A (zh) * | 2017-12-29 | 2018-06-22 | 重庆大学 | 一种异质结电势控制绝缘栅双极型晶体管 |
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|---|---|---|---|---|
| US5705830A (en) * | 1996-09-05 | 1998-01-06 | Northrop Grumman Corporation | Static induction transistors |
| DE19833214C1 (de) * | 1998-07-23 | 1999-08-12 | Siemens Ag | J-FET-Halbleiteranordnung |
| JP2000299475A (ja) * | 1999-02-12 | 2000-10-24 | Sumitomo Electric Ind Ltd | 電界効果トランジスタおよびその製造方法 |
| EP2081219B1 (en) * | 1999-12-24 | 2011-01-05 | Sumitomo Electric Industries, Ltd. | Junction field effect transistor |
| KR100477396B1 (ko) * | 2002-09-04 | 2005-03-28 | 한국전기연구원 | 금속 게이트 전극을 갖는 탄화규소 모스펫 소자 및 그제조방법 |
| JP2004349509A (ja) * | 2003-05-22 | 2004-12-09 | Toyota Central Res & Dev Lab Inc | Ｉｉｉ−ｖ族化合物結晶を利用する半導体装置とその製造方法 |
| JP4993543B2 (ja) * | 2005-03-24 | 2012-08-08 | 日本碍子株式会社 | ＧａＮ系若しくはＳｉＣ系ノーマリオフ型ヘテロ接合電界効果トランジスタ若しくは静電誘導トランジスタとしての半導体装置およびその製造方法 |
| WO2010024237A1 (ja) * | 2008-08-26 | 2010-03-04 | 本田技研工業株式会社 | 接合型半導体装置およびその製造方法 |
| JP5470254B2 (ja) * | 2008-08-26 | 2014-04-16 | 本田技研工業株式会社 | 接合型半導体装置およびその製造方法 |
| JP5834200B2 (ja) * | 2010-06-07 | 2015-12-16 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL191525C (nl) * | 1977-02-02 | 1995-08-21 | Shinkokai Zaidan Hojin Handot | Halfgeleiderinrichting omvattende een stroomkanaalgebied van een eerste geleidingstype dat wordt omsloten door een van een stuurelektrode voorzien stuurgebied van het tweede geleidingstype. |
| JPS56124273A (en) * | 1980-03-04 | 1981-09-29 | Semiconductor Res Found | Semiconductor device |
| JPS5979574A (ja) * | 1982-10-29 | 1984-05-08 | Tohoku Metal Ind Ltd | 静電誘導型トランジスタ |
| JPH0770474B2 (ja) * | 1985-02-08 | 1995-07-31 | 株式会社東芝 | 化合物半導体装置の製造方法 |
-
1992
- 1992-09-16 JP JP4272306A patent/JP2689057B2/ja not_active Expired - Fee Related
-
1993
- 1993-09-15 US US08/122,103 patent/US5391897A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108198858A (zh) * | 2017-12-29 | 2018-06-22 | 重庆大学 | 一种异质结电势控制绝缘栅双极型晶体管 |
| CN108198858B (zh) * | 2017-12-29 | 2021-11-09 | 重庆大学 | 一种异质结电势控制绝缘栅双极型晶体管 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697463A (ja) | 1994-04-08 |
| US5391897A (en) | 1995-02-21 |
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