CN108198858A - 一种异质结电势控制绝缘栅双极型晶体管 - Google Patents
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Abstract
本发明公开了一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区；所述SOI衬底包括衬底层、介质层和顶层硅；所述衬底层为P型或者N型掺杂的硅材料；所述介质层覆盖于衬底层之上，所述介质层为二氧化硅材料；所述顶层硅覆盖于介质层之上，所述顶层硅为P型或者N型掺杂的硅材料；一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成；所述漂移区贴附于介质层的上方，所述漂移区由N基区构成；所述阳极区和阴极区分别位于N基区的两侧；所述阳极区包括硅/锗硅异质结。所述阳极区还包括电势控制结构；所述阴极区包括硅/锗硅异质结；所述栅极区贴附于阴极区上方。
Description
技术领域
本发明涉及半导体电力电子器件技术领域中的电导调制型高压功率器件，具体是一种异质结电势控制绝缘栅双极型晶体管。
背景技术
绝缘栅双极型晶体管(IGBT：Insulated Gate Bipolar Transistor)是现代电力电子装备中的一种主流元器件。以绝缘体上硅(SOI：Silicon On Insulator)为衬底材料制作的IGBT通常为横向结构，简称SOI基LIGBT，尤其是薄硅层SOI基LIGBT，是SOI高压集成电路的一个关键组成部分，具有易于与其它功能器件集成的优点。
从器件结构和工作机理上，IGBT器件最重要的特性是MOS栅极控制的PNPN四层结构和漂移区电导调制效应。正向导通时，漂移区存在大量的非平衡电子空穴对，导电特性满足双极传输理论，因此，导通电阻和正向压降显著降低，电流容量大。但同时非平衡电子空穴对在漂移区的存储导致其开关速度明显减慢，关断过程出现长的“拖尾”现象。这直接限制了该器件的工作频率和增大了其开关损耗。
目前，各种提高IGBT开关速度的有效技术被不断提出，使得IGBT的关断速度从几μs下降到百ns量级。然而，与依靠单级载流子导电的MOS器件相比，IGBT的开关功耗仍然较大。
在具体应用中，大电流失效常常是IGBT器件可靠性的重要影响因素。静态或者瞬态的大电流容易引起PNPN四层结构的正反馈，产生闩锁效应(Latchup)，使MOS栅极失去控制作用，导致器件失效。这直接限制了该器件的大电流可靠性。
在IGBT发展的初期阶段，闩锁效应是一个热门课题，吸引了大量研究工作者，并很快找到了较好的解决方法，闩锁效应在IGBT的静态工作区内得到了有效抑制。
但在实际工作电路中，大部分的过热、过流、过压、瞬态大电流大电压引起的失效，从器件工作机理上看，大电流导致的闩锁效应仍然是其典型的失效机制。
因此，优化导通功耗和关断功耗之间的约束关系、提高大电流可靠性，成为众多企业和学者一直关注，而迄今尚待更好解决的基本问题。
发明内容
本发明的目的是解决现有技术中存在的问题，优化导通功耗和关断功耗之间的约束关系、提高大电流可靠性，提供一种异质结电势控制绝缘栅双极型晶体管。
为实现本发明目的而采用的技术方案是这样的，一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区。
所述SOI衬底包括衬底层、介质层和顶层硅。
所述衬底层为P型或者N型掺杂的硅材料。
所述介质层覆盖于衬底层之上，所述介质层为二氧化硅材料。
所述顶层硅覆盖于介质层之上，所述顶层硅为P型或者N型掺杂的硅材料。
一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成。
所述漂移区贴附于介质层的上方，所述漂移区由N基区构成。
所述阳极区和阴极区分别位于N基区的两侧。
所述阳极区包括硅/锗硅异质结。所述阳极区还包括电势控制结构。
所述阴极区包括硅/锗硅异质结。
所述栅极区贴附于阴极区上方。
进一步，所述阳极区包括N阳极缓冲区、P+锗硅阳极区、阳极和电势控制结构。
所述N阳极缓冲区与N基区相连。
所述P+锗硅阳极区贴附于N阳极缓冲区之上，所述P+锗硅阳极区与N基区隔离。
所述N阳极缓冲区和P+锗硅阳极区形成硅/锗硅异质结。
所述电势控制结构由一个导电功能区或者一个导电功能结构构成。所述一个导电功能区选择一个高阻区。所述一个导电功能结构选择一种辅助栅极。
进一步，所述阴极区包括：P体区、N+锗硅阴极区、P+阴极区和阴极。
所述N+锗硅阴极区和P+阴极区并列贴附于P体区之上。所述N+锗硅阴极区和P+阴极区与N基区隔离。
所述P体区和N+锗硅阴极区形成硅/锗硅异质结。
所述阴极覆盖于N+锗硅阴极区和P+阴极区之上。
进一步，所述栅极区包括栅极和栅介质层。所述栅介质层贴附于阴极区之上。所述栅极贴附于栅介质层之上，所述栅极与阴极区隔离。
本发明的技术效果是毋庸置疑的，本发明具有以下优点：
1)本发明能够有效抑制阳极抽出通道LIGBT正向导通特性中的NDR现象，提高大电流可靠性，从而提高工作稳定性。
2)本发明进一步优化了导通损耗与关断损耗之间的折衷关系。
附图说明
图1是本发明实施例1的结构示意图；
图2是本发明实施例2的结构示意图；
图3是本发明实施例3的结构示意图；
图4是本发明实施例4的结构示意图。
图中：衬底层1、介质层2、P体区3、N+锗硅阴极区4、P+阴极区5、阴极6、栅极7、栅介质层8、N基区9、N阳极缓冲层10、P+锗硅阳极区11、阳极12、N+阳极区13、电势控制区14、P阳极区15、阳极辅助栅介质16和阳极辅助栅极17。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
如图1所示，一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区。
所述SOI衬底包括衬底层1、介质层2和顶层硅。
所述衬底层1为P型或者N型掺杂的硅材料；其典型杂质浓度为14次方；
所述介质层2覆盖于衬底层1之上，所述介质层2为二氧化硅材料。根据所设计器件的耐压要求确定，典型的厚度为0.5μm到5μm。
所述顶层硅覆盖于介质层2之上，所述顶层硅为P型或者N型掺杂的硅材料。
一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成。
所述漂移区贴附于介质层2的上方，所述漂移区由N基区9构成。所述顶层硅或者N基区9，其典型的厚度选择为0.5μm到2μm，该取值范围对应于薄顶层硅SOI基或者超薄顶层硅SOI基LIGBT器件，这个范围对于高阻型电势控制区14的形成是有益的；N基区9的杂质浓度选择需要满足SOI器件的Resurf原理。
所述阳极区和阴极区分别位于N基区9的两侧。
所述阳极区包括硅/锗硅异质结。所述阳极区还包括电势控制结构。
所述阴极区包括硅/锗硅异质结。
所述栅极区贴附于阴极区上方。
所述阳极区包括N阳极缓冲区10、P+锗硅阳极区11、阳极12和电势控制结构。
所述N阳极缓冲区10与N基区9相连。
所述P+锗硅阳极区11贴附于N阳极缓冲区10之上，所述P+锗硅阳极区11与N基区9隔离。所述P+锗硅阳极区11的锗硅材料中锗的含量选择2％到20％。
所述N阳极缓冲区10和P+锗硅阳极区11形成硅/锗硅异质结。
所述电势控制结构由高阻型电势控制区14构成。
所述阴极区包括：P体区3、N+锗硅阴极区4、P+阴极区5和阴极6。
所述N+锗硅阴极区4和P+阴极区5并列贴附于P体区3之上。所述N+锗硅阴极区4和P+阴极区5与N基区9隔离。
所述P体区3和N+锗硅阴极区4形成硅/锗硅异质结。
所述N+锗硅阴极区4的锗硅材料中锗的含量选择10％到90％；
所述阴极6覆盖于N+锗硅阴极区4和P+阴极区5之上。
所述栅极区包括栅极7和栅介质层8。所述栅介质层8贴附于阴极区之上。所述栅极7贴附于栅介质层8之上，所述栅极7与阴极区隔离。
实施例2：
如图2所示，一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区。
所述SOI衬底包括衬底层1、介质层2和顶层硅。
所述衬底层1为P型或者N型掺杂的硅材料；其典型杂质浓度为14次方；
所述介质层2覆盖于衬底层1之上，所述介质层2为二氧化硅材料。根据所设计器件的耐压要求确定，典型的厚度为0.5μm到5μm。
所述顶层硅覆盖于介质层2之上，所述顶层硅为P型或者N型掺杂的硅材料。
一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成。
所述漂移区贴附于介质层2的上方，所述漂移区由N基区9构成。所述顶层硅或者N基区9，其典型的厚度选择为5μm到20μm，该取值范围对应于常规顶层硅SOI基；N基区9的杂质浓度选择需要满足SOI器件的Resurf原理。
所述阳极区和阴极区分别位于N基区9的两侧。
所述阳极区包括硅/锗硅异质结。所述阳极区还包括电势控制结构。
所述阴极区包括硅/锗硅异质结。
所述栅极区贴附于阴极区上方。
所述阳极区包括N阳极缓冲区10、P+锗硅阳极区11、阳极12和电势控制结构。
所述N阳极缓冲区10与N基区9相连。
所述P+锗硅阳极区11贴附于N阳极缓冲区10之上，所述P+锗硅阳极区11与N基区9隔离。所述P+锗硅阳极区11的锗硅材料中锗的含量选择2％到20％。
所述N阳极缓冲区10和P+锗硅阳极区11形成硅/锗硅异质结。
所述电势控制结构由一个导电功能结构构成，所述一个导电功能结构是一个阳极辅助栅结构，该阳极辅助栅结构包括N+阳极区13、P阳极区15、阳极辅助栅介质16和阳极辅助栅极17；
所述阴极区包括：P体区3、N+锗硅阴极区4、P+阴极区5和阴极6。
所述N+锗硅阴极区4和P+阴极区5并列贴附于P体区3之上。所述N+锗硅阴极区4和P+阴极区5与N基区9隔离。
所述P体区3和N+锗硅阴极区4形成硅/锗硅异质结。
所述N+锗硅阴极区4的锗硅材料中锗的含量选择10％到90％；
所述阴极6覆盖于N+锗硅阴极区4和P+阴极区5之上。
所述栅极区包括栅极7和栅介质层8。所述栅介质层8贴附于阴极区之上。所述栅极7贴附于栅介质层8之上，所述栅极7与阴极区隔离。
实施例3：
如图3所示，一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区。
所述SOI衬底包括衬底层1、介质层2和顶层硅。
所述衬底层1为P型或者N型掺杂的硅材料；其典型杂质浓度为14次方；
所述介质层2覆盖于衬底层1之上，所述介质层2为二氧化硅材料。根据所设计器件的耐压要求确定，典型的厚度为0.5μm到5μm。
所述顶层硅覆盖于介质层2之上，所述顶层硅为P型或者N型掺杂的硅材料。
一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成。
所述漂移区贴附于介质层2的上方，所述漂移区由N基区9构成。所述顶层硅或者N基区9，其典型的厚度选择为0.5μm到2μm，该取值范围对应于薄顶层硅SOI基或者超薄顶层硅SOI基LIGBT器件，这个范围对于高阻型电势控制P-区的形成是有益的；N基区的杂质浓度选择需要满足SOI器件的Resurf原理；
所述阳极区和阴极区分别位于N基区9的两侧。
所述阳极区包括硅/锗硅异质结。所述阳极区还包括电势控制结构。
所述阴极区包括硅/锗硅异质结。
所述栅极区贴附于阴极区上方。
所述阳极区包括N阳极缓冲区10、P+锗硅阳极区11、阳极12和电势控制结构。
所述N阳极缓冲区10与N基区9相连。
所述P+锗硅阳极区11贴附于N阳极缓冲区10之上，所述P+锗硅阳极区11与N基区9隔离。所述P+锗硅阳极区11的锗硅材料中锗的含量选择2％到20％。
所述N阳极缓冲区10和P+锗硅阳极区11形成硅/锗硅异质结。
所述电势控制结构由高阻型电势控制P-区构成；
所述阴极区包括：P体区3、N+锗硅阴极区4、P+阴极区5和阴极6。
所述N+锗硅阴极区4和P+阴极区5并列贴附于P体区3之上。所述N+锗硅阴极区4和P+阴极区5与N基区9隔离。
所述P体区3和N+锗硅阴极区4形成硅/锗硅异质结。
所述N+锗硅阴极区4的锗硅材料中锗的含量选择10％到90％；
所述阴极6覆盖于N+锗硅阴极区4和P+阴极区5之上。
所述栅极区包括栅极7和栅介质层8。所述栅介质层8贴附于阴极区之上。所述栅极7贴附于栅介质层8之上，所述栅极7与阴极区隔离。
实施例4：
一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区。
所述SOI衬底包括衬底层1、介质层2和顶层硅。
所述衬底层1为P型或者N型掺杂的硅材料；其典型杂质浓度为14次方；
所述介质层2覆盖于衬底层1之上，所述介质层2为二氧化硅材料。根据所设计器件的耐压要求确定，典型的厚度为0.5μm到5μm。
所述顶层硅覆盖于介质层2之上，所述顶层硅为P型或者N型掺杂的硅材料。
一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成。
所述漂移区贴附于介质层2的上方，所述漂移区由N基区9构成。所述顶层硅或者N基区9，其典型的厚度选择为0.5μm到2μm，该取值范围对应于薄顶层硅SOI基或者超薄顶层硅SOI基LIGBT器件，这个范围对于高阻型电势控制P-区的形成是有益的；N基区的杂质浓度选择需要满足SOI器件的Resurf原理；
所述阳极区和阴极区分别位于N基区9的两侧。
所述阳极区包括硅/锗硅异质结。所述阳极区还包括电势控制结构。
所述阴极区包括硅/锗硅异质结。
所述栅极区贴附于阴极区上方。
所述阳极区包括N阳极缓冲区10、P+锗硅阳极区11、阳极12和电势控制结构。
所述N阳极缓冲区10与N基区9相连。
所述P+锗硅阳极区11贴附于N阳极缓冲区10之上，所述P+锗硅阳极区11与N基区9隔离。所述P+锗硅阳极区11的锗硅材料中锗的含量选择2％到20％。
所述N阳极缓冲区10和P+锗硅阳极区11形成硅/锗硅异质结。
如图4所示，所述电势控制结构选择三维结构设计，其结构由靠介质隔离的三维电势控制P-型或者N型区构成；
所述阴极区包括：P体区3、N+锗硅阴极区4、P+阴极区5和阴极6。
所述N+锗硅阴极区4和P+阴极区5并列贴附于P体区3之上。所述N+锗硅阴极区4和P+阴极区5与N基区9隔离。
所述P体区3和N+锗硅阴极区4形成硅/锗硅异质结。
所述N+锗硅阴极区4的锗硅材料中锗的含量选择10％到90％；
所述阴极6覆盖于N+锗硅阴极区4和P+阴极区5之上。
所述栅极区包括栅极7和栅介质层8。所述栅介质层8贴附于阴极区之上。所述栅极7贴附于栅介质层8之上，所述栅极7与阴极区隔离。
Claims (4)
1.一种异质结电势控制绝缘栅双极型晶体管，其特征在于：包括SOI衬底、漂移区、阳极区、阴极区和栅极区；
所述SOI衬底包括衬底层(1)、介质层(2)和顶层硅；
所述衬底层(1)为P型或者N型掺杂的硅材料；
所述介质层(2)覆盖于衬底层(1)之上，所述介质层(2)为二氧化硅材料；
所述顶层硅覆盖于介质层(2)之上，所述顶层硅为P型或者N型掺杂的硅材料；
一种异质结电势控制绝缘栅双极晶体管的导电功能区在顶层硅中形成；
所述漂移区贴附于介质层(2)的上方，所述漂移区由N基区(9)构成；
所述阳极区和阴极区分别位于N基区(9)的两侧；
所述阳极区包括硅/锗硅异质结；所述阳极区还包括电势控制结构；
所述阴极区包括硅/锗硅异质结；
所述栅极区贴附于阴极区上方。
2.根据权利要求1所述的一种异质结电势控制绝缘栅双极型晶体管，其特征在于：所述阳极区包括N阳极缓冲区(10)、P+锗硅阳极区(11)、阳极(12)和电势控制结构；
所述N阳极缓冲区(10)与N基区(9)相连；
所述P+锗硅阳极区(11)贴附于N阳极缓冲区(10)之上，所述P+锗硅阳极区(11)与N基区(9)隔离；
所述N阳极缓冲区(10)和P+锗硅阳极区(11)形成硅/锗硅异质结；
所述电势控制结构由一个导电功能区或者一个导电功能结构构成；所述一个导电功能区选择一个高阻区；所述一个导电功能结构选择一种辅助栅极。
3.根据权利要求1所述的一种异质结电势控制绝缘栅双极型晶体管，其特征在于：所述阴极区包括：P体区(3)、N+锗硅阴极区(4)、P+阴极区(5)和阴极(6)；
所述N+锗硅阴极区(4)和P+阴极区(5)并列贴附于P体区(3)之上；所述N+锗硅阴极区(4)和P+阴极区(5)与N基区(9)隔离；
所述P体区(3)和N+锗硅阴极区(4)形成硅/锗硅异质结；
所述阴极(6)覆盖于N+锗硅阴极区(4)和P+阴极区(5)之上。
4.根据权利要求1所述的一种异质结电势控制绝缘栅双极型晶体管，其特征在于：所述栅极区包括栅极(7)和栅介质层(8)；所述栅介质层(8)贴附于阴极区之上；所述栅极(7)贴附于栅介质层(8)之上，所述栅极(7)与阴极区隔离。
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| CN1165404A (zh) * | 1996-05-14 | 1997-11-19 | 电子科技大学 | 绝缘栅异质结双极晶体管 |
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2017
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