JP5792323B2 - ２つの型の電荷キャリアを制御するサイリスタ - Google Patents

Description

本発明は、半導体デバイス、詳しくは、大電力デバイスに関する。

サイリスタ、ＧＴＯ（ゲート・ターンオフ・サイリスタ）、ＭＣＴ（ＭＯＳ制御型サイリスタ）のようなデバイス内の高抵抗率をもつ電圧維持領域におけるオン状態電圧降下は、過剰キャリアを活かすことによって非常に小さいことがよく知られている。

しかし、外部信号がＧＴＯ及びＭＣＴをターンオフするために印加されるとき、電流集中の現象に遭遇することがよくあり、これらのデバイスを破壊させる。このような現象は、大抵は再生機能によるものであり、この再生機能は、デバイスのある一部のセル（複数）の電流をセルの電圧に僅かな増加があるときに大幅に減少させる。明らかに、デバイスの信頼性は、電流集中の効果によって著しく低下させられる。

本発明の目的は、以下の通りである：
１．サイリスタの安定したオン状態中に、デバイスの一方の端子から別の端子への電流は、非常に低い電圧から始まる２つの端子間に印加される外部電圧の増加につれて急増するが、外部電圧がさらに増加すると、電流は飽和する傾向がある。このような飽和電流は、デバイスの導通を制御する信号の電圧の変化につれて変化する。

２．デバイスのオフ状態からオン状態への段階では、スイッチング時間中に電流集中効果がない。

３．デバイスのオン状態からオフ状態への段階では、スイッチング時間中に電流集中効果がない。

４．ターンオフ中に、電圧保持領域における両方の型のキャリアの減少は、電圧維持領域（ドリフト領域）への両方の型のキャリアの注入を取り除くことにより実現される。このような方法は、高速ターンオフを実現することができる。

本発明は、以下の通り記載された好ましい実施形態を参照することにより要約され得る。

１．本発明によれば、半導体デバイスが提供される。これの動作領域は、第１の型からなるセル（複数）及び／又は第２の型からなるセル（複数）を備え、又は、さらに第３の型からなるセル（複数）を含む半導体の第１の主表面（構造体を示す各図における半導体の上面）と第２の主表面（構造体を示す各図における半導体の下面）との間に位置している。

第１の型からなるセル（図１、図２、図３、図４、図５、図６、図７、図８、図９、図１０、図１１及び図１２に示されたデバイスの構造体）は、主電圧維持領域としての機能を果たす第１のＮ型領域（あれば、各図においてＮ型領域１１０、又はＮ型領域１１０及びＮ型１０３、又はＮ型領域１１０及びＮ型１０２付きのＮ型１０３）を備え；少なくとも第１のＰ型領域（あれば、各図においてＰ型領域１０１）が一方側で第２の主表面と接触させられ、反対側で第１のＮ領域（若しあれば、各図においてＮ型領域１１０又はＮ型領域１０３）と接触させられ；第１のＮ型領域が第１の主表面の下に位置している少なくとも第２のＰ型領域（あれば、各図においてＰ型領域１２０又は１２３及び／又は１２２）に接触させられ；第２のＰ型領域の内側で、第２のＮ型領域（１３０、１３１、１３２）が形成され、第２のＰ型領域及び半導体表面により取り囲まれ、第２のＮ型領域（Ｎ型領域１３０）は、第１の制御型電流源（あれば、各図において２００）の第１の端子と接続され；第２の制御型電流源（あれば、各図において３００）の第１の端子が直接的に又は別の第２のＮ型領域を介して間接的に第２のＰ型領域に接続され；両方の制御型電流源の第２の端子が第１の電極（あれば、各図においてＫ）である第１の導体と接続され；第１の制御型電流源は、第１のＮ型領域（あれば、各図においてＮ型領域１１０）を流れる電子電流を制御し、第２の制御型電流源は、第１のＮ型領域（あれば、各図においてＮ型領域１１０）を流れる正孔電流を制御し；第１の電極を通る電流が２つ両方の電流源により制御される。第２の主表面は、第１の接続方法が第２の導体（あれば、各図において１０１と接続されている太い黒線）だけが第１のＰ型領域（あれば、各図においてＰ型領域１０１）と接続され、第２の導体は第２の電極（あれば、各図においてＡ）であるというものであり、第２の接続方法が第２の導体の他に、第１のＮ型領域（図４（ｅ）又は図４（ｆ）におけるＮ型領域１０２）と接続された第３の導体（図４においてＢ）が存在するというものである２つの接続方法のうちのいずれかを有している。

第２の型からなるセルは、第１の型からなるセルの特徴だけでなく、第１のＮ型領域（図１３、図１４、図１５、図１６及び図１７におけるＮ型領域１１０）の一部が第１の主表面の一部に直接的に接触させられ；第１の絶縁体層（図１３における１６１及び図１４〜１７における１６２）が第１のＮ型領域の一部の箇所から第１の制御型電流源の第１の端子の箇所まで半導体表面を覆い、第１のＮ型領域と第１の制御型電流源の第１の端子との間の電流を制御するゲートとしての機能を果たす導体により覆われる、という特徴も有する。

第３の型からなるセルは、第１の型からなるセルの特徴だけでなく、第２の絶縁体層（図１８における６６０）が第２のＰ型領域（図１８において６０１）の一部分からアクティブ動作領域の境界の外側に位置している接合エッジ終端領域としての機能を果たすＰ型領域（図１８においてＰ型領域６０２）まで第１の主表面を覆い；接合エッジ終端領域が第１の主表面の下に位置し、動作領域の境界に位置している第１の側部から始まり、非常に高い電圧が第１の電極と第２の電極（電極Ａ及びＫ）の間に印加されている場合でも電界が存在しない第１のＮ型領域のある箇所（図１８において４００）に位置している第２の側部で終わり；導体がターンオフ・ゲート（図１８においてＧ_０）としての機能を果たす第２の絶縁体層（図１８において６６０）を覆い；低電圧回路が接合エッジ終端領域の第２の側部の外側に実装され；低電圧回路は、第１の出力端子が第２の電極（電極Ａ）と接続され、第２の出力端子が第３の導体（図１９において電極Ｂ）と接続されている２つの出力端子（図１９において領域８００のＡ及びＢ）を有し；低電圧回路は、第１の入力端子が接合エッジ終端領域の第２の側部（図１８において４００）に接続され、第２の入力端子が接合エッジ終端領域内の一部に接続されているが、第２の側部に近接し、第２の入力端子が低電圧回路の制御端子（図１９において８１０）としての機能を果たしている２つの入力端子を有する、という特徴も有する。

２．図４（ｃ）及び図４（ｄ）を参照すると、第３の導体（ベース、１によれば電極Ｂ）は、第２の電極（電極Ａ）に直接的に接続されているが、低電圧回路の第２の出力端子に接続されていない。

３．２つの電流源が外部に接続される可能性があるが、デバイス内に実装される可能性もある。本発明は、同様に後者の方法を提供する。

図５及び図１３を参照すると、第１の主表面までの第２のＰ型領域のエリアは、第１のＮ型領域（１１０）によって互いに分離された３つの小領域（１２１、１２３及び１２２）に分割され；各小領域は、１つずつの第２のＰ型小領域（１２１、１２３及び１２２）及び第１の主表面により個別に取り囲まれたこの第２のＰ型領域に固有の第２のＮ型領域（１３０、１３１及び１３２）を有し；第１の小領域において、第２のＮ型領域（１３０）の不純物ドーズ量は、これを取り囲む第２のＰ型領域（１２１）の不純物ドープ量より遙かに多量であり、第２の小領域において、第２のＮ型領域（１３１）の不純物ドープ量は、これを取り囲む第２のＰ型領域（１２３）の不純物ドープ量より遙かに少量であり；第３の小領域内の第２のＰ型領域（１２２）が第１の主表面上のフローティング・オーミック・コンタクト（ＦＯＣ）を使用することによりこの第２のＰ型領域に固有の第２のＮ型領域（１３２）と接続され；第３のＰ型領域（１４０）が第３の小領域の第２のＮ型領域（１３２）及び第１の主表面により取り囲まれ、第３のＰ型領域（１４０）が少なくとも２つのｎ型ＭＩＳを収容し；２つのｎ型ＭＩＳの２つのソース領域（２０２及び３０２）が第１の導体（電極Ｋ）を介して２つ両方のｎ型ＭＩＳのソース・ボディ領域としての機能を果たす第３のＰ型領域（１４０）に接続され；２つのｎ型ＭＩＳの２つのドレイン領域（２０１及び３０１）が第１の小領域及び第２の小領域の第２のＮ型領域（１３０及び１３１）とそれぞれ接続され；少なくとも２つの絶縁体層（２６０及び３６０）が第１の主表面に形成され、各絶縁体層が各ドレイン領域（２０１及び３０１）の一部分、各ソース領域（２０２及び３０２）の一部分、及び各ｎ型ＭＩＳのソース・ボディ領域（１４０）をそれぞれ覆い；２つの絶縁体層が２つのｎ型ＭＩＳの２つの電流をそれぞれ制御する２つのｎ型ＭＩＳの２つのゲート（Ｇ_１及びＧ_２）としての機能を果たす２つの導体により覆われている。

４．さらに、第２のＰ型領域は、絶縁体で充填された複数のトレンチにより分割される可能性がある。

図７を参照すると、第１の主表面までの第２のＰ型領域のエリアは、絶縁体（１７１及び１７２）で充填された複数のトレンチにより互いに分離された３つの小領域（１２１、１２３及び１２２）に分割され；各小領域は、１つずつの第２のＰ型小領域（１２１、１２３及び１２２）と第１の主表面とにより個別に取り囲まれたこの第２のＰ型領域に固有の第２のＮ型領域（１３０、１３１及び１３２）を有し；第１の小領域において、第２のＮ型領域（１３０）の不純物ドーズ量は、第２のＰ型領域（１２１）の不純物ドープ量より遙かに多量であり、第２の小領域において、第２のＮ型領域（１３１）の不純物ドープ量は、第２のＰ型領域（１２３）の不純物ドープ量より遙かに少量であり；第３の小領域内の第２のＰ型領域（１２２）が第１の主表面上のフローティング・オーミック・コンタクト（ＦＯＣ）を使用することによりこの第２のＰ型領域に固有の第２のＮ型領域（１３２）と接続され；第３のＰ型領域（１４０）がこの第３のＰ型領域に固有の第２のＮ型領域（１３２）及び第１の主表面により取り囲まれ、第３のＰ型領域（１４０）が少なくとも２つのｎ型ＭＩＳを収容し；２つのｎ型ＭＩＳの２つのソース領域（２０２及び３０２）が第１の導体（電極Ｋ）を介して２つ両方のｎ型ＭＩＳのソース・ボディ領域としての機能を果たす第３のＰ型領域（１４０）に接続され；２つのｎ型ＭＩＳの２つのドレイン領域（２０１及び３０１）が第１の小領域及び第２の小領域の第２のＮ型領域（１３０及び１３１）とそれぞれ接続され；少なくとも２つの絶縁体層（２６０及び３６０）が第１の主表面に形成され、各絶縁体層が各ドレイン領域（２０１及び３０１）の一部分、各ソース領域（２０２及び３０２）の一部分、及び各ｎ型ＭＩＳのソース・ボディ領域（１４０）をそれぞれ覆い；２つの絶縁体層が２つのｎ型ＭＩＳの２つの電流をそれぞれ制御する２つのｎ型ＭＩＳの２つのゲート（Ｇ_１及びＧ_２）としての機能を果たす２つの導体により覆われている。

５．さらに、第２のＰ型領域は、絶縁体で充填された複数のトレンチにより部分的に分割される可能性がある。

図８を参照すると、第１の主表面までの第２のＰ型領域のエリアは、３つの小領域（１２１、１２３及び１２２）に部分的に分割され、分割された部分は、絶縁体（１７１及び１７２）で充填された複数のトレンチにより互いに分離され；各小領域は、第２のＰ型小領域及び第１の主表面により個別に取り囲まれたこの第２のＰ型領域に固有の第２のＮ型領域（１３０、１３１及び１３２）を有し；第１の小領域において、第２のＮ型領域（１３０）の不純物ドーズ量は、これを取り囲む第２のＰ型領域（１２１）の不純物ドープ量より遙かに多量であり、第２の小領域において、第２のＮ型領域（１３１）の不純物ドープ量は、これを取り囲む第２のＰ型領域（１２３）の不純物ドープ量より遙かに少量であり；第３の小領域内の第２のＰ型領域（１２２）が第１の主表面上のフローティング・オーミック・コンタクト（ＦＯＣ）を使用することによりこの第２のＰ型領域に固有の第２のＮ型領域（１３２）と接続され；第３のＰ型領域（１４０）がこの第３のＰ型領域に固有の第２のＮ型領域（１３２）及び第１の主表面により取り囲まれ、第３のＰ型領域（１４０）が少なくとも２つのｎ型ＭＩＳを収容し；２つのｎ型ＭＩＳの２つのソース領域（２０２及び３０２）が第１の導体（電極Ｋ）を介して２つ両方のｎ型ＭＩＳのソース・ボディ領域としての機能を果たす第３のＰ型領域（１４０）に接続され；２つのｎ型ＭＩＳの２つのドレイン領域（２０１及び３０１）が第１の小領域及び第２の小領域の第２のＮ型領域（１３０及び１３１）とそれぞれ接続され；少なくとも２つの絶縁体層（２６０及び３６０）が第１の主表面に形成され、各絶縁体層が各ドレイン領域（２０１及び３０１）の一部分、各ソース領域（２０２及び３０２）の一部分、及び各ｎ型ＭＩＳのソース・ボディ領域（１４０）をそれぞれ覆い；２つの絶縁体層が２つのｎ型ＭＩＳの２つの電流をそれぞれ制御する２つのｎ型ＭＩＳの２つのゲート（Ｇ_１及びＧ_２）としての機能を果たす２つの導体により覆われている。

６．しかし、第２のＰ型領域の３つの小領域は、互いに接続される可能性がある。

図６を参照すると、第１の主表面までの第２のＰ型領域のエリアは、互いに接続された３つの小領域（１２１、１２３及び１２２）に分割され；各小領域は、１つずつのＰ型小領域及び第１の主表面により個別に取り囲まれたこの第２のＰ型領域に固有の第２のＮ型領域（１３０、１３１及び１３２）を有し、第１の小領域において、第２のＮ型領域（１３０）の不純物ドーズ量は、これを取り囲む第２のＰ型領域（１２１）の不純物ドープ量より遙かに多量であり；第２の小領域において、第２のＮ型領域（１３１）の不純物ドープ量は、これを取り囲む第２のＰ型領域（１２３）の不純物ドープ量より遙かに少量であり；第３の小領域内の第２のＰ型領域（１２２）が第１の主表面上のフローティング・オーミック・コンタクト（ＦＯＣ）を使用することによりこの第２のＰ型領域に固有の第２のＮ型領域（１３２）と接続され；第３のＰ型領域（１４０）がこの第３のＰ型領域に固有の第２のＮ型領域（１３２）及び第１の主表面により取り囲まれ、第３のＰ型領域（１４０）が少なくとも２つのｎ型ＭＩＳを収容し；２つのｎ型ＭＩＳの２つのソース領域（２０２及び３０２）が第１の導体（電極Ｋ）を介して２つ両方のｎ型ＭＩＳのソース・ボディ領域としての機能も果たす第３のＰ型領域（１４０）に接続され；２つのｎ型ＭＩＳの２つのドレイン領域（２０１及び３０１）が第１の小領域及び第２の小領域の第２のＮ型領域（１３０及び１３１）とそれぞれ接続され；少なくとも２つの絶縁体層（２６０及び３６０）が第１の主表面に形成され、各絶縁体層が各ドレイン領域（２０１及び３０１）の一部分、各ソース領域（２０２及び３０２）の一部分、及び各ｎ型ＭＩＳのソース・ボディ領域（１４０）をそれぞれ覆い；２つの絶縁体層が２つのｎ型ＭＩＳの２つの電流をそれぞれ制御する２つのｎ型ＭＩＳの２つのゲート（Ｇ_１及びＧ_２）としての機能を果たす２つの導体により覆われている。

７．図３を参照すると、３〜６による第２の小領域内の第２のＮ型領域（１３１）は、導体を介してこの第２のＮ型領域内の付加的なＰ型領域（１３３）と接続されている。

８．図１２を参照すると、第２のＰ型領域内の電流源は、第３の小領域内に設置される可能性があり、第２のＮ型領域（１３２）は、第２のＰ型領域（１２３及び１２２）及び第１の主表面により取り囲まれ、両方の領域は、第１の主表面上のＦＯＣを介して接続され；第３のＰ型領域（１４０）が第２のＮ型領域（１３２）及び第１の主表面により取り囲まれ；少なくとも２つのｎ型ＭＩＳが第３のＰ型領域（１４０）内に実装され；第３のＰ型領域（１４０）及び第１の主表面により取り囲まれた２つのＮ型領域が２つのＭＩＳの２つのソース領域（２０２及び３０２）を形成するために設置され、２つのソース領域は、第１の主表面上の第１の電極（電極Ｋ）としての機能を果たす導体を介して第３のＰ型領域（１４０）と接続され；第３のＰ型領域（１４０）及び第１の主表面により取り囲まれた別の２つのＮ型領域が２つのＭＩＳの２つのドレイン領域（２０３；３０１及び１４４）を形成するために設置され；ドレイン領域のうちの一方（２０１）が導体を介して第２のＮ型領域（１３０）に接続され；さらに別のＰ型領域（１４３）が２つのドレイン領域のうちのもう一方（１４４）及び第１の主表面により取り囲まれ；さらに別のＰ型領域（１４３）が第２のＰ型領域（図１２（ａ）における１２３）及び第２のＮ型領域（１３２）の両方に接続され；少なくとも２つの絶縁体層（２６０及び３６０）が第１の主表面を覆い、各絶縁体層は、ドレイン領域（２０１及び３０１）の一部分から始まり、第３のＰ型ソース・ボディ領域（１４０）を介して、ソース領域（２０２及び３０２）の一部分で終わり；２つの絶縁体層が２つのｎ型ＭＩＳのゲート（Ｇ_１及びＧ_２）としての機能を果たす導体により覆われ、２つのＭＩＳを通る電流をそれぞれ制御する。

９．電流源は、ＳＩＳ（シリコン絶縁体シリコン）に位置している可能性もある。

図９及び図１０を参照すると、１による２つの電流源は、絶縁体（１７１、１７２及び１７３）により電流源のないその他の領域と分離された第３のＰ型領域（１４０）内に実装されている。

１０．ゲートＧ_ｏｎに印加される電圧を自動的に生成する方法が本発明において提案される。

図１５を参照すると、導体を介して第１の主表面の下に位置している高濃度ドープされた第１のＮ型に接続されている第２の型からなるセル内のゲート（Ｇ_ｏｎ）に印加される電圧を自動的に生成する方法。

１１．ゲートＧ_ｏｆｆは、２つの電流源が第２のＮ型領域及び第２のＰ型領域のため電流を供給できなくなるようにするために本発明において追加される。

図１６及び図１７を参照すると、ｐ型ＭＩＳが第１の電極を通る電流をターンオフするのを促進するために形成され；第２のＰ型小領域（１２３）は、ソース領域としての機能を果たし、第２のＮ型領域（１３２）は、基板領域としての機能を果たし、第３のＰ型領域（１４０）は、ｐ型ＭＩＳのドレイン領域としての機能を果たし；絶縁体（１６３）がソース領域の一部分から始めて、基板領域を介して、ｐ型ＭＩＳのドレイン領域の一部分で終わるまで第１の主表面を覆い；絶縁体は、ｐ型ＭＩＳのゲート（Ｇ_ｏｆｆ）としての機能を果たす導体により覆われている、３項又は４項又は５項又は６項又は９項又は１０項に記載の第３の小領域。

１２．確実に、クランプダイオードが２つの電流源の間で電圧をクランプするために本発明において使用され得る。

４項又は５項又は６項又は８項又は９項又は１１項によれば、図１１、図１２、図１４、図１５及び図１６を参照すると、少なくとも２つの直列クランプダイオードが第２のＰ型領域（１２２）と第３のＰ型領域（１４０）との間に実装されている。

１３．２つの電流源のための第１の電極（Ｋ）に関して低電圧回路電源を実装する方法が本発明において提案される。

図２１を参照すると、第２のＰ型領域（１２０）は、第１の主表面上のＦＯＣを介して、第２のＰ型領域の内側にある第２のＮ型領域（１３２）と接続され；第３のＰ型領域（１４０）が第２のＮ型領域（１３２）の内側にあり、第１の制御型電極（Ｋ）としての機能を果たす導体と接触させられ；第３のＮ型領域（１４６）が第３のＰ型領域（１４０）及び第１の主表面により取り囲まれ、第１の制御型電極に関して電源の電極としての機能を果たす導体と接触させられ；第４のＰ型領域（１４５）は、第３のＮ型領域（１４６）により取り囲まれ、多量の不純物ドープ量を有する第１のＮ型領域（１１１）の第１の主表面の下にある部分を覆う導体（Ｈ）に接続されている導体と接触させられ；キャパシタ（Ｃ_１）がこれの一方の端子で電源の電極に接続され、別の端子で第１の制御型電極に接続され；キャパシタは、第３のＰ型領域（１４０）内に実装された低電圧回路の電源としての機能を果たし；低電圧回路の少なくとも１つの入力端子（Ｇ_ｃ）は、外部印加信号を受け取り、低電圧回路の２つの出力端子は、２つの制御型電流源又は第２のＰ型領域（１２０）の制御電圧であり；キャパシタは、外部コンポーネントであるか、又は、半導体デバイスのチップ内に実装された金属・絶縁体・半導体キャパシタである、１項に記載の半導体デバイス。

１４．第２の制御型電極（Ａ）に関する電源を低電圧回路に供給する方法が提案される。

図２０を参照すると、導体が第１の主表面上で接合エッジ終端領域の第２の側部に近接している接合エッジ終端領域の一部に接触させられ；この導体は、Ｐ型領域（８０１）により取り囲まれ、接合エッジ終端領域の第２の側部の外側に位置しているＮ型領域（８０２）と接触させられた第１の主表面上の別の導体に接続され；キャパシタ（Ｃ_０）の端子は、接合エッジ終端領域の外側に位置しているさらなるＮ型領域（８０３）に接続され、キャパシタ（Ｃ_０）の別の端子は、Ｐ型領域（８０１）に接続され、接合エッジ終端領域の第２の側部の外側に位置し；キャパシタ（Ｃ_０）は、接合終端領域の第２の側部の外側にある低電圧回路への電源としての機能を果たし；キャパシタは、外部コンポーネント又は半導体デバイスのチップ内に実装された金属・絶縁体・半導体キャパシタである、１項に記載の半導体である。

１５．クランプダイオードを実装する方法が以下の通り記載される。

図１１（ａ）及び図１２（ａ）を参照すると、Ｎ型領域（１２６）が第２のＰ型領域（１２２）及び第１の主表面により取り囲まれ、第１のダイオードを形成し；Ｐ型領域（１４１）が第１の主表面を除いてＮ型領域（１４２）により取り囲まれ、第２のダイオードを形成し；Ｐ型領域（１４１）を取り囲むＮ型領域（１４２）は、次に第１の主表面を除いてＰ型領域（１４０）及び第１の主表面により取り囲まれ、第１の導体（Ｋ）と接触させられ；２つのダイオードは、第１のダイオードのＮ型領域（１２６）を第２のダイオードのＰ型領域（１４１）と接続する導体を介して直列接続されている。

図１（ａ）は、本発明の原理を例示する１つの構造体を概略的に示す図であり、図１（ｂ）は、図１（ａ）の簡単な等価回路を示す図である。 図２（ａ）は、本発明の原理を例示する別の構造体を概略的に示す図であり、図２（ｂ）は、図２（ａ）の簡単な等価回路を示す図である。 図３（ａ）は、本発明の原理を例示するさらに別の構造体を概略的に示す図であり、図３（ｂ）は、図３（ａ）の簡単な等価回路を示す図である。 図４は、電圧維持領域の下にある数種類の構造体を概略的に示す図である。 図５（ａ）は、電流源がチップ内に実装された構造体を概略的に示す図であり、図５（ｂ）は、図５（ａ）の簡単な等価回路を示す図である。 図６（ａ）は、電流源がチップ内に実装された別の構造体を概略的に示す図であり、図６（ｂ）は、図６（ａ）の簡単な等価回路を示す図である。 図７は、誘電体分離を使用することによる図５（ａ）又は図６（ａ）に基づく構造体を概略的に示す図である。 図８は、誘電体分離を使用することによる図５（ａ）又は図６（ａ）に基づく別の構造体を概略的に示す図である。 図９は、ＳＩＳの技術を使用することにより図５（ａ）又は図６（ａ）に基づく構造体を概略的に示す図である。 図１０は、ＳＩＳの技術を使用することにより図５（ａ）又は図６（ａ）に基づく別の構造体を概略的に示す図である。 図１１（ａ）は、付加的なクランプダイオード付きの構造体を概略的に示す図であり、図１１（ｂ）は、図１１（ａ）の簡単な等価回路を示す図である。 図１２（ａ）は、図１（ａ）及び図２（ａ）において正孔電流を供給する電流源を実施する別の構造体を概略的に示す図であり、図１２（ｂ）は、図１２（ａ）の簡単な等価回路を示す図である。 図１３（ａ）は、ターンオン速度を増大するためにターンオン・ゲートを追加する構造体を概略的に示す図であり、図１３（ｂ）は、図１３（ａ）の簡単な等価回路を示す図である。 図１４（ａ）は、ターンオン速度を増大するためにターンオン・ゲート付きの別の構造体を概略的に示す図であり、図１４（ｂ）は、図１４（ａ）の簡単な等価回路を示す図である。 図１５（ａ）は、ターンオン・ゲートの信号を自動的に供給することにより高速ターンオンを実現する可能性がある構造体を概略的に示す図であり、図１５（ｂ）は、図１５（ａ）の簡単な等価回路を示す図である。 図１６（ａ）は、図１４（ａ）に示された構造体に基づく付加的なターンオフ・ゲート付きの構造体を概略的に示す図であり、図１６（ｂ）は、図１６（ａ）の簡単な等価回路を示す図である。 図１７は、図１６（ａ）に示された構造体に基づくクランプダイオードなしの構造体を概略的に示す図である。 図１８は、米国特許出願第１２／７１２，５８３（２０１０）号明細書又は中国特許第ＺＬ２００９１０１１９９６１．３号明細書の図２１による低電圧回路のための制御信号を生成する方法を概略的に示す図である。 図１９は、アノード短絡を実現する低電圧回路の概略図を示す図である。 図２０は、低電圧回路の電源を実装する方法を概略的に示す図である。 図２１（ａ）は、デバイス自体によりカソードに関する正電源を取得する方法を概略的に示す図であり、図２１（ｂ）は、制御回路の概略図を示す図である。 図２２は、図４の（ｅ）における構造体を使用することにより図１４の概略図を示す図である。 図２３は、ＴＭＡ−ＭＥＤＩＣＩパッケージを使用することによりシミュレートされた図２２におけるセル構造体のＤＣ特性を示す図である。 図２４は、ＴＭＡ−ＭＥＤＩＣＩパッケージを使用することによりシミュレートされた図２２におけるセル構造体のスイッチング特性を示す図である。 図２５（ａ）は、六角形構造体のセルを概略的に示す図であり、図２５（ｂ）は、図２５（ａ）に示されたセルの最密構造体を概略的に示す図である。

本発明は、詳細に記載、例示され、本発明のアプリケーションの例は、以下で明らかにされる。以下の図面の全てにおいて、同じ符号は、同じコンポーネント又は要素を表す。

以下の図面における導体の全ては、以下で太線により指示される。

本発明において提案されたサイリスタのアクティブ領域の基本構造体及び簡単な等価回路が図１に示される。

図１（ａ）は、本発明において提案されたアクティブ領域の基本構造体を示す。同図の方に位置しているアノードＡは、電圧維持領域としての機能を果たす第１の低濃度ドープされたＮ型領域１１０に正孔を注入するために導体を介して第１のＰ型領域１０１に接続されている。第２のＰ型領域１２０が電圧維持領域の上に存在する。第２のＰ型領域１２０の右上部は、導体を介して電流源３００に直列接続され、次に、カソードＫに接続されている。このようにして、外部電圧Ｖ_ＡＫが零より大きいとき、Ｐ型領域１０１、Ｎ型領域１１０及びＰ型領域１２０は、第１のトランジスタ（ＰＮＰ）のエミッタ領域、ベース領域、及びコレクタ領域をそれぞれ構成する。

第２のＰ型領域の左部の上に、導体を歌詞居て電流源２００に接続され、次にカソードＫに接続されているＮ型領域１３０が存在する。電圧Ｖ_ＡＫが零より大きいとき、電子がＮ型領域１３０からＰ型領域１２０に放出され、Ｎ型領域１１０により抽出される。このようにして、Ｎ型領域１３０、Ｐ型領域１２０、及びＮ型領域１１０は、第２のトランジスタ（ＮＰＮ）のエミッタ領域、ベース領域、及びコレクタ領域をそれぞれ構成する。

図１（ｂ）は、２つのトランジスタ及び２つの電流源により構成された等価回路を示す。

図１（ａ）に示された構造体と、ＧＴＯ及びＭＣＴのデバイスとの間の最も重要な相違点は、２つの電流源にある。

２つの電流源を設置する目的は、電流が流れる電圧維持領域内のキャリア密度が、ｎ、ｐ及びＮ_Ｄ ^＋がＮ型領域１１０内の電子、正孔、及び有効イオン化ドナーであるとして、以下の条件：
ｎ−ｐ−Ｎ_Ｄ ^＋≒０ （１）
を満たすことを確実にすることである。電流が十分に大きいとき、ｎ及びｐは両方共にＮ_Ｄ ^＋より遙かに大きい。ｎ＞＞ｐである場合、電圧維持領域は、高濃度ドープされたＰ型領域と等価であり、よって、非常に高い電圧を維持することができない。ｐ＞＞ｎである場合、電圧維持領域は、高濃度ドープされたＮ領域と等価であり、同様に非常に高い電圧を維持できない。明らかに、両方の場合、高い電圧での電流の維持は実現され得ない。

なお、Ｓｉに対し、電界が２×１０^４Ｖ／ｃｍより大きいとき、電子及び正孔の速度は、これらの飽和速度ｖ_Ｓｅ及びｖ_Ｓｈにそれぞれほぼ等しい。これに反して、電界が２×１０^５Ｖ／ｃｍより大きいとき、衝突イオン化速度が有意になるであろう。従って、（１）の条件を満たすために、正孔の密度に対する電子の密度の比（Ｊ_ｅ／Ｊ_ｈ）＝（ｖ_Ｓｅ／ｖ_Ｓｈ）であることだけが必要とされる。Ｓｉに対し、（ｖ_Ｓｅ／ｖ_Ｓｈ）≒１であるので、（１）の要件は、電子電流密度が正孔電流密度に等しくなることである。

図１の方法によれば、注入のため順方向バイアスがかけられたＰ型領域１２０及びＮ型領域１３０からなるＰＮ接合を維持するために、３００と接続されたＰ型領域１２０の電位は、２００と接続されたＮ型領域１３０の電位より高くなるべきである。このより高い値は、Ｓｉに対して約０．７Ｖであり、単位面積当たりにより多くの電力散逸を明らかに引き起こす。この結果、図２（ａ）に示された高濃度ドープされた領域１３０及び低濃度ドープされた領域１３１への上端Ｎ型領域の分離が行われる。この一方で、Ｎ型領域１３０を取り囲むＰ型領域１２０の部分における不純物ドープ量は、非常に少量にされ、Ｎ型領域１３１を取り囲むＰ型領域１２０の部分は、非常に多量にされる。このようにして、Ｎ型領域１３０及びＰ型領域１２０は、Ｎ^＋−Ｐ⁻接合を形成し、この接合を通る主電流の流れは、電子電流であり、Ｎ型領域１３１及びＰ型領域１２０は、Ｎ⁻−Ｐ^＋接合を形成し、この接合を通る主電流の流れは、正孔電流である。

図２（ｂ）は、図２（ａ）の簡単な等価回路を示す。

図２（ａ）における導体接続３００及びＮ型領域１３１は、図３（ａ）に示されるように、Ｐ型領域１３３と同時に接触させられる可能性もある。Ｐ型領域１２０、Ｎ型領域１３１及びＰ型領域１３３からなるＰＮＰは、コレクタが短絡されたトランジスタである。等価回路は、図３（ｂ）に示される。

図４に示されるように、図１（ａ）の電圧維持領域１１０の下に領域１００のいくつかの構造体が存在する。図４（ａ）では、電圧維持領域１１０は、電極Ａと接続されたＰ型領域１０１と直接的に接続されている。図４（ｂ）と図４（ａ）との間の相違点は、Ｎ型バッファ層１０３の追加にある。この領域は、Ｎ型領域１１０より高い不純物濃度と、小さい厚さとを有する。短絡されたアノードの構造体が図４（ｃ）に示され、電極Ａは、Ｐ型領域１０１、及び、Ｎ型領域１０２を介した電圧維持領域１１０と接続されている。時には、短絡されたアノードのより優れた効果を達成するために、図４（ｄ）に示されるように、Ｎ型領域１１０より高い不純物濃度をもつＮ型領域１１０の下にあるＮ型領域１０３が必要とされる。図４（ｅ）に示された構造体では、Ｎ型電圧維持領域１１０、ベース領域は、Ｎ型領域１０２を介して外側に接続されている。図４（ｆ）は、図４（ｅ）に基づく構造体を示し、より高い不純物濃度をもつＮ型領域は、アノード短絡のより優れた効果を達成するためにＰ型領域１０１と共にＮ型領域１０２に設置されている。図４（ｅ）及び図４（ｆ）に示された構造体は両方共に高速ターンオフのため使用され、これらの具体的なアプリケーションは後で記載されることになる。以下の図において、接続方法は、図４（ａ）のように示され、この方法は、当然ながら、図４（ｂ）、図４（ｃ）、図４（ｄ）、図４（ｅ）又は図４（ｆ）に示されたどんな方法によっても置き換えられる可能性がある。図４（ｅ）に示された方法が以下の図で利用されるとき、図４（ｆ）が同様に使用される可能性がある。

図２（ａ）における電流源２００及び３００は、チップに外部接続される可能性があるが、サイリスタと同じチップに一体化される可能性もある。図５（ａ）は、これらの電流源がチップの内側に実装されたセルを示す。ここで、Ｐ型領域１２０は、３つの個別のＰ型領域：１２１、１２２、及び１２３に分割される。Ｎ型領域１３０は、Ｐ型領域１２１に設置され、Ｎ型領域１３１は、Ｐ型領域１２３に設置される。これらの電流源は、Ｎ型領域１３２により取り囲まれたＰ型領域１４０に設置され、このＮ型領域１３２は、第１の主表面（上面）上のフローティング・オーミック・コンタクト（ＦＯＣ）によりＰ型領域１２２と接続されている。２つのｎ型ＭＩＳのためのソース基板領域として、Ｐ型領域１４０は、導体を通る表面で２つのｎ型ＭＩＳのソース領域２０２及び３０２と接続されている。２つのｎ型ＭＩＳのドレイン領域は、Ｎ^＋型領域２０１及び３０１であり、これらのＮ^＋型領域は、それぞれの導体を介してＮ型領域１３０上の電極Ｄ_１及びＮ型領域１３１上のＤ_２にそれぞれ接続されている。２つのｎ型ＭＩＳのソース領域の一部分からドレイン領域の一部分までソース基板領域をそれぞれ覆う２つの絶縁体２６０及び３６０が存在する。これらの絶縁体を覆う２つの導体は、それぞれ２つのｎ型ＭＩＳのゲートＧ_１及びＧ_２である。２つのｎ型ＭＩＳの電流は、Ｇ_１及びＧ_２の外部電圧により制御され、これによって、１３０及び１３１の中を流れる電流は制御される可能性がある。実際には、Ｐ型領域１２１の不純物濃度は、１２１により取り囲まれたＮ型領域１３０の不純物濃度より遙かに低くなる可能性がある。この結果として、１３０の中を流れる電流は、電子が主に下向きに流れる電流である。これに反して、Ｐ型領域１２３の不純物濃度は、１２３により取り囲まれたＮ型領域１３２の不純物濃度より遙かに高い。この結果として、１３０の中を流れる電流は、主に正孔が上向きに流れる正孔電流である。１３０及び１２１からなるＰＮ接合、及び、１２３及び１３１からなるＰＮ接合をターンオンさせる両方の順方向電圧は、（Ｓｉに対し）０．７Ｖであるので。２つのｎ型ＭＩＳは、同じ電気特性を用いて実装されることが想定される。この結果、２つのｎ型ＭＩＳを流れる電流が等しくないときはいつでも、２つのｎ型ＭＩＳの間の電圧降下は、等しくなることがなく、より大きい電流をもつ側部がより大きい電圧降下を有し、結果として、ＰＮ接合１２１〜１３０又は１２３〜１３１の間の電圧降下は減少する。すなわち、負のフィードバックが存在する。この負のフィードバックを通じて、電子電流及び正孔電流が等しくなるか、又は、ほぼ等しくならなければならないという要件が容易に実現される。

図５（ｂ）は、図５（ａ）の簡単な等価回路を示す。

図２に示されるような２つの電流源２００及び３００を実装する目的のため、同図におけるＰ型領域１２０を３つの個別のセクションに分割することは必要ではないが、図６（ａ）に示されるようにこれらのセクションを一体として接続する可能性がある。ここで、各領域の個数は、図５の場合と同じである。各領域の機能は、繰り返すまでもない。なお、Ｐ型領域１２２の不純物濃度は、このＰ型領域の抵抗を低下させるために高くなる可能性がある。このようにして、２つの側部（Ｐ型領域１２１及びＰ型領域１２３）の電位は、横方向電流により不均等に生成されることはないであろう。

図６（ｂ）は、図６（ａ）の簡単な等価回路を示す。

言うまでもなく、トレンチの技術を利用することにより、図５（ａ）又は図６（ａ）におけるＮ型領域１３０及び／又はＮ型領域１３１は、Ｐ型領域１２１及び／又は１２３により完全に取り囲まれないようにされる可能性がある。図７は、誘電体１７１及び１７２を使用することにより完全に図５（ａ）又は図６（ａ）におけるこれらの３つのＰ型領域を分離することを概略的に示す。図８は、誘電体を使用することにより部分的に図５（ａ）又は図６（ａ）におけるこれらの３つのＰ型領域を分離することを概略的に示す。これらの２つの図において、Ｎ型領域１３０及びＮ型領域１３１の下端だけがＰ型領域に接触させられ、これらのＮ型領域のエッジは、Ｐ型領域で取り囲まれていない。

２つのｎ型ＭＩＳは、ｎ型ＭＩＳが同じ導通電流を使ってより低いドレイン・ソース間電圧を必要とし、従って、導通損失が低減される可能性があるので、図５（ａ）又は図６（ａ）における２つの電流源として働くように使用される。しかし、ｎ型ＭＩＳを実装するために、Ｐ型ソース基板領域１４０が必要とされ、このＰ型領域は、Ｐ型領域１２２により置換される可能性がなく、そうではない場合、Ｐ型領域１０１から注入された正孔は、Ｐ領域１２２を介して電極Ｋの中へ直接的に流れることになり、２つのキャリアを制御する能力は失われるであろう。この結果として、Ｐ型領域１２２の電位に等しい電位をもつＮ型領域１３２が追加される。電流源がその他の半導体領域から絶縁された半導体領域内に実装される場合、Ｎ型領域１３２は、必ずしも使用されない。図９は、２つの側部で絶縁体１７１及び１７２（例えば、トレンチの技術を使用する）と、下端で絶縁体１７３（例えば、ＳＩＳの技術を使用する）ことにより電流源領域を分離する方法を示し、この結果、Ｐ型領域１４０は、ソース基板領域としての機能を果たす。

当然のことながら、この方法は、ある種の柔軟性がある。例えば、Ｐ型領域１２２の一部は、図１０に示されるように、絶縁体領域の下に残される可能性がある。このようにして、電圧維持領域１１０を介して上層に流れ込んだ正孔の経路は、広げられる可能性がある。同時に、Ｐ型領域１２１及び１２３の電位がより接近し、電子電流密度と正孔電流密度とをより接近させる。

図１１（ａ）は、Ｐ型領域１２２と、内部接続又は外部接続を介してＰ型領域１４１に接続されたＮ型領域１２６とからなるＰＮダイオードを示し、Ｐ型領域１４１は、Ｎ型領域１４２に設置され、別のダイオードを形成する。Ｎ型領域１４２は、Ｐ型領域１４０と、導体を介してカソードＫとに接続されている。すなわち、Ｐ型領域１２２からカソードＫまでに２つのダイオードが存在する。この結果、Ｐ型領域１２２からＫまで流れる電流は非常に大きいが、これらの領域間の電圧は、これらの２つのダイオードの順方向電圧の合計（Ｓｉデバイスに対し、≒１．５Ｖ）を超えることがなく、Ｇ_１及びＧ_２により制御されたこれらの２つのｎ型ＭＩＳのドレイン・ソース間電圧が大電流の下で高くなり過ぎることを回避することが可能であり、換言すると、これらの２つのダイオードは、クランプの役割を果たす。

図１１（ｂ）は、図１１（ａ）の簡単な等価回路を示す。

図１及び図２における電流源３００の別の実装方法がある。これらの２つの図においてＰ型領域１２３及びＮ型領域１３１により当初に形成されたＰＮ接合は、図５（ａ）又は図６（ａ）に示されたＰ型領域１４０内に実装される。図１２（ａ）は、この方法の構造体を概略的に示す。同図において、Ｇ_２により制御されるｎ型ＭＩＳのドレイン領域は、Ｎ型領域１４４であり、Ｐ型領域１４３は、Ｎ型領域１４４内に実装され、ＰＮ接合を形成する。Ｐ型領域１４３は、同図のＦＯＣを介して導体によりＰ型領域１２３に接続されている。Ｐ型領域１２２及びＮ型領域１２６は、Ｐ型領域１４１及びＮ型領域１４２により形成された別のダイオードと直列接続されているダイオードを構成し、クランプの機能を果たす。

前述の構造体は、デバイスを導通させることが可能であるが、デバイスをオフ状態からオン状態にする時間は、非常に長くなることがある。Ｎ型領域１１０に注入するＰ型領域１０１内の正孔の事前条件は、Ｎ型領域１３０内に、Ｐ型領域１２１を介して、その後に、Ｎ型領域１１０に、そして、最終的にＰ型領域１０１に流れ込む電子を有するべきである、ということであるので。これは、Ｐ型領域１２０とＮ型領域１３１との間の電圧が十分に高くなること（Ｓｉデバイスに対し、約０．７Ｖ）を必要とし、この電圧は、次に、Ｐ型領域１０１からの正孔の注入により生成される。このようにして、Ｐ型領域１２０内の正孔の量をサイリスタの再生効果を誘発するため十分にすることは、長い時間を要する。

ターンオン速度を増加させるために、電子は、ターンオン過程の最初に、Ｎ型領域１３０かＰ型領域１２１までの経路を介するのではなく、電圧維持領域１１０に直接的に導入される可能性がある。図１３（ａ）は、図５（ａ）の構造体に基づいているが、Ｎ型領域１１０がこれのドレイン領域としての機能を果たし、Ｎ^＋型領域２０１の一部がこれのソース領域としての機能を果たす付加的なｎ型ＭＩＳを有しているこの方法の構造体を概略的に示す。これらの２つの領域上に２つの端部があり、Ｐ型領域１２２、Ｎ型領域１３２及びＰ型領域１４０を覆う絶縁体層１６１が表面に作られ、次に、ターンオン・ゲートＧ_ｏｎと称されるｎ型ＭＩＳのゲートとしての機能を果たす導体により覆われている。ターンオン・ゲートＧ_ｏｎは、Ｇ_１と接続され、共通ゲート信号を共有する２つの直列ｎ型ＭＩＳを形成する。Ｇ_ｏｎ及びＧ_１は両方共にオフ状態からオン状態への初期段階にターンオンされ、電子をＮ型領域１１０に流れ込ませる。これらの２つのｎ型ＭＩＳは直列接続されているので、全電子電流は、ターンオンされた後の（Ｇ_２により制御された）正孔電流に等しくなる可能性がある。図１３（ｂ）は、図１３（ａ）の簡単な等価回路を示す。

ターンオン過程をさらに高速化するために、Ｇ_１及びＧ_ｏｎの様々なゲート信号が印加される可能性があり、構造体が図１４（ａ）に示される。ここで、Ｎ型領域１３０は、ソース領域としての機能を果たし、Ｐ型領域１２１は、基板領域としての機能を果たし、Ｎ型領域１１０は、特殊なターンオンｎ型ＭＩＳのドレイン領域としての機能を果たし、絶縁体層がＮ型領域１３０の一部からＮ型領域１１０の一部まで覆われ、この絶縁体層は、次に、ゲート電極Ｇ_ｏｎとしての機能を果たす導体により覆われる。図１４（ｂ）は、図１４（ａ）の簡単な等価回路である。

Ｇ_ｏｎに印加される電圧を取得する方法は、図１５（ａ）に示された本発明においてさらに提案されている。ここで、Ｎ^＋型領域１１１がＰ型領域１２１に近接したＮ型電圧維持領域１１０内に実装される。Ｖ_ＡＫが高く、電流が小さいとき、Ｎ^＋型領域１１１は、完全に空乏化されることがなく、Ｐ型領域１２１に関する正電圧が非空乏領域に誘導される。この非空乏領域は、導体を介してＧ_ｏｎに接続された導体に接触させられる。ターンオン過程の最初に、Ｇ_ｏｎにより制御されるｎ型ＭＩＳはオン状態を維持する。Ｖ_ＡＫの減少に伴って、非欠乏領域とＰ型領域１２１との間の電圧降下が減少し、最終的に、Ｇ_ｏｎにより制御されるｎ型ＭＩＳをターンオフさせる。図１５（ｂ）は、図１５（ａ）の簡単な等価回路を示す。

実際には、Ｇ_１及びＧ_２により制御される電流は、本発明におけるターンオフの過程中に徐々に低下させられる可能性がある。これは、Ｎ領域１１０の中を流れる電子電流が非常に小さいとき、Ｎ型領域１０２に関するＰ型領域１０１の電圧降下が非常に小さく（例えば、Ｓｉデバイスに対し、０．５Ｖ未満である）、Ｐ型領域１０１からＮ型領域１１０への正孔注入が殆ど存在しない、ということにより説明される可能性がある。このとき、トランジスタの再生効果は存在しない。

しかし、電流が十分に小さいときに限り、Ｐ型領域１０１とＮ型領域１０２との間の電圧降下は、アノード短絡構造体を使用することにより十分に低下させられる可能性がある。本発明では、ターンオフのため使用されるゲートＧ_ｏｆｆを追加することにより実現されるターンオフの高速化の方法がさらに提案されている。

図１６（ａ）は、図１４（ａ）に基づいてターンオフ・ゲートＧ_ｏｆｆを追加する方法を概略的に示す。絶縁体層１６３は、半導体の上面に被覆される。絶縁体層は、Ｐ型領域１２３の一部からＮ型領域１３２を介してＰ型領域１４０の一部まで位置している。導体は、このような絶縁体を覆い、ｐ型ＭＩＳのターンオフ・ゲートとしての機能を果たし、Ｐ型領域１２３、Ｎ型領域１３２及びＰ型領域１４０がそれぞれソース領域、ソース基板領域及びドレイン領域である。Ｇ_ｏｆｆに印加される電圧が閾値電圧より低いとき、ｐ型ＭＩＳは導通し、Ｐ型領域１２３とＰ型領域１４０とを導通させる。Ｐ型領域１２３とＰ型領域１４０との間の電圧降下がＰＮ接合の順方向電圧降下（Ｓｉデバイスに対し、約０．７Ｖ）より小さい場合、Ｐ型領域１２３とＮ型領域１３１との間を流れる電流は殆ど存在しない。同様に、Ｐ型領域１２１とＮ型領域１３０との間を流れる電流は殆ど存在しない。Ｇ_１及びＧ_２により制御される２つのｎ型ＭＩＳが働くことはなく、デバイスは、Ｐ型領域１０１、Ｎ型領域１１０及びＰ型領域１２３（同様に、Ｐ型領域１２１及び１２２）からなるＰＮＰトランジスタと同等であり、殆ど電流が存在しない間に非常に高い電圧を維持することができる。図１６（ｂ）は、図１６（ａ）の簡単な等価回路を示す。明らかに、Ｐ型領域１２３とＰ型領域１４０との間の電圧降下がＰＮ接合の順方向電圧降下（Ｓｉデバイスに対し、約０．７Ｖ）より小さくなることを確実にする方法は、Ｎ型領域１３２とＰ型領域１４０との間にｎ型ＭＩＳを形成することによりさらに実現される可能性がある。

図１６（ａ）に示された構造体に対し、Ｐ型領域１２２とＮ型領域１２６と、及び、Ｐ型領域１４１とＮ型領域１４２とにより形成された２つの直列接続されたクランプダイオードは、必ずしも実施されなくてもよい。Ｇ_ｏｆｆに印加される電圧がｐ型ＭＩＳを導通させるために十分に高いとき、Ｐ型領域１２１（同様にＰ型領域１２２及び１２３）とＰ型領域１４０との間の電位差は、既にクランプされているためである。図１７は、クランプダイオードなしの構造体を概略的に示す。

ターンオフ速度を増加させる効率的な方法は、本発明者による特許（米国特許第５，７２６，４６９号明細書又は中国特許第ＺＬ９５１０８３１７．１号明細書）において提案された。図１８は、ここでは、符号が変更されている米国特許出願第１２／７１２，５８３（２０１０）号明細書又は中国特許第ＺＬ２００９１０１１９９６１．３号明細書の図２１からの例を示す。以下、Ｐ型領域６０２は、Ｐ型領域６００と一体となって、ここでは、接合エッジ終端のための電圧維持構造体の機能を果たす。オフ状態では、電圧維持領域は、電極Ｋに接続されたＰ型領域６０１の右側から始まり、フィールドリングとしての機能を果たす高濃度ドープされたＮ型領域４００の左側で終わる。絶縁体層６６１は、Ｐ型領域６００の右端の表面に設置され、抵抗器Ｒ_ｉの一方の端子に接続されている導体０８０により覆われている。抵抗器Ｒ_ｉのもう一方の端子は、Ｎ型領域４００に接続されている。負パルス信号が同図のゲートＧ_０に印加され、絶縁体層６６０の下のＮ型領域１１０の表面に反転領域を生じるとき、Ｐ型領域６０２及びＰ型領域６００の電位は、電極Ｋの電位に接近しているべきであり、それによって、絶縁体６６１の下の領域の電位は、負パルス信号がＧ_０に印加されないときの値より低くなる。その後、０８０と半導体の表面とからなるキャパシタは、充電されるべきである。充電電流は、４００から始まり、Ｒ_ｉを介して０８０に、その後、６００に至り、電極Ｋで終わる。この結果、抵抗Ｒ_ｉの両端間に電圧降下が存在し、１１０における中性Ｎ型領域に関する電圧のパルスが０８０及びＲ_ｉに接続されている端子８１０で取得される可能性がある。

ターンオフ信号を生成する機能が前述されているが、図１８におけるＮ^＋型領域６０３、Ｎ^＋型領域６０４、Ｐ^＋型領域６０５及びＦＯＣは、上記制御方法に関連していないので、ここでは説明されない。

８１０からの異なる極性をもつ出力信号は、ターンオン又はターンオフの時点又は前に獲得される可能性があるので、低電圧回路がこのような信号によりトリガーされる可能性がある。このような低電圧回路は、接合エッジ終端の外に位置している図１９に示された中性領域８００内に実装される可能性がある。領域８１０は、この回路の入力端子としての機能を果たし、電極Ａ及びＢは、出力端子としての機能を果たし、図４（ｅ）に示された電極Ａ及びＢにそれぞれ接続されている。デバイスがターンオフされるとき電極ＡとＢとの間の電圧は、ターンオンされたときのＰＮ接合の両端間の電圧（Ｓｉデバイスに対し、約０．７Ｖ）より低い値に低下させられる可能性があり、より低い表面からの正孔がＮ型領域１１０に注入することはなくなる。

図１９に示されたキャパシタＣ_０は、領域８００内の低電圧回路の電源を表す。この電源は、小さい電流を用いるデバイスのため必要とされないことがある。しかし、大きい電流を用いるデバイスに対し、電極ＡとＢとの間の電流は、ターンオフ過程の最初に非常に大きく、この結果、高い駆動能力が低電圧回路に必要とされ、大きい過渡電流を供給することができる電源が必要とされる。

図２０は、本発明のＣ_０のための充電方法を示す。同図において、破線は、デバイスがオフ状態にあるときのＮ型領域１１０内の欠乏領域の境界を表す。接合エッジ終端の技術は、Ｐ型領域６００の一部で使用される可能性がある。このような技術は、例えば、米国特許第５，７２６，４６９号明細書又は中国特許第ＺＬ９５１０８３１７．１号明細書に記載された最適変動横方向ドーピング（ＯＰＴＶＬＤ）の技術により実現される可能性がある。欠乏領域の境界に近接して位置するＰ型領域６００の一部と接触した導体が存在する。このような導体は、中性領域内のＰ型領域８０１により取り囲まれたＮ型領域８０２に接続されている。Ｃ_０の一方の端子はＰ型領域８０１に接続され、もう一方の端子はＮ型領域１１０の中性領域内のＮ^＋型領域８０３に接続されている。Ｖ_ＡＫが非常に高いとき（デバイスがオフ状態にあるとき）、Ｎ^＋型領域８０３からＣ_０に、その後、Ｐ型領域８０１及びＮ型領域８０２により形成されたＰＮ接合を経由し、その後、６００を経由し、最終的に電極Ｋに流れ込む電流が存在し、キャパシタＣ_０がこの結果充電されている。充電過程は、キャパシタ両端間の電圧降下がある一定の値に達したときに停止する。従って、キャパシタＣ_０は、低電圧回路の電源として使用される可能性がある。同図においてＰ型領域８０１及びＮ型領域８０２により形成されたダイオードは、この電源が使用されないとき、Ｃ_０の自動放電を防止する。

低電圧電源が２つのゲートＧ_１及びＧ_２と、複数の半導体の表面との間にキャパシタのためにさらに必要とされ、ターンオン及び／又はターンオフの過程中に２つのｎ型ＭＩＳを制御する。２つのゲートは大量の電力を消費するので、外部消費電力が節約され得るように、デバイス自体から電極Ｋに関して正電圧を取得することが最良である。さらに、オフ状態からオン状態への過程中に、Ｐ型領域１２１の電圧がＮ型領域１３０に関して正であり、Ｎ型領域１１０に関して負である場合、これは、電子がＮ型領域１１０に、その後、Ｐ型領域１０１に流れ込むのに役立つことになる。このことは、Ｐ型領域１２１の電圧が電極Ｋに関して正であるべきことを必要とする。本発明では、デバイス自体により電極Ｋに関して正電圧を生成する方法がさらに提案される。

図２１（ａ）は、このような方法を示す。Ｎ型領域１１０の表面に高濃度ドープされたＮ^＋型領域１１１が存在し（中国特許第ＺＬ２０１０１０００００３４．２号明細書を参照されたい）、このＮ^＋型領域は表面に接触させられた電極Ｈを有している。Ｐ型領域１４５は、Ｎ型領域１４６内に実装され、このＰ型領域は、ワイヤを介してＨに接続されている。Ｎ型１４６の表面を覆う電極Ｆが形成され、キャパシタＣ_１が電極ＦとＫとの間に接続されている。Ｖ_ＡＫ＞０であるとき、電子は、Ｎ^＋型領域１１１からＮ型領域１１０に、その後、下端に流れ込む可能性がある。換言すると、下端から始まり、Ｎ^＋型領域１１１に入り、その後、１４５及び１４６により形成されたＰＮ接合を介して、次に、電極Ｆを介してキャパシタＣ_１に、そして、最終的に、電極Ｋに達し、キャパシタＣ_１を充電する。なお、図４に示された構造体のうちどの構造体が下端で使用されるかとは無関係に、正孔電流が同図において電極Ｋに絶えず流れ込むことは不可能である。なぜならば、電極Ｋと接続されているＰ型領域１４０は、Ｎ型領域１３２により取り囲まれ、Ｎ型領域１３２は、構造体にあるＦＯＣを介してＰ型領域１２０に接続されているからである。Ｐ型領域１２０が正電荷により充電されるとき、Ｎ型領域１３２及びＰ型領域１４０により形成されたＰＮ接合の両端間の電圧降下は負であり、このＰＮ接合は逆バイアスをかけられる。さらに、Ｎ型領域１４６とＰ型領域１４０とにより形成されたＰＮ接合の両端間の電圧降下は、Ｃ_１が充電された後、負である。

さらに、当業者は、本発明におけるキャパシタが外部キャパシタに限定されることなく、例えば、ＭＩＳキャパシタを形成することにより、チップ内に実装される可能性もあることを容易に認識することができる。

前述のＫに関するＧ_１及びＧ_２の所要ゲート電圧とＰ型領域（並びに、Ｐ型領域１２２及び１２３）の正電圧とは、電極Ｋに関する正電源がデバイスの内部に実現される可能性があるということに起因して、外部制御信号を印加することにより容易に取得される可能性がある。図２１（ｂ）は、このことを概略的に示す。同図において、（Ｐ型領域１２１若しくは１２２若しくは１２３又はこれらに類似するこの他の領域を表す）Ｐ型領域１２０内に実装されたＮ型領域１３２の上にＰ型領域１４０が存在し、従来型の低電圧回路がＰ型領域１４０内に実装される可能性がある。この低電圧回路は、ワイヤを介して電源Ｋ及びＦと接続することにより実現される電源を有している。低電圧回路の出力端子は、Ｇ_１及びＧ_２に適用される可能性がある。この低電圧回路の別の使用は、デバイスのターンオン及び／又はターンオフを高速化するのを助けるため出力端子をＰ型領域１２０と接続することである。これらの出力端子の電圧は、入力端子Ｇ_ｃからの外部信号により制御される。

図２２に示されたデバイスのシミュレーション結果が以下の説明に与えられる。同図において、構造体は、図１４（ａ）に示された構造体であり、この構造体の下端は、図４（ｅ）に示されたアノード短絡を使用することにより実装される。相互に入り組んだレイアウトが適用され、各領域の不純物濃度［ｃｍ^−３］、幅［μｍ］及び厚さ［μｍ］は、以下に与えられる。領域１１０に対し、１×１０^１４、５７、３００であり、領域１０１に対し、３×１０^１８、４０、２であり、領域１０２に対し、１×１０^１９、１７、２であり、１２１領域に対し、５×１０^１６、２０、１０であり、領域１２２に対し、１×１０^１７、１７、１０であり、領域１２３に対し、５×１０^１７、１３、１０であり、領域１３０に対し、３×１０^１７、１０、２であり、領域１３１に対し、２×１０^１６、１０、７であり、領域１３２に対し、１×１０^１７、１５、４であり、領域２０１と領域２０２との間の距離は０．３であり、領域２６０の厚さは０．０３であり、領域３０１と領域３０２との間の距離は０．３であり、領域３６０の厚さは０．０３であり、両方のｎ型ＭＯＳの閾値電圧は３Ｖであり、領域１６２の下にある領域１１０と領域１３０との間の距離は５であり、領域１６２の厚さは０．０３であり、Ｇ_ＯＮにより制御されるｎ型ＭＯＳの閾値電圧は１．４Ｖである。ＳＲＨ、ＣＯＮＭＯＢ，ＦＬＤＭＯＢ、ＩＭＰＡＣＴ．Ｉのようなモデルがシミュレーションで使用され、２種類のキャリアの寿命は両方共に２００μｓに設定される。

図２３は、ＤＣ特性を示す。デバイスの電流密度Ｊ_ＡＫ＝２００Ａ／ｃｍ^２の下で、オン状態電圧は１．３５Ｖである。デバイスの破壊電圧は（アノード短絡が使用され、３つのゲートの電圧が電極Ｋの電圧に等しいという条件で）１３００Ｖである。

図２４は、ＴＭＡ−ＭＥＤＩＣＩパッケージを使用することによりシミュレーションされたスイッチング特性を示す。同図によれば、（電流が１０％から９０％まで上昇するため要する）ターンオン時間は０．４５μｓであり、（電流が９０％から１０％まで下降するため要する）ターンオフ時間は４μｓである。

ここで、簡便にするため、ｎ型ＭＯＳが図１８、１９、２０に示された構造体を置き換えるために電極ＡとＢとの間に追加される。デバイスをターンオンするために、Ｖ（Ｇ_ＯＮ）及びＶ（Ｇ_１）の値は、最初に、０．１μｓの間に０Ｖから１０Ｖまで直線的に同時に増加させられ、次に、２０μｓ後に、Ｖ（Ｇ_２）の値は、３μｓの間に０Ｖから１０Ｖまで直線的に増加させられる。ターンオフ過程中に、電極Ａ及び電極Ｂは、始めに０．１μｓの間に短絡させられ、同時に、Ｖ（Ｇ_ＯＮ）の値が０．１μｓの間に１０Ｖから０Ｖまで直線的に減少させられ、その後、１μｓの後、Ｖ（Ｇ_１）及びＶ（Ｇ_２）の値は、１０μｓの間に１０Ｖから０Ｖまで直線的に減少させられる。

前述のシミュレーション結果から、デバイスの性能は、（Ｉｎｆｉｎｅｏｎにより製造された、電流密度が６３Ａ／ｃｍ^２より小さく、かつ、オン状態電圧２．５Ｖの状態での）製品ＳＩＧＣ１５６Ｔ１２０Ｒ２Ｃより優良であり、本デバイスの電流密度は、同じオン状態電圧の状態より大きい。なお、ここで提供された設計は最適な設計でない。

電力デバイスに故障を引き起こす最も可能性の高い理由が電流集中効果であることを指摘することが重要である。図２３に示されたＤＣ特性から、本発明において提案されたデバイスに対し、いずれかの局所セル内のＶ_ＡＫ又はゲート電圧の増加がより大きい電流を引き起こすが、制御不能ではなく、Ｖ_ＡＫの電圧が高い場合であっても電気的破壊は起こらないことが理解される可能性がある。

前述のセルの構造体は、相互に入り組んだレイアウト以外のパターンを目的としてさらに設計される可能性がある。図２５（ａ）は、六角形セルのパターンを概略的に示し、表面に露出されたＮ型領域１１０は、大きいターンオン能力を獲得するためにセルのエッジに設計されている。図２５（ｂ）は、このようなセルの最密充填を概略的に示す。

Ｎ型領域は、上記説明では、電圧維持領域としての機能を果たすために使用されるが、Ｐ型領域は、電圧維持領域としてのＮ型領域を代用するために使用され得ることが明白である。この場合、前述のＮ型領域及びＰ型領域の全ては、相互に交換されるべきであり、電極Ａ及びＫも同様に交換されるべきである。

本発明の一部の例が以上に例示されている。請求項に規定されるような本発明の範囲に包含されるべき様々なその他のアプリケーションの例は、当業者に自明であることが理解されるべきである。

発明は、発明の具体的な実施形態に関連して記載され、例示されているが、発明がこれらの例示的な実施形態に限定されることは意図されていない。当業者は、変更及び変形が発明の趣旨から逸脱することなく行われる可能性があることを認めるであろう。本発明のアプリケーションの例を選択し説明する目的は、理論及び実用化のより優れた説明をより良くすることである。明らかに、以上に選択された例は、当業者が本発明を理解し、これによって、特殊な利用のための様々な変更を伴う様々なアプリケーションを設計することを可能にすることを目的とする。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］動作領域が半導体の第１の主表面と第２の主表面との間に位置し、第１の型からなるセル（複数）及び／又は第２の型からなるセル（複数）、又は、第３の型からなるセル（複数）を備える半導体デバイスであって、
前記第１の型からなる前記セルは、
主電圧維持領域としての機能を果たす第１の導電型からなる第１の半導体領域を備え、
第２の導電型からなる少なくとも第１の半導体領域が一方側で前記第２の主表面と接触させられ、反対側で第１の導電型からなる前記第１の半導体領域と接触させられ、
第１の導電型からなる前記第１の半導体領域は、前記第１の主表面の下に位置している第２の導電型からなる少なくとも第２の半導体領域に接触させられ、
第２の導電型からなる前記第２の半導体領域の内側で、第１の導電型からなる第２の半導体領域が形成され、第２の導電型からなる前記第２の半導体領域により取り囲まれ、第１の導電型からなる前記第２の半導体領域は、第１の制御型電流源の第１の端子と接続され、第２の制御型電流源の第１の端子が直接的に又は第１の導電型からなる別の第２の半導体領域を介して間接的に第２の導電型からなる前記第２の半導体領域に接続され、両方の前記制御型電流源の第２の端子が第１の電極である第１の導体と接続され、前記第１の制御型電流源は、第１の導電型からなる前記第１の半導体領域を流れる第１の型からなるキャリアの電流を制御し、前記第２の制御型電流源は、第１の導電型からなる前記第１の半導体領域を流れる第２の型からなるキャリアの電流を制御し、前記第１の電極を通る前記電流が２つ両方の電流源により制御され、
前記第２の主表面は、２つの接続方法：
第２の導体だけが第２の導電型からなる前記第１の半導体領域と接続され、前記第２の導体は第２の電極である第１の接続方法と、
前記第２の導体の他に、第１の導電型からなる前記第１の半導体領域と接続された第３の導体が存在する第２の接続方法と、
のうちのいずれかを有し、
前記第２の型からなる前記セルは、前記第１の型からなる前記セルの特徴だけでなく、第１の導電型からなる前記第１の半導体領域の一部が前記第１の主表面の一部に直接的に接触させられ、第１の絶縁体層が前記一部の箇所から前記第１の制御型電流源の前記第１の端子の箇所まで半導体表面を覆い、第１の導電型からなる前記第１の半導体領域と前記第１の制御型電流源の前記第１の端子との間の電流を制御するゲートとしての機能を果たす導体により覆われるという特徴も有し、
前記第３の型からなる前記セルは、前記第１の型からなる前記セルの特徴だけでなく、第２の絶縁体層が第２の導電型からなる第２の領域の一部分から接合エッジ終端領域としての機能を果たす第２の導電型からなる半導体領域の第１の側部まで前記第１の主表面を覆い、前記接合エッジ終端領域の第２の側部が非常に高い電圧が前記第１の電極と前記第２の電極との間に印加されている場合でさえ電界が存在しない第１の導電型からなる前記第１の半導体領域の箇所であり、導体がターンオフ・ゲートとしての機能を果たす前記第２の絶縁体層を覆い、低電圧回路が前記接合エッジ終端領域の前記第２の側部の外側に実装され、前記低電圧回路は、第１の出力端子が前記第２の電極と接続され、第２の出力端子が前記第３の導体と接続されている２つの出力端子を有し、前記低電圧回路は、第１の入力端子が前記接合エッジ終端領域の前記第２の側部に接続され、第２の入力端子が前記接合エッジ終端領域内の一部に接続されているが、前記第２の側部に近接し、前記第２の入力端子が前記低電圧回路の制御端子としての機能を果たしている２つの入力端子を有するという特徴も有している、
半導体デバイス。
［２］前記第３の導体は、前記第２の電極に直接的に接続されているが、前記低電圧回路の前記第２の出力端子に接続されていない、前記［１］に記載の半導体デバイス。
［３］前記第１の主表面までの第２の導電型からなる前記第２の半導体領域のエリアは、第１の導電型からなる前記第１の半導体領域により互いに分離された３つの小領域に分割され、各小領域は、第２の導電型からなる前記第２の半導体領域の各小領域及び前記第１の主表面により個別に取り囲まれている第１の導電型からなるこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに多量であり、第２の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに少量であり、
第３の小領域内の第２の導電型からなる前記第２の半導体領域は、前記第１の主表面上のフローティング・オーミック・コンタクトを使用することによりこの第２の導電型からなる第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域が前記第３の小領域の第１の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は、第１の導電型からなる少なくとも２つの金属・絶縁体・半導体・電界効果トランジスタＭＩＳを収容し、第１の導電型からなる前記２つのＭＩＳの２つのソース領域が前記第１の導体を介して第１の導電型からなる２つ両方のＭＩＳのソース・ボディ領域としての機能を果たす第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記２つのＭＩＳの２つのドレイン領域が前記第１の小領域及び前記第２の小領域の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各ＭＩＳのソース・ボディ領域をそれぞれ覆い、前記２つの絶縁体層が第１の導電型からなる前記２つのＭＩＳの２つの電流をそれぞれ制御する第１の導電型からなる前記２つのＭＩＳの２つのゲートとしての機能を果たす２つの導体により覆われている、前記［１］に記載の半導体デバイス。
［４］前記第１の主表面までの第２の導電型からなる前記第２の半導体領域のエリアが絶縁体で充填された複数のトレンチにより互いに分離された３つの小領域に分割され、各小領域は、第２の導電型からなる前記第２の半導体領域の各小領域及び前記第１の主表面により個別に取り囲まれたこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに多量であり、第２の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに少量であり、
第３の小領域内の第２の導電型からなる前記第２の半導体領域は、前記第１の主表面上のフローティング・オーミック・コンタクトを使用することによりこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域がこの第２の導電型からなる第３の半導体領域に固有の第１の導電型からなる第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は、第１の導電型からなる少なくとも２つのＭＩＳを収容し、第１の導電型からなる前記２つのＭＩＳの２つのソース領域が前記第１の導体を介して第１の導電型からなる２つ両方のＭＩＳのソース・ボディ領域としての機能を果たす第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記２つのＭＩＳの２つのドレイン領域は、前記第１の小領域及び前記第２の小領域の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各ｎ型ＭＩＳのソース・ボディ領域をそれぞれ覆い、前記２つの絶縁体層が第１の導電型からなる前記２つのＭＩＳの２つの電流をそれぞれ制御する第１の導電型からなる前記２つのＭＩＳの２つのゲートとしての機能を果たす２つの導体により覆われている、
前記［１］に記載の半導体デバイス。
［５］前記第１の主表面までの第２の導電型からなる前記第２の半導体領域のエリアが絶縁体で充填された複数のトレンチにより互いに分離された３つの小領域に部分的に分割され、各小領域は、第２の導電型からなる前記第２の半導体領域の各小領域及び前記第１の主表面により個別に取り囲まれたこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに多量であり、第２の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに少量であり、
第３の小領域内の第２の導電型からなる前記第２の半導体領域は、前記第１の主表面上のフローティング・オーミック・コンタクトを使用することによりこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域がこの第２の導電型からなる第３の半導体領域に固有の第１の導電型からなる第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は第１の導電型からなる少なくとも２つのＭＩＳを収容し、第１の導電型からなる前記２つのＭＩＳの２つのソース領域が前記第１の導体を介して第１の導電型からなる前記２つ両方のＭＩＳのソース・ボディ領域としての機能を果たす第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記２つのＭＩＳの２つのドレイン領域が前記第１の小領域及び前記第２の小領域の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び第１の導電型からなる各ＭＩＳのソース・ボディ領域をそれぞれ覆い、前記２つの絶縁体層は、第１の導電型からなる前記２つのＭＩＳの２つの電流をそれぞれ制御する第１の導電型からなる前記２つのＭＩＳの２つのゲートとしての機能を果たす２つの導体により覆われている、
前記［１］に記載の半導体デバイス。
［６］前記第１の主表面までの第２の導電型からなる前記第２の半導体領域のエリアが互いに接続された３つの小領域に分割され、各小領域は、第２の導電型からなる前記第２の半導体領域の各小領域及び前記第１の主表面により個別に取り囲まれたこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに多量であり、第２の小領域において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より遙かに少量であり、
第３の小領域内の第２の導電型からなる前記第２の半導体領域は、前記第１の主表面上のフローティング・オーミック・コンタクトを使用することによりこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域がこの第２の導電型からなる第３の半導体領域に固有の第１の導電型からなる第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は、第１の導電型からなる少なくとも２つのＭＩＳを収容し、第１の導電型からなる前記２つのＭＩＳの２つのソース領域が第１の導体を介して第１の導電型からなる２つ両方のＭＩＳのソース・ボディ領域としての機能も果たす第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記２つのＭＩＳの２つのドレイン領域が前記第１の小領域及び前記第２の小領域の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各ｎ型ＭＩＳのソース・ボディ領域をそれぞれ覆い、前記２つの絶縁体層は、第１の導電型からなる前記２つのＭＩＳの２つの電流をそれぞれ制御する第１の導電型からなる前記２つのＭＩＳの２つのゲートとしての機能を果たす２つの導体により覆われている、
前記［１］に記載の半導体デバイス。
［７］前記第２の小領域内の第１の導電型からなる前記第２の半導体領域は、導体を介して第１の導電型からなる前記第２の半導体領域内の第２の導電型からなる付加的な半導体領域と接続されている、前記［３］から［６］に記載の半導体デバイス。
［８］第１の導電型からなる第２の半導体領域が第２の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、両方の領域は、前記第１の主表面上のフローティング・オーミック・コンタクトを介して接続され、第２の導電型からなる第３の半導体領域が第１の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、第１の導電型からなる少なくとも２つのＭＩＳが第２の導電型からなる前記第３の半導体領域内に実装され、第２の導電型からなる前記第３の半導体領域及び前記第１の主表面により取り囲まれた第１の導電型からなる２つの半導体領域が前記２つのＭＩＳの２つのソース領域を形成するために設置され、前記２つのソース領域は、前記第１の主表面上の前記第１の電極としての機能を果たす導体を介して第２の導電型からなる前記第３の半導体領域と接続され、第２の導電型からなる前記第３の半導体領域及び前記第１の主表面により取り囲まれた第１の導電型からなる別の２つの半導体領域が前記２つのＭＩＳの２つのドレイン領域を形成するために設置され、前記ドレイン領域のうちの一方は、導体を介して第１の導電型からなる第２の半導体領域に接続され、第２の導電型からなるさらに別の半導体領域が前記２つのドレイン領域のうちのもう一方及び前記第１の主表面により取り囲まれ、第２の導電型からなるさらに別の半導体領域が第２の導電型からなる前記第２の半導体領域及び第１の導電型からなる前記第２の半導体領域の両方に接続され、
少なくとも２つの絶縁体層が前記第１の主表面を覆い、各絶縁体層は、ドレイン領域の一部分から始まり、ソース・ボディ領域としての第２の導電型からなる第３の半導体領域を介して、ソース領域の一部分で終わり、前記２つの絶縁体層が第１の導電型からなる前記２つのＭＩＳのゲートとしての機能を果たす導体により覆われ、第１の導電型からなる前記２つのＭＩＳを通る電流をそれぞれ制御する、
前記［１］に記載の半導体デバイス。
［９］前記２つの電流源は、他の領域と分離されている第２の導電型からなる第３の半導体領域内に実装されている、前記［１］に記載の半導体デバイス。
［１０］導体を介して前記第１の主表面の下に位置している第１の導電型からなる高濃度ドープされた第１の半導体領域に接続されている前記第２の型からなる前記セル内の前記ゲート）に印加される電圧を自動的に生成する方法である、前記［１］に記載の半導体デバイス。
［１１］第２の導電型からなるＭＩＳが前記第１の電極を通る電流をターンオフするのを促進するために形成され、
第２の導電型からなる第２の半導体領域の前記第２の小領域は、ソース領域としての機能を果たし、第１の導電型からなる前記第２の半導体領域は、基板領域としての機能を果たし、第２の導電型からなる前記第３の半導体領域は、第２の導電型からなる前記ＭＩＳのドレイン領域としての機能を果たし、
絶縁体が前記ソース領域の一部分から始めて、前記基板領域を介して、第２の導電型からなる前記ＭＩＳのドレイン領域の一部分で終わるまで前記第１の主表面を覆い、前記絶縁体は、第２の導電型からなる前記ＭＩＳのゲートとしての機能を果たす導体により覆われている、前記［３］又は前記［４］又は前記［５］又は前記［６］又は前記［９］又は前記［１０］に記載の半導体デバイス。
［１２］少なくとも２つの直列クランプダイオードが第２の導電型からなる前記第２の半導体領域と第２の導電型からなる前記第３の半導体領域との間に実装されている、前記［４］又は前記［５］又は前記［６］又は前記［８］又は前記［９］又は前記［１１］に記載の半導体デバイス。
［１３］第２の導電型からなる前記第２の半導体領域は、前記第１の主表面上のフローティング・オーミック・コンタクトを介して、この第２の導電型からなる前記第２の半導体領域の内側にある第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域が第１の導電型からなる前記第２の半導体領域の内側にあり、前記第１の制御型電極としての機能を果たす導体と接触させられ、
第１の導電型からなる第３の半導体領域が第２の導電型からなる前記第３の半導体領域及び前記第１の主表面により取り囲まれ、前記第１の制御型電極に関して電源の電極としての機能を果たす導体と接触させられ、
第２の導電型からなる第４の半導体領域が第１の導電型からなる前記第３の半導体領域により取り囲まれ、多量の不純物ドープ量を有する第１の導電型からなる前記第１の半導体領域の第１の主表面の下にある部分を覆う導体に接続されている導体と接触させられ、
キャパシタがこれの一方の端子で電源の前記電極に接続され、別の端子で前記第１の制御型電極に接続され、前記キャパシタは、第２の導電型からなる前記第３の半導体領域内に実装された低電圧回路の電源としての機能を果たし、
前記低電圧回路の少なくとも１つの入力端子が外部印加信号を受け取り、前記低電圧回路の複数の出力端子が前記２つの制御型電流源を制御するため印加される可能性があるか、及び／又は、第２の導電型からなる前記第２の半導体領域に接続される可能性があり、
前記キャパシタは、外部コンポーネントであるか、又は、前記半導体デバイスの前記チップ内に実装された金属・絶縁体・半導体キャパシタである、前記［１］に記載の半導体デバイス。
［１４］導体が前記第１の主表面上で前記接合エッジ終端領域の第２の側部に近接している前記接合エッジ終端領域の一部に接触させられ、前記導体は、第２の導電型からなる半導体領域により取り囲まれ、前記接合エッジ終端領域の前記第２の側部の外側に位置している第１の導電型からなる半導体領域と接触させられた前記第１の主表面上の別の導体に接続され、
キャパシタの端子が前記接合エッジ終端領域の外側に位置している第１の導電型からなるさらなる半導体領域に接続され、前記キャパシタの別の端子が前記接合エッジ終端領域の前記第２の側部の外側に位置している第２の導電型からなる前記半導体領域に接続され、
前記キャパシタは、前記接合エッジ終端領域の前記第２の側部の外側にある低電圧回路への電源としての機能を果たし、
前記キャパシタは、外部コンポーネント又は前記半導体デバイスの前記チップ内に実装された金属・絶縁体・半導体キャパシタである、
前記［１］に記載の半導体デバイス。
［１５］第１の導電型からなる半導体領域が第２の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、第１のダイオードを形成し、
第２の導電型からなる半導体領域が前記第１の主表面を除いて第１の導電型からなる半導体領域により取り囲まれ、第２のダイオードを形成し、
第２の導電型からなる前記半導体領域を取り囲む第１の導電型からなる前記半導体領域は、次に前記第１の主表面を除いて第２の導電型からなる半導体領域により取り囲まれ、第１の導体と接触させられ、
前記２つのダイオードは、前記第１のダイオードの第１の導電型からなる前記半導体領域を前記第２のダイオードの第２の導電型からなる前記半導体領域と接続する導体を介して直列接続されている、
前記［１２］に記載の半導体。

Claims (15)

1. 動作領域が半導体の第１の主表面と第２の主表面との間に位置し、第１の型からなる少なくとも１つのセル及び／又は第２の型からなる少なくとも１つのセル及び／又は第３の型からなる少なくとも１つのセルを備える半導体デバイスであって、
   前記第１の型からなる前記セルは、
   主電圧維持領域としての機能を果たす第１の導電型からなる第１の半導体領域を備え、
   第１の導電型からなる前記第１の半導体領域の一方の側部が第２の導電型からなる前記第１の半導体領域に接触させられ、
   第１の導電型からなる前記第１の半導体領域の別の側部が第２の導電型からなる第２の半導体領域の一方の側部に接触させられ、
   第２の導電型からなる前記第２の半導体領域のもう一方の側部が第１の導電型からなる第２の半導体領域に接触させられている少なくとも一部を有し、
   第１の導電型からなる前記第２の半導体領域は、第１の制御型電流源の第１の端子と接続され、第２の導電型からなる前記第２の半導体領域は、直接的に、又は、別の一部の内側にある第１の導電型からなる別の第２の半導体領域を介して間接的に、又は、第２の導電型からなる半導体領域を介して間接的に、第２の制御型電流源の第１の端子に接続されている前記別の一部を有し、
   両方の前記制御型電流源の第２の端子が第１の電極である第１の導体と接続され、
   前記第２の主表面は、２つの接続方法、即ち、
   第２の導体だけが第２の導電型からなる前記第１の半導体領域と接続され、前記第２の導体が第２の電極である第１の接続方法と、
   前記第２の導体の他に、第１の導電型からなる前記第１の半導体領域と接続されているベース電極である第３の導体が存在する第２の接続方法と、
   のうちのいずれかを有し、
   前記第１の制御型電流源は、第１の導電型からなる前記第１の半導体領域の中を流れる第１の型からなるキャリアの電流を制御し、前記第２の制御型電流源は、第１の導電型からなる前記第１の半導体領域の中を流れる第２の型からなるキャリアの電流を制御し、前記第１の電極を介して前記第２の電極に至る電流が前記電流源の両方により制御され、
   前記第２の型からなる前記セルは、前記第１の型からなる前記セルの特徴だけでなく、第１の導電型からなる前記第１の半導体領域の一部が前記第１の主表面の一部に直接的に接触させられ、第１の絶縁体層により覆われ、第１の絶縁体層は、第２の導電型からなる前記第２の半導体領域の箇所と、前記第１の主表面上の第１の導電型からなる前記第２の半導体領域の箇所とを覆い、前記第１の絶縁体層が導体により覆われ、前記第１の主表面に直接的に接触させられている第１の導電型からなる前記第１の半導体領域の前記一部及び第１の導電型からなる前記第２の半導体領域が第１の導電型からなる絶縁ゲート型電界効果トランジスタのドレイン領域及びソース領域としての機能をそれぞれ果たし、第２の導電型からなる前記第２の半導体領域は、ソース・ボディ領域としての機能を果たし、前記第１の絶縁体を覆う前記導体は、第１の導電型からなる前記絶縁ゲート型電界効果トランジスタのゲートとしての機能を果たし、前記ゲートに印加された信号が第１の導電型からなる前記絶縁ゲート型電界効果トランジスタの前記ドレインと前記ソースとの間の第１の導電型からなる電流を制御するという特徴も有し、
   前記絶縁ゲート型電界効果トランジスタはＩＧＦＥＴと称され、
   前記第３の型からなる前記セルは、前記第１の型からなる前記セルの特徴だけでなく、第２の導電型からなる前記第２の半導体領域の一方の側部が第２の絶縁体層により覆われ、第２の絶縁体層は、アクティブ領域のエッジの外側にある接合エッジ終端領域としての機能を果たす第２の導電型からなる半導体領域の一方の側部をさらに覆い、前記接合エッジ終端領域が第１の側部から始まり、第２の側部で終わり、前記第１の側部は、半導体デバイスの前記アクティブ領域の前記エッジにあり、前記第２の側部は、第１の導電型からなる前記第１の半導体領域の中性領域が前記第１の電極と前記第２の電極との間に印加された電圧の下で電界が存在しない前記第２の側部の外側の箇所にあるという特徴を有し、導体がターンオフ・ゲートとしての機能を果たす前記第２の絶縁体層を覆い、低電圧回路が前記接合エッジ終端領域の前記第２の側部の外側に実装され、前記低電圧回路は、第１の出力端子が前記第２の電極と接続され、第２の出力端子が前記ベース電極と接続されている２つの出力端子を有し、前記接合エッジ終端領域の外側にある前記低電圧回路は、第１の入力端子が前記中性領域に接続され、第２の入力端子が前記接合エッジ終端領域内の一部に接続されているが、前記第２の側部に近接し、前記第２の入力端子が前記低電圧回路の制御端子としての機能を果たしている２つの入力端子を有し、パルス信号が前記ターンオフ・ゲートに印加されたとき、前記低電圧回路の前記２つの出力端子の間を電圧降下が変動する状態で電流が前記２つの出力端子の間を流れることができ、第１の導電型からなる前記領域がＮ型領域であるとき、第１の型からなる前記キャリアは電子であり、第２の導電型からなる前記領域はＰ型領域であり、第２の型からなる前記キャリアは正孔であり、第１の導電型からなる前記領域がＰ型領域であるとき、第１の型からなる前記キャリアは正孔であり、第２の導電型からなる前記領域はＮ型領域であり、第２の型からなる前記キャリアは電子であるという特徴も有している、
   半導体デバイス。
2. 前記ベース電極は、前記第２の電極に接続されているが、前記低電圧回路の前記第２の出力端子に接続されていない、請求項１に記載の半導体デバイス。
3. 第２の導電型からなる前記第２の半導体領域は、第１の導電型からなる前記第１の半導体領域により互いに分離された３つの部分に分割され、各部分は、第２の導電型からなる前記第２の半導体領域の各部分及び前記第１の主表面により個別に取り囲まれている第１の導電型からなるこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より多量であり、第２の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より少量であり、第３の部分内の第２の導電型からなる前記第２の半導体領域は、導体を使用することによりこの第２の導電型からなる第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域が前記第３の部分の第１の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は、第１の導電型からなる少なくとも２つのＩＧＦＥＴを収容し、第１の導電型からなる前記ＩＧＦＥＴの全てのソース領域が前記第１の導体を介して第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの少なくとも２つのドレイン領域が前記第１の部分及び前記第２の部分の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各ＩＧＦＥＴのソース・ボディ領域をそれぞれ覆い、１つずつの前記絶縁体層が第１の導電型からなる１つずつの前記ＩＧＦＥＴのゲートとしての機能を果たす２つの導体により覆われ、前記ゲートは、２つの型からなる前記キャリアの前記制御型電流源としての機能を果たす第１の導電型からなる前記ＩＧＦＥＴの電流を制御する、請求項１に記載の半導体デバイス。
4. 第２の導電型からなる前記第２の半導体領域は、絶縁体で充填された複数のトレンチにより互いに分離された３つの部分に分割され、各部分は、第２の導電型からなる前記第２の半導体領域の各部分及び前記第１の主表面により個別に取り囲まれたこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より多量であり、第２の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の不純物ドープ量より少量であり、第３の部分内の第２の導電型からなる前記第２の半導体領域は、導体を使用することによりこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域がこの第２の導電型からなる第３の半導体領域に固有の第１の導電型からなる第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は、第１の導電型からなる少なくとも２つのＩＧＦＥＴを収容し、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの全てのソース領域が前記第１の導体を介して第１の導電型からなる２つの両方のＩＧＦＥＴのソース・ボディ領域としての機能を果たす第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの少なくとも２つのドレイン領域が前記第１の部分及び前記第２の部分の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各ＩＧＦＥＴのソース・ボディ領域をそれぞれ覆い、１つずつの前記絶縁体層が第１の導電型からなる１つずつの前記ＩＧＦＥＴのゲートとしての機能を果たす導体により覆われ、複数の前記ゲートは、２つの型からなる前記キャリアの前記制御型電流源としての機能を果たす第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの電流を制御する、請求項１に記載の半導体デバイス。
5. 第２の導電型からなる前記第２の半導体領域が３つの部分に分割され、各部分は、第２の導電型からなる前記第２の半導体領域の各部分及び前記第１の主表面により個別に取り囲まれたこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の第１の部分の不純物ドープ量より多量であり、第２の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の第２の部分の不純物ドープ量より少量であり、
   第３の部分内の第２の導電型からなる前記第２の半導体領域は、導体を使用することによりこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域がこの第２の導電型からなる第３の半導体領域に固有の第１の導電型からなる第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は第１の導電型からなる少なくとも２つのＩＧＦＥＴを収容し、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの全てのソース領域が前記第１の導体を介して第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの２つのドレイン領域が前記第１の部分及び前記第２の部分の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び第１の導電型からなる各ＩＧＦＥＴのソース・ボディ領域をそれぞれ覆い、１つずつの前記絶縁体層は、第１の導電型からなる１つずつの前記ＩＧＦＥＴのゲートとしての機能を果たす導体により覆われ、複数の前記ゲートは、２つの型からなる前記キャリアの前記制御型電流源としての機能を果たす第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの電流を制御し、
   第２の導電型からなる前記第２の半導体領域の前記３つの部分は、絶縁体で充填された複数のトレンチにより互いに分離されている、
   請求項１に記載の半導体デバイス。
6. 第２の導電型からなる前記第２の半導体領域が３つの部分に分割され、各部分は、第２の導電型からなる前記第２の半導体領域の各部分及び前記第１の主表面により個別に取り囲まれたこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域を有し、第１の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドーズ量が第２の導電型からなる前記第２の半導体領域の第１の部分の不純物ドープ量より多量であり、第２の部分において、第１の導電型からなる前記第２の半導体領域の不純物ドープ量が第２の導電型からなる前記第２の半導体領域の第２の部分の不純物ドープ量より少量であり、
   第３の部分内の第２の導電型からなる前記第２の半導体領域は、導体を使用することによりこの第２の導電型からなる前記第２の半導体領域に固有の第１の導電型からなる第２の半導体領域と接続され、第２の導電型からなる第３の半導体領域がこの第２の導電型からなる第３の半導体領域に固有の第１の導電型からなる第２の半導体領域及び前記第１の主表面により取り囲まれ、第２の導電型からなる前記第３の半導体領域は、第１の導電型からなる少なくとも２つのＩＧＦＥＴを収容し、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの全てのソース領域が第１の電極を介して第２の導電型からなる前記第３の半導体領域に接続され、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの少なくとも２つのドレイン領域が前記第１の部分及び前記第２の部分の第１の導電型からなる前記第２の半導体領域とそれぞれ接続され、少なくとも２つの絶縁体層が前記第１の主表面に形成され、各絶縁体層が各ドレイン領域の一部分、各ソース領域の一部分、及び各ＩＧＦＥＴのソース・ボディ領域をそれぞれ覆い、１つずつの前記絶縁体層は、第１の導電型からなる１つずつの前記ＩＧＦＥＴゲートとしての機能を果たす導体により覆われ、複数の前記ゲートは、２つの型からなる前記キャリアの前記制御電流源としての機能を果たす第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの電流を制御し、
   第２の導電型からなる前記第２の半導体領域の前記３つの部分は、互いに接続されている、
   請求項１に記載の半導体デバイス。
7. 前記第２の部分内の第１の導電型からなる前記第２の半導体領域は、導体を介して第１の導電型からなる前記第２の半導体領域内の第２の導電型からなる付加的な半導体領域と接続されている、請求項３から６に記載の半導体デバイス。
8. 前記第２の制御型電流源の前記第１の端子への第２の導電型からなる前記第２の半導体領域の前記別の部分の接続方法は、
   第１の導電型からなる第２の半導体領域が第２の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、両方の領域は、前記第１の主表面上の導体を介して接続され、第２の導電型からなる第３の半導体領域が第１の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、第１の導電型からなる少なくとも２つのＩＧＦＥＴが第２の導電型からなる前記第３の半導体領域内に実装され、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの全てのソース領域が、前記第１の主表面上の前記第１の電極としての機能を果たす導体を介して、第１の導電型からなる前記少なくとも２つのＩＧＦＥＴのソース・ボディ領域としての機能を果たす第２の導電型からなる前記第３の半導体領域と接続され、第２の導電型からなる半導体領域が第１の導電型からなる前記少なくとも２つのＩＧＦＥＴの２つのドレイン領域のうちの１つ及び前記第１の主表面により取り囲まれ、導体を介して第２の導電型からなる第２の半導体領域に接続され、少なくとも２つの絶縁体層が前記第１の主表面を覆い、各絶縁体層は、ドレイン領域の一部分から始まり、ソース・ボディ領域としての第２の導電型からなる第３の半導体領域を介して、ソース領域の一部分で終わり、１つずつの前記絶縁体層が第１の導電型からなる１つずつの前記ＩＧＦＥＴの各々のゲートとしての機能を果たす導体により覆われ、複数の前記ゲートは、２つの型からなる前記キャリアの前記制御型電流源としての機能を果たす第１の導電型からなる前記ＩＧＦＥＴを通る電流をそれぞれ制御する、
   請求項１に記載の半導体デバイス。
9. 前記２つの電流源は、他の領域と分離されている第２の導電型からなる第３の半導体領域内に実装されている、請求項１に記載の半導体デバイス。
10. 前記第２の型からなる前記セルの第１の導電型からなる前記ＩＧＦＥＴの前記ゲートは、導体を介して前記第１の主表面の下に位置している第１の導電型からなる高濃度ドープされた第１の半導体領域に接続されている、請求項１に記載の半導体デバイス。
11. ＩＧＦＥＴが第２の導電型からなる前記第２の半導体領域と第２の導電型からなる前記第３の半導体領域とを導通させるのを促進するために形成され、
    前記ＩＧＦＥＴは、第２の導電型からなる第２の半導体領域の前記第２の部分がソース領域としての機能を果たし、第１の導電型からなる前記第２の半導体領域が基板領域としての機能を果たし、第２の導電型からなる前記第３の半導体領域が前記ＩＧＦＥＴのドレイン領域としての機能を果たすものであるか、又は、
    前記ＩＧＦＥＴは、前記第３の部分内の第１の導電型からなる前記第２の半導体領域がドレイン領域としての機能を果たし、第２の導電型からなる前記第３の半導体領域が基板領域としての機能を果たし、第２の導電型からなる前記第３の半導体領域内に形成された第１の導電型からなる半導体領域が前記ＩＧＦＥＴのソース領域としての機能を果たすものであり、
    絶縁体が前記ソース領域の一部分から始めて、前記基板領域を介して、前記ＩＧＦＥＴのドレイン領域の一部分で終わるまで前記第１の主表面を覆い、前記絶縁体は、前記ＩＧＦＥＴのゲートとしての機能を果たす導体により覆われ、前記ゲートに印加される電圧が前記ＩＧＦＥＴの中を流れる電流を制御する、
    請求項３又は請求項４又は請求項５又は請求項６又は請求項１０に記載の半導体デバイス。
12. 少なくとも２つの直列クランプダイオードが第２の導電型からなる前記第２の半導体領域と第２の導電型からなる前記第３の半導体領域との間に実装されている、請求項４又は請求項５又は請求項６又は請求項８又は請求項９又は請求項１１に記載の半導体デバイス。
13. 前記第１の導電型からなる前記セルは、前記第１の主表面の下にある第１の導電型からなる前記第１の半導体領域と直接的に接触させられた第１の導電型からなる高濃度ドープされた半導体領域を有し、導体が第１の導電型からなる前記高濃度ドープされた半導体領域に形成され、第１の導電型からなる第２の半導体領域が第２の導電型からなる前記第２の半導体領域の内側にあり、両方の領域が導体を介して互いに接続され、第２の導電型からなる第３の半導体領域が第１の導電型からなる前記第２の半導体領域の内側にあり、
    第１の導電型からなる第３の半導体領域が第２の導電型からなる前記第３の半導体領域及び前記第１の主表面により取り囲まれ、
    第２の導電型からなる第４の半導体領域が第１の導電型からなる前記第３の半導体領域により取り囲まれ、前記第４の半導体領域が第１の導電型からなる前記高濃度ドープされた半導体領域に形成された導体に接続されている導体と接触させられ、
    導体が第１の導電型からなる前記第３の半導体領域と直接的に接触させられ、キャパシタの一方の端子が第１の導電型からなる前記第３の半導体領域と直接的に接触させられている前記導体と接続され、前記キャパシタのもう一方の端子が前記第１の電極と接続され、前記キャパシタは、第２の導電型からなる前記第３の半導体領域内に実装された低電圧回路の電源としての機能を果たし、前記低電圧回路の少なくとも１つの入力端子が外部印加信号を受け取り、前記低電圧回路の複数の出力端子が前記２つの制御型電流源を制御するため印加される可能性があるか、及び／又は、第２の導電型からなる前記第２の半導体領域に接続される可能性がある、
    請求項１に記載の半導体デバイス。
14. 導体が前記第１の主表面上で前記接合エッジ終端領域の第２の側部に近接している前記接合エッジ終端領域の一部に接触させられ、前記導体は、第２の導電型からなる半導体領域及び前記第１の主表面により取り囲まれ、前記接合エッジ終端領域の前記第２の側部の外側に位置している第１の導電型からなる半導体領域に接続され、キャパシタの端子が前記接合エッジ終端領域の外側に位置している第２の導電型からなる前記半導体領域に接続され、前記キャパシタの別の端子が前記接合エッジ終端領域の前記第２の側部の外側に位置している第１の導電型からなる前記半導体領域に接続され、
    前記キャパシタは、前記接合エッジ終端領域の前記第２の側部の外側にある低電圧回路への電源としての機能を果たしている、
    請求項１に記載の半導体デバイス。
15. 第１の導電型からなる半導体領域が第２の導電型からなる前記第２の半導体領域及び前記第１の主表面により取り囲まれ、第１のダイオードを形成し、第２の導電型からなる半導体領域が第１の導電型からなる半導体領域及び第２の導電型からなる前記第３の半導体領域内の前記第１の主表面により取り囲まれ、第２のダイオードを形成し、前記第２のダイオードの第１の導電型からなる前記半導体領域は、導体を使用することにより第２の導電型からなる前記第３の半導体領域と接続され、前記第１のダイオードの第１の導電型からなる前記半導体領域は、前記第２のダイオードの第２の導電型からなる前記半導体領域と接続されている、
    請求項１２に記載の半導体デバイス。

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