CN1050226C - 半导体器件 - Google Patents

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Abstract

本发明为一种复合半导体装置，包括串联在一起的一个MIS场效应管和一个可控硅，这里，或者把MIS场效应管的p基极层和可控硅p基极层之间的可承受电压设置成低于该MIS场效应管的可承受电压，在MIS场效应管的p基极层和可控硅p基极层通过-p通道连接的条件下使该MIS场效应管“断掉”，或者减小该可控硅p基极层的侧向电阻，从而扩展了该复合半导体装置的安全操作区间。

Description

本发明涉及一种由MIS栅控制通断并具有很宽的安全工作区间的复合半导体器件及其驱动方法，以及利用这种复合半导体器件及其驱动方法的电源转换装置。
因为需要具有更高性能的包括一个转换器的电源转换装置，所以希望开发出具有更高的切换速度、更低电能损耗和承载大电流能力的半导体开关器件。作为满足上述要求的这类半导体开关部件之一，一种由MIS栅控制其中的可控硅(MIS控制可控硅)的元件近来引起了人们的注意。这是因为这种MIS控制可控硅所能实观的接通电压低于IGBT(绝缘栅双极晶体管)，后者是一个通过MIS栅控制一个双极晶体管的元件，从而减小了通电期间的电阻损失，并适用于作为需要有高承载电压的元件。MIS控制可控硅中一个MIS场效应管与一个可控硅串联，于是可控硅的电流通路连接与断开均由MIS场效应管的通断来切换。这个MIS控制的可控硅不易使电流集中于一个元件，由于串联连接的MIS场效应管的限制电流功能使其适合于增大电流承载能力，即使这些元件集成且并行操作也能做到这一点。在例如N.岩村等的文章“EST的短路SOA研究(1993电源半导体器件及集成电路国际会议文集，71-76页，东京)以及JP-A-4-196359(1992)(它对应于美国专利5,357,120号)中报告过这种元件。
图5显示的是传统的MIS控制可控硅的一个实例的截面结构。在这个瞬动(instant)半导体器件中，在一个n-1基片(n-1层)1的背面形成一个p+层2。通过低电阻触点在p+层2上提供了一个集电极(c)3。在n-1基片1的前表面形成一个由栅电极5和绝缘膜6组成的绝缘栅G1以及由栅电极7和绝缘膜8组成的绝缘栅G2。一个n+1层11和n+2层12达到绝缘栅G1的底部，形成于n-1基片1的主前表面上并彼此相对，使绝缘栅G1位于二者之间。再有，一个n+3层13达到绝缘栅G2的底部，形成于n-1基片1的主前表面，而且相对于绝缘栅G2而言处于与n+2层12相对的一侧。有一个P1层14围绕n+1层11和n+2层12。类似地，有一P2层15围绕n+3层13。通过低电阻触点在n+1层11上提供了一个P2层15。通过低电阻触点在n+2层12和P1层14上形成发射极(E)9。通过低电阻触点在n+3层13上提供电极10。通过低电阻导线电极连接绝缘栅G1和G2的电极。再有，电极4和10多由分开的低电阻导电电极连接。
图6给出前面解释的复合半导体器件的等效电路。这个瞬动装置包含由pnp晶体管(Q1)(由p+层2、n-1层1和P2层15确定)及npn晶体管(Q2)(由n-1层1、P2层15和n+3层13确定)构成的可控硅Th1。可控硅Th1通过电极10、导线电极、电极4、绝缘栅G1以及由n+1层11、P1层14和n+2层12确定的n通道MIS场效应管(M2)，实现与发射极(E)9的连接。再有，由n+3层13、P2层15和n-1层1确定的n通道MIS场效应管(M1)的源极和漏极分别与npn晶体管Q2的发射极和集电极相连。再有，在P1层14和P2层15之间提供了一个由P1层14、n-1层1和P2层15确定的P通道MIS场效应管(M3)。
该瞬动器件的操作原理可参考图5和图6来加以解释。对于第一次，为了连通该瞬动器件，一个相对于发射极E为正的电压加到集电极C和栅电极G上。从而在绝缘栅G1和G2下面的P1层14和P2层15二者的前表面上分别形成了n转换层，并且n通道MIS场效应管M1和M2被接通。通过被接通的n通道MIS场效应管M1和M2，发射极E和n-1层1被连接，于是电子被注入n-1层1。通过电子注入，使n-1层1的电位下降，正空穴从p+层2注入到n-1层1，从而接通pnp晶体管Q1。被注入的空穴通过n-1层1扩散，并被注入到P2层15，作为npn晶体管Q2的基层以接通Q2。结果，可控硅Th1被接通，使该瞬动半导体器件进入导电状态。再有，通过可控硅Th1流动的电流受到串联的n通道MIS场效应管M2的限制电流作用。另一方面，当断掉该瞬动装置时，栅电极G偏移到相对于发射极E为相同或为负的电位。从而使n通道MIS场效应管M1和M2被断掉，向n-1层1的电子注入被中断，这样pnp晶体管Q1和npn晶体管Q2被断掉，使瞬动半导体器件进入非导电状态。
在该瞬动半导体器件中，除了从p+层2的正空穴注入外，还由于可控硅的作用使电子从n+3层13注入到n-1层1，所以产生了比IGBT要强的由n-1层1实现的导电率调制，这样便实现了低电压接通。再有，与IGBT中的方式相同，通过对绝缘栅加电压和去掉电压，能使接通和断掉生效，所以也具有传统的IGBT的类似优点，即栅电路被大大简化。
本发明的发明者们注意到一个问题，即在上文解释的复合半导体器件中一个可控硅和一个MIS场效应管串联，其安全操作范围与IGBT的安全操作区间相比则特别窄。
本发明的一个目的是要提供一种MIS控制型可控硅，它具有宽的安全工作区间，而同时又具有一个可控允许在低电压下接通的优点。
再有，本发明的发明者们发现，安全操作区间窄的原因之一是由于对串联到可控硅上的MIS场效应管所加电压过度。在下文中将参考图6所示等效电路来解释这一现象。
加到直接与可控硅Th1串联的MIS场效应管(M2)上的电压VM2是从集电极一发射极电压中减去加到可控硅Th1上的电压得到的，即VM2＝VCE-VTh1。当在接通状态增大集电极—发射极电压VCE时，由于n通道MIS场效应管M2的限制电流作用使集电极电流饱和并保持在一个基本不变值，所以可控硅电压VTh1也可认为基本上为一常数值。在这种情况下，当集电极—发射极电压VCE增大时，电压VM2类似地增大。当集电极—发射极电压进一步增大时，电压VM2超过了n道MIS场效应管M2的漏极和源极之间的可承受电压VBM2，于是一个雪崩电流向n通道MIS场效应管M2以增大集电极电流IC。由于这一原因，在集电极—发射极电压VCE之值大的区间里，n通道MIS场效应管M2的限制电流作用消失了，于是一个过度电流流经半导体器件，从而可能会使它毁掉。所以，它的安全操作区间变窄了。
根据上面提到观察结果，本发明的主要特点如下：
特点之一是降低了p沟道MIS场效应管M3的源极与漏极之间的可承受电压，使其低于可承受电压VBM2。于是得到了可与IGBT相比的安全操作区间。从图6的等效电路可以看出，电压VM2是从加到p通道MIS场效应管M3上的电压VM3减去npn晶体管Q2的基极—发射极电压VBEQ2得到的，即VM2＝VM3-VBEQ2。因为基极—发射极电压VBEQ2基本上为常数值，所以当由于集电极—发射极电压VCE增大而使电压VM2增大时，电压VM3便增大了。当电压VM3增大到源极—漏极可承受电压VBM3时，一个泄漏电流流过p通道MIS场效应管M3，于是防止了电压VM3的增大，所以电压VM2的最大值VM2max是从源极—漏极可承受电压VBM3减去基极—发射极电压VBEQ2来确定的，即VM2max＝VBM3-VBEQ2。由于这一原因，如果源极—漏极可承受电压VBM3被降低到源极—漏极可承受电压VBM2以下，那么电压VM2也降低到电压VBM2以下。所以，n通道MIS场效应管的限制电流作用被防止了，于是得到了可与IGBT相比的安全操作区间。
本发明的另一个特点是在“断掉”(“turn off”)MIS场效应管的操作过程中，在“断掉”MIS场效应管之前使可控硅的阴极一侧基极层与发射极短路。从而压制了可控硅P基极层(P2)的电位升高，同时也压制了MIS场效应管的漏极电位VD的升高。于是，防止了在MIS场效应管的源极和漏极之间加上过度电压，所以防止了限制电流作用，于是扩展了它的安全操作区间。
再有，本发明的发明者们发现了使半导体器件安全操作区间变窄的另一个原因。换句话说，本发明的发明者发现，在“断掉”期间由于正空穴流沿侧向方向流经可控硅的p基极层而引起的电压降增大时，由P基极层(p2)和n发射极层构成的pn结的一部分超过了它的可承受电压，从而使“断掉”操作失掉。
根据上述观察结果，本发明的主要特点之一是设计出的半导体装置满足下列条件
Ps＜VB/(J×Lo×LP)
这里，
J：沿侧向流经可控硅P基极层的平均电流密度，
Lp：沿电流方向p基极层长度，
Lo：沿电流方向n型基片长度，
Ps：P基极层的平均薄片电阻，
VB：由可控硅的n发射极层和p基极层在门下形成的pn结的可承受电压。于是没有超过可承受电压的电压加到可控硅的pn结上，因此便扩展了它的安全操作区间。
当阅读下文的描述时，本发明的其他特点和优点便清楚了。
图1给出根据本发明的一个实施例的截面图和表面结构；
图2是图1所示实施例中可控硅部分的放大图；
图3给出当使用杂质密度作为一个参数时一个复合半导体器件的尺寸与片电阻之间的关系；
图4给出当使用结深度(junction depth)作为一个参数时一个复合半导体器件的尺寸与片电阻之间的关系；
图5是一个传统的MIS控制可控硅一例的截面结构；
图6是图5所示传统的MIS控制可控硅的等效电路；
图7给出根据本发明的另一实施例的截面图和表面结构；
图8给出根据本发明的又一个实施例的截面图和表面结构。该实施例中在一个可控硅和一个MIS场效应管之间有一个P型半导体层；
图9给出根据本发明的又一个实施例的截面图和表面结构。该实施例中在一个可控硅和一个MIS场效应管之间有一个n型半导体层；
图10给出根据本发明的又一个实施例的截面图和表面结构。该实施例中在一个可控硅和一个MIS场效应管之间有一个与发射极接触的P型半导体层；
图11给出根据本发明的又一个实施例的截面图和表面结构。该实施例中在一个MIS场效应管部分中提供了一个具有低杂质密度的n型半导体层；
图12给出根据本发明的又一个实施例的截面图和表面结构。该实施例中只在一个MIS场效应管部分的一个门下面提供了一个具有低杂质密度的n型半导体层；
图13给出根据本发明的又一个实施例的截面结构。该实施例中在一个MIS场效应管部分中提供了一个有低杂质密度的p型半导体层；
图14给出根据本发明的又一个实施例的截面结构。该实施例中在可控硅的p基极层和发射极之间连接一个齐纳二极管；
图15给出根据本发明的又一实施例的截面图和表面结构。该实施例中在一个可控硅和一个MIS场效应管之间有一个P型半导体层，从而与二者接触；
图16给出根据本发明的一个复合半导体器件的截面图和表面结构，该装置由一组图1所示单元部件集成而成；
图17A和17B给出根据本发明的一个MIS控制可控硅的截面透视图以及加到根据本发明的MIS控制可控硅的栅驱动信号；
图18是图17A所示MIS控制可控硅的等效电路；
图19给出两个栅信号和一个MIS场效应管的漏极电压之间的时间延迟；
图20给出根据本发明的又一实施例的截面结构。该实施例中一个电阻与两个栅的每一个相连。
图21给出根据本发明的又一个实施例的截面结构。该实施例中两个栅之一通过一个电阻与另一个栅相连；
图22A和图22B给出根据本发明的一个栅驱动电路以及由它驱动的一个MIS控制可控硅的截面结构；
图23给出一个实施例的截面透视图，该实施例中将本发明应用于另一类MIS控制的可控硅；
图24是图23所示实施例的等效电路；
图25是另一个实施例的截面透视图，在该实施例中将本发明应用于另一类MIS控制的可控硅；
图26是图25所示实施例的等效电路；
图27是又一个实施例的截面图，在该实施例中将本发明应用于另一类MIS控制的可控硅；
图28是又一个实施例的截面图，在该实施例中将本发明应用于另一类MIS控制的可控硅；
图29是一个MIS控制的可控硅的实施例的截面透视图，这个MIS控制的可控硅满足公式(5)(将在下文中解释)中定义的尺寸关系；
图30给出电源转换装置一例，它应用了根据本发明的复合半导体器件。
下面将参考图1来描述本发明的一个实施例。在由图1给出其截面结构和表面结构的一个半导体器件中，在一个n-1基片(n-1层)1的背面形成一个p+层。通过一个低电阻触点在该p+层2上提供了一个集电极(c)。在n-1基片1的前表面上形成了由栅电极5和绝缘膜6组成的绝缘栅G1以及由栅电极7和绝缘膜8组成的绝缘栅G2。在n-1基片的主前表面上形成n+1层11和n+2层12，它们达到绝缘栅G1的底部，而且彼此相对，并把绝缘栅G1置于它们之间。再有，在n-1基片1的主前表面形成一个达到绝缘栅G2底部的n+3层，它相对于绝缘栅G2处在n+2层的另一侧。还提供有一个p1层，从而围绕n+1层11和n+2层12。类似地提供了p2层15，从而围绕n+3层13。在本实施例中，p1层14和p2层15是这样沉积的，使得每个层包括至少两个区域，在这些区域中这两层之间的间距是不同的。在n+1层11上通过一个低电阻触点提供了一个电极4。在n+2层12和p1层14上通过一个低电阻触点形成一个发射极(E)9。在n+3层13上通过一个低电阻触点提供一个电极10。通过一个低电阻导线电极将绝缘栅G1和G2的电极相连。再有，电极4和10由一单独的低电阻导线电极实现类似的连接。
该实施例的半导体器件的等效电路和操作原理与结合图5所解释的传统实例完全相同。除此之外，在该半导体器件中存在两个区域，一个的p1层14和p2层15之间间距(L)宽，而另一个的p1层14和p2层15之间间距(LS)窄。当使用绝缘栅G2作为掩膜(mask)通过一种“栅自对齐(gate self aligning)”方法来形成p1层14和p2层15时，便能够提供这样两个区域，即其中一个的p1层14和p2层15之间间距宽，而另一个的p1层14和p2层15之间的间距窄。
p通道MIS场效应管M3的源极—漏极可承受电压VBM3由处于p1层14和p2层15之间窄的部分LS中的n-1层1被耗尽和穿通时的电压确定。所以，如果LS部分变窄并且使源极—漏极可承受电压VBM3降低到低于源极—漏极可承受电压VBM2，便不会在n通道MIS场效应管M2上加上过度电压，从而得到宽的安全操作区间。再有，因为提供了一个区域具有宽的p1层14和p2层15之间间距L，使得对n-1层1的电子注入不受到干扰。结果，一方面保持了具有浮电位p基极层的可控硅所具有的易于接通操作和低电阻损耗的优点，同时又具有宽的安全操作区间。再有，在本实施例中最好确定宽度L低于60μm，宽度LS低于30μm。
再有，在本实施例中，p1层14和p2层15之间的窄部分是通过使p1层14和p2层15彼此靠近来实现的。然而，当如同图7所示的另一实施例中那样只改变p1层14的宽度，则该可控硅的形状便统一化了，于是几乎不会引起电流集中。由于这一理由，图7的实施例能比图1中的实施例控制更大的电流。
现在来解释图1实施例中的可控硅部分。图2是图1中的p2层15和n+3层13区域的放大图。在图中以重迭方式加上了该区域的等效电路。D1是在可控硅区域的中心部分由p2层15和n+3层13构成的一个二极管，D2是在该可控硅区域末端在绝缘栅G2下方由P2层15和n+3层13构成的一个二极管。再有，图中同时绘出了在断掉过程中正空穴电流流动的通路。如图中所示，在断掉过程中，下式所示电压Vp加到以相反方向连接的二极管D1和D2上：
Vp＝R2×Ip   --(1)
所以，二极管D1向着向前的方向偏移，而二极管D2向相反方向偏移。在这时只有一点点电流流过电阻R3，所以该电阻R3上的电压降可以忽略。再有，加到二极管D1上的电压小，约为0.7V。因此，电压Vp的主要部分以相反方向加到二极管D2上。当反向偏移电压超过二极管D2的反方向可承受电压时，便在该二极管中引起雪崩，便可控硅接通，于是使可控硅的“断掉”操作被中止。
在图1所示实施例中，在p2层15和n+3层13的中央部分，在门G2下面，形成的pn结的结构可承受电压表示为VB，该结可承受电压之值随着结的结构而改变。换句话说，由于n+3层13的杂质密度通常比p2层15的杂质密度高，而且p2层15的杂质密度与n+3层13的杂质密度相比是较低的，在二极管D2部分的pn结可以作为n+p单侧跃变结对待。于是，如下等式成立：
VB＝VBO·(η2+2.14η6/7-(η3+3η13/7)2/3)    …(2)
n＝Xi/Wm
这里，Xi是n+3的结深度，Wm和VBO分别为耗尽层的宽度和反向可承受电压，这里假定n+p单侧跃变结处于如下状态：在深度Xi的n+3层13杂质密度与p2层15的杂质密度相等，还进一步假定Xi＝∝(见S.M.Sze的“半导体器件物理学”第二版，John Wiley x Sons出版社，1981，第108页)。
如结合图2所作解释那样，由p2层15的侧向电阻及流过该电阻的正空穴电流IP引起电压降VP。当反向可承受电压VB小于该电压降VP时，便永远不会发生“断掉”失败的问题。换句话说，在这种条件下，
R2×IP＜VB…(3)
当再假定p2层15上的可控硅基极片电阻为ρ3，半导体装置在接通状态下的电流密度为J，如图1所示半导体装置单元元件长度为LO，可控硅区域处在MIS场效应管和可控硅间距为Ls的那一部分的侧向长度为Lp，于是如下公式成立：
R2＝ρs(LP/W)
IP≤J×Lo×W  …(4)
当假定公式(4)中的IP达到极大值时，公式(3)可重写为：
ρs＜VB/(J×Lo×LP)  …(5)
因此，即使当各个pn层的结构和电极的组成与传统器件的完全相同，如果能满足由公式(5)定义的条件，那么在由n发射极层(即n+3层13)和p基极层(即p2层15)所构成的pn结上的反向可承受电压超过pn结之间电位差VP(在半导体器件被断掉过程中通过p基极层的电流引起的电压降造成的)，所以不会发生“断掉”失败的问题，从而能实现半导体器件的切换。
作为一个典型实例，在图3中给出了当公式(5)表示为等式时的关系，这里的条件是Xj＝1μm，并使用n+3层在深度Xj处的杂质密质NX作为参数。再有，在图4中给出了当公式(5)表示为等式时的另一个关系，这里的条件是NXi＝1×1017cm-3，并使用n+3层中的深度Xi作为参数。这两张图中，各直线的较低一侧满足由公式(5)表示的关系。满足上述条件的一例是：ρs＜10,000(Ω/口)，这里J＝50A/cm2，Lo＝60μm，LP＝35μm，Xi＝1μm，NXi＝1×1017cm-3。在这种情况下，例如当假定本半导体器件应用于一个转换器电路，并假定由于诸如电源电压跳升引起控制电流的增大量小于100A/cm2，则可以确定ρs＝5000(Ω/口)。
再有，在MIS场效应管和可控硅间距为L的部分，换句话说，也就是在可控硅区域侧向长度为LP′，即宽度为W′的部分，最好能满足由公式(5)定义的关系。
参考图8来解释本发明的另一个实施例。在由图8显示其截面结构和表面结构的半导体装置中，在n-1基片1的背面形成一个p+层2。通过低电阻触点在p+层2上提供一个集电极(c)3。在n-1基片1的前表面形成由栅电极5和绝缘膜6构成的绝缘栅G1以及由栅电极7和绝缘膜8构成的绝缘栅G2。在n-1基片1的主前表面上形成n+1层11和n+2层12，它们达到绝缘栅G1的底部，二者彼此相对，并把绝缘栅G1置于中间。再有，在n-1基片主前表面上形成n+3层13，它达到绝缘栅G2底部，且相对于绝缘栅G2处在n+2层12的相对一侧。提供了一个p1层14，从而围绕n+1层11和n+2层12。类似地提供了P2层15，从而围绕n+3层13。至少在p1层14和p2层15之间主表面的一部分上提供了p3层16，从而使在p1层14和p2层15之间主表面上至少有一部分受到限制。通过一个低电阻触点，在n+1层11上形成电极4。通过一个低电阻触点，在n+2层12和p1层14上形成发射极(E)9。通过一个低电阻触点，在n+3层13上提供一个电极10。通过一个低电阻导线电极将绝缘栅G1和G2的电极相连。再有，电极4和10也类似地由一个单独的低电阻导线电极连接。
本半导体装置的等效电路与图6所示等效电路的区别在于：由p1层14、n-1层1和P3层16确定的一个P通道MIS场效应管M4与由p3层16、n-1层1和p2层15确定的一个p通道MIS场效应管M5串联，而这个串联又与p通道MIS场效应管M3并联。本实施例的操作原理与图5所示传统装置的操作原理完全相同。本半导体器件的源极—漏极可承受电压VBM3由两个电压之和确定，这两个电压是对应于p1层14和p3层16之间宽度LS1的部分被耗尽时的电压以及对应于p3层16和p2层15之间宽度LS2的部分被耗尽时的电压。所以，如果充分地减小宽度LS1和LS2，则源极—漏极可承受电压能被降到低于源极—漏极可承受电压VBM2。于是，在与图1所示实施例相似的本实施例中，不会在n通道MIS场效应管M2上加上过度电压，因而得到了宽的安全操作区间。再有，因为在p1层14和p2层15之间存在宽间距L部分，所以向n-1层1的注入不受干扰。结果，一方面保持了具有浮动电位p基极层的可控硅的固有优点，即“接通”(“turn on”)操作容易和电阻损耗低，同时还得到了宽的安全操作区间。再有，在本实施例中，在“接通”状态当电流仍未饱和时p3层16仍处于浮动电位。由于这一原因，与图1所示实施例相比，与图1所示实施例相比，从p1层15中抽取空穴便受到了限制，所以在n-1层1中的正空穴密度增大，从而进一步减小了电阻损耗。
本发明的又一实施例示于图9。在这个半导体器件中，代替图8所示半导体器件中的p3层16提供了一个其载流子密度低于n-1层1中载流子密度的n-2层21。由于提供了n-2层21，使得为耗尽p1层14和p2层15之间的n层所需电压降低了，从而使源极—漏极承受电压VBM3能够减小到源极—漏极电压VBM2以下。由于这一原因，得到的好处实质上与图8所示实施例的好处相同。所形成的n-2层21穿过p1层14和p2层15，结果，用于耗尽的电压进一步减小。
本发明的又一实施例示于图10。在由图10显示其截面结构和表面地构的本半导体器件中提供了一个电极23，它通过低阻触点与浮动电位的p3层16相连(如结合图8所解释的那样)，还通过一低电阻导线与发射极E相连。在本半导体器件中，源极—漏极可承受电压VBM3决定于对应p3层16和p3层15之间宽度LS2的n-1层1部分被耗尽时的电压。所以，如果减小宽度LS2，源极—漏极可承受电压VBM3便能减小到小于源极—漏极可承受电压VBM2。所以在本实施例中与图1所示实施例相似，不会有过度电压加到n通道MIS场效应管M2上，从而得到了宽的安全操作电压。再有，因为提供了一个区域，那时p1层14和p2层15之间的间距宽，从而不会干扰向n-1层1的电子注入。结果，一方面保持了具有浮动电位p基极层的可控硅的固有优点，即“接通”操作容易和电阻损耗低，同时还得到了宽的安全操作区间。
图11给出本发明的又一实施例。该半导体器件与图5所示传统实例的区别在于：在作为漏极层的n+1层11和p1层14之间提供了一个n+1层11。从而使源极—漏极可承受电压VBM2增大并超过源极—漏极可承受电压VBM3。再有，因为没有改变p通道MIS场效应管M3的通道长度L，所以向n-1层1的电子注入没有受到干扰。结果，一方面保持了具有浮动电位p基极层的可控硅的固有优点，即“接通”操作容易和电阻损耗低，同时还得到了宽的安全操作区间。
图12给出本发明的又一实施例。该半导体器件与图11实施例的区别在于只在MIS场效应管栅的下方提供n-2层21。在该实施例中，源极—漏极可承受电压VBM2也类似地增大并超过源极—漏极可承受电压VBM3。所以也类似地得到了图11实施例所得到的同样优点。
图13给出本发明的又一个实施例。该半导体器件与图11实施例的区别在于提供了一个p层22代替n-2层21，该p层22的载流子密度低于p1层14中的载流子密度。在本实施例中，源极—漏极可承受电压VBM2同样地增大并超过源极—漏极可承受电压VBM3。所以也类似地得到了图11实施例所得到的优点。
图14给出本发明的又一个实施例。该半导体器件与图5所示传统实例的区别在于：在可控硅p极层中提供了一个其齐纳电压低于源极—漏极可承受电压的齐纳二极管D20，它介于可控硅p基极层和发射极之间，而方向指向阴极。所以，在该半导体器件中，源极—漏极可承受电压可认为等于齐纳电压，于是没有超过源极—漏极可承受电压VBM2的电压加到n通道MIS场效应管M2上。再有，因为p通道MIS场效应管M3的通道长度L没有改变，所以向n-1层1的电子注入不受干扰。结果，一方面保持了具有浮动电位p基极层的可控硅所固有的优点，即“接通”操作容易和电阻损耗低，同时还得到了宽的安全操作区间。作为举例，可以在一般利用多晶体硅形成绝缘栅G2的同时，集成地构成齐纳二极管。
图15给出本发明的又一个实施例。该半导体器件与图5所示传统装置的区别在于：至少在可控硅p基极层和p1层14之间的一部分中提供一个具有低载流子密度的p-层24，其构成方式是使p-层24分别与可控硅p基极层和p1层14接触，并暴露于主表面上。p-层24的片载流子密度确定在一个最小值，它可以避免p-层24在整个操作状态完全耗尽，作为典型值之一，最好是小于1×1013cm-2。在本半导体器件中，因为可控硅p基极层和发射极通过p-层24连接，所以可控硅p基极层的电位被降低了，这等效于减小了源极—漏极可承受电压VBM3。所以，即使降低了源极—漏极可承受电压VBM2，也几乎不会加上大于可承受电压VBM2的电压，从而扩展了安全操作区间。在这种情况下，尽管通过一个低载流子密度的p型层把可控硅p基极层与发射极短路，但p型层的电阻高，因而在p极层和发射极之间的电阻保持在高水平。换句话说，p基极层基本上保持在浮动状态。结果，一方面保持了具有浮动电位p基极层的可控硅所固有的优点，即“接通”操作容易和电阻损耗低，同时还得了宽的安全操作区间。
图16给出的实施例中将多个如图1所示实施例中的半导体元件集成在一起，图中给出该半导体器件的截面结构和表面结构。在该实施例中，p1层14和p2层15之间的宽间距L和窄间距LS交替存在于主表面上，这种交替分布沿着从p1层14到p2层15的方向和与其垂直的方向。于是，向n-1层1的电子注入被均一化，而且各元件在整个主表面上统一地操作，从而避免了由于电流集中造成这些半导体元件的损坏。这样，利用该实施例能控制的电流便大于传统元件所允许的电流，而不会损坏该半导体器件。在实际的半导体器件中，约有1000-100,000片如前述各实施例中所示的半导体元件集成在一起，构成一个半导体部件。再有，在本实施例中的各个栅电极和发射极都不是独立的，而是与器件的另一区域的电极彼此相连(图中未画出)。
上文中解释了几类半导体装置的结构，在这些装置中，由于使用了p1层14和p2层15的可承受电压，使n+2层12的可承受电压增大了。然而，重要的一点是要注意加到n+1层11以及绝缘门G1的电极5上的电压。换句话说，在断掉期间，门电位向着相对于发射极电位为负的方向变化。与此相反的是，n+1层11的电位向着正方向变化，这是由于集电极电位增大所致。所以，在门绝缘膜6上加了一个过大电压，它易于引起介电损坏。因此，在利用p1层14和p2层15的可承受电压来增大n+2层12和n+1层11的可承受电压的同时，还得要通过降低p1层14和p2层15的可承受电压来减小n+1层11的电位，从而使加到n+1层11和n电极5之间的电压不致超过其介电损坏电压。考虑到绝缘膜6的可靠性，最好选择p1层14和p2层15的可承受电压小于n+1层11和门电极5的介电损坏电压。
在上述实施例中解释了垂直型复合半导体装置，然而本发明也可应用于横向型复合半导体装置。再有，在本发明中，如各实施例中所示的各个实施例能并联组合起来。再有，所示各实施中各半导体层的导电类型可以转换，即可从p型转换成n型。
现在来解释根据本发明的驱动方法以及应用该驱动方法的MIS控制可控硅。
图17A给出应用本发明的一个MIS控制可控硅单元元件的截面结构和表面结构。在该单元元件中，在一个n-1基片(n-1层)1的背表面上形成一个p+层2。通过低电阻触点在p+层2上提供一集电极(c)3。在n-1基片1的前表面上形成由门电极5和绝缘膜6组成的绝缘栅G1以及由栅电极7和绝缘膜8组成的绝缘栅G2。在n-1基片1的主前表面上形成n+1层11和n+2层12，它们达到绝缘栅G1底部并彼此相对，使绝缘栅G1置于其间。再有，在n-1基片1上形成一个n+3层13，它达到绝缘栅G2的底部，并且相对于绝缘栅G2而言它位于n+2层12的相反一侧。提供了一个p1层14使其围绕n+1层11和n+2层12。类似地提供了一个p2层15，从而围绕n+3层13。通过低电阻触点在n+1层11上提供一个电极4。通过低电阻触点在n+2层12和p1层14上形成一个发射极(E)9。通过低电阻触点在n+3层13上提供电极10。通过一低电阻导线电极将绝缘栅G1和G2的电极相连。再有，电极4和10也类似地由另一个低电阻导线电极相连。虽然在图中没有画出，但发射极9和导线电极21也通过绝缘膜20中提供的触点孔彼此相连。
独立的引出线电极18和19分别与栅电极5和7相连。所以，可以独立地控制绝缘栅G1和G2和发射极之间的偏压VG1和VG2。
在该实施例中，多个单元元件并联在一起，并在各电极(发射极9、电极4和10、导线电极17和21，以及引出电极18和19)之间形成绝缘膜20。再有，导线电极17和21以及引出电极18和19分别与其他单元元件的相应电极相连。
为了接通本实施例的MIS控制可控硅，对栅G1和G2同时加一个正的偏压。再有，为断掉该MIS控制可控硅，首先是栅G2加一负偏压，经过一个间隔ΔtG(＞0)(如图17B所示)之后，栅G加一负偏压。按照从栅G2到栅G1的顺序依次加负偏压，便压制了在“断掉”期间漏极电位VD的增大。
图18给出图17A实施例的等效电路。参考图17A、图17B和图18来解释图17A实施例的操作。当在“通”状态下对栅G2加负偏压时，n通道MIS场效应管M2被“断掉”而p通道MIS场效应管M3被接通，于是p1层和p2层通过p通道MIS场效应管M3短路。其后，当栅G1被加上负偏压，于是n通道MIS场效应管M1被“断掉”，向n-1层1的电子注入被中断，pnp晶体管Q1和npn晶体管Q2被断掉，使MIS控制可控硅进入断掉状态。在这时，集电极—发射极电压VCE增大，然而p2的电位并未升高，因为p2层与发射极短路。由于这个原因，漏极电位VD也没有升高。在图17A实施例中，在n+2层12和p1层14上由电极9短路的部分，即电极9和p1层之间的接触部分，位于n+2层12和栅G2之间。因此，短路部分靠近p通道MIS场效应管M3和p2层的通道，于是减小了短路电阻，这增大了短路效应。
图19显示出通过计算模拟得到的偏置时间ΔtG和漏极电位VD之间的关系。在本实施例中，通过提供两个栅G1和G2，使偏置时间ΔtG能自由变化。如从图中所见，当偏置时间ΔtG增大时，漏极电位VD的上升能被压制。结果，一方面保持了具有浮动电位p基极层的可控硅固有的优点，同时又得到了宽的安全范围区间。
根据本发明的发明者们所做的研究，偏置时间最好取值ΔtG＞0.2μs，它满足VD≤5V。
图20给出本发明又一实施例的截面结构。该实施例与图17A实施例的区别在于栅电阻R1(22)和R2(23)分别与栅G1和G2相连。栅电阻R1和R2的输入由通常的栅驱动电路控制。在断掉过程中，当把栅偏压从正电位变到负位电时，对各栅所加电压按各自的时间常数CI×R1和C2×R2降低，这里C1和C2分别为栅G1和G2的输入电容。当设置电阻R1和R2从而有关系CI×R1＜C2×R2时，就象图17A的实施例那样，则在接通p通道MIS场效应管M3之后，n通道MIS场效应管M1被“断掉”所以能压制漏极电位VD的升高。结果便能得到宽的安全操作区间。再有，在本实施例中，不同于图17A实施例，它不需要独立地驱动栅G1和G2，单一的普通栅驱动电路就能完成。所以，能使应用电路的构成简化。
再有，能在半导体芯片上形成电阻R1和R2。例如，利用栅导线电极的电阻，便能够通过改变电阻R1和R2的电极构形和电阻率来选择电阻R1和R2之值，从而使其满足关系C1×R1＜C2×R2。在本实施例中，因为同时驱动栅G1和G2，通过把这两个栅由低电阻导线电极相连，使该元件能作为一个三端元件来对待。在这种情况下，栅导线结构被简化，相应地，该元件的制造过程也简化了。
再有，如图21所示的又一个实施例中那样，可以不用两个电阻R1和R2，而是可以用单一电阻R(21)放在连接两个栅的导线电极上，并用一个普通栅驱动电路连到栅G2去驱动栅G2。在这种情况下，可通过改变其构形和电阻率，由连接两栅的导线电极形成电阻R。再有，在本实施例中，最好使电阻R的电阻值满足C1×R＞0.2μs。
图22A和22B给出用于根据本发明进行组合的又一实施例的门驱动电路及截面结构。在本实施例中，有一个端子V从电极10引出。端子V与栅驱动电路一起接收一栅控制信号作为输入来驱动栅G1和G2。栅G1的栅驱动电路与一个加偏压电路28串联，该加偏压电路根据栅控制信号和栅电阻R1(22)输出一个正(+15V)和负(-5
Figure C9610394400271
-10V)电压。在栅G2的栅驱动电路中，V-E电压被串联的齐纳二极管DE24和过压检测电阻R(25)分压，电阻R上电压的逻辑“非”被取入“非”电路26，“非”电路26的输出与栅控制信号的逻辑“或”被取到“与”电路27。“与”电路27的输出被送到加偏压电路29，并通过栅电阻R1(23)去驱动栅G2。再有，齐纳二极管DZ24的齐纳电压VDE被设置成低于侧向MIS场效应管的漏极可承受电压VBD，而且也低于栅绝缘膜可承受电压与偏压之和。
在本实施例中，在“接通”状态下加了一个大的集电极—发射极电压VDE，从而抑制了漏极电位VD的升高。换句话说，当漏极电位VD升高并超过齐纳电压VDE时，便对栅G2加一个负偏压，于是p2层与发射极短路。所以，p2层电位升高抑制，相应地，漏极电位VD的升高也被抑制了。由于这一原因，在本实施例中，与图17A的实施例相比，进一步扩展了安全操作区间。所以，在本实施例中能比图17A实施例控制更大的电流。
在本实施例中，为了避免在正常的“接通”状态下“接通”电压增大，有必要使齐纳电压VDE增大到高于加到侧向MIS场效应管上的电压，为扩展安全操作区间最好使用尽可能低的齐纳电压VDE。由于这一原因，最好取齐纳电压VDE为2V作为典型值之一。
在本实施例中的半导体元件部分和驱动电路部分既可以集成到单一的半导体芯片中，也可以组合成单一的组件。
上文中说明和解释了根据本发明的复合半导体器件的几个实施例，然而，为了得到实际需要的载流密度，将大约100-100,000个单元元件集成起来，并把被集成元件的各个栅电极和各个发射极电极彼此连接。
下文中将要解释不同于上文所述的其他类型的MIS控制可控硅，对这些可控硅也适用本发明。然而，在这些MIS控制可控硅中的可控硅部分和MIS场效应管部分是串联的，这与上文解释的MIS控制可控硅相似。
图23和24分别给出根据本发明的另一类MIS控制可控硅的一个实施例的截面透视图。及其等效电路图中相应于该实施例的一个单元元件。在该MIS控制可控硅中，在n-1基片(n-1层)的背面上有一个n1层2，在n1层2的背面上有一个p1+层3，在p1+层3的背面还通过一个低电阻触点提供一个集电极(C)。在主前表面上形成一个由绝缘膜4和栅电极5组成的绝缘栅G以及发射极E，还形成一个n+1层6以达到绝缘栅G的底部，还由主表面形成一个p2+层8，该层具有高杂质密度并与n1+层6和发射极E并列，从而达到n-1层1，还提供了p1层9从而围绕n1+层6。提供了一个有高杂质密度的p3+层10与n+3层7平行，从而达到绝缘栅G的底部。再有，提供了一个有低杂质密度的p2层11，它围绕n+3层7和p3+层10，填充了它们之间的空间，并达到绝缘层G的底部。
图24给出图23的等效电路。在该MIS控制可控硅中含有一个可控硅Th1，它由一个pnp晶体管Q1(由p1+层3、n-1层1和p2层11确定)及一个npn晶体管Q2(由n-1层1、p2层11和n+3层7确定)构成。可控硅Th1通过n+3层7的侧向电阻R3与发射极E相连，一个n通道MIS场效应管M2形成于栅G之下，并由n-1层1、p2层11及n+3层7确定，n通道MIS场效应管M1由n1+层6、p1层9及n-1层1确定。再有，通过彼此并联的p3+层10侧向电阻R1和p2层11侧向电阻R2、p通道MIS场效应管M3(由p1层9、n-1层1及p2层11确定的)以及p2+层8的侧向电阻R6，使pnp晶体Q1与发射极相连。再有，MIS控制可控硅包括一个由MIS场效应管M1确定的IGBT区间和一个由p1+层3、n-1层1及p1层9确定的pnp晶体管Q3。在该实施例中，由于p3+层10的杂质密度高，而电阻R1与电阻R2相比其电阻值低。而且该MIS控制可控硅还包括由一npn晶体管(由n-1层1、p1层9和n1+层6确定)以及pnp晶体管Q3构成的寄生可控硅。图24中R4和R5是n-1层1的垂直方向电阻。
在该复合半导器件中，在pnp晶体管Q1的“断掉”过程中MIS场效应管M3已被“接通”，所以在作为pnp晶体管Q1基极的n-1层1中积累的正空穴便通过电阻R1的R2、MIS场效应管M3以及电阻6流入发射极E。然而，在该复合半导体器件中，提供了一个有高杂质密度(例如在1×1017-10×120cm-3范围)的低电阻p3+层10，于是正空穴电流主要是流向有低电阻值的p3+层10的电阻R1，这等效于减小了公式(5)中的p2层11的片电阻ρs。所以，如果p3层10的侧向电阻R1减至例如小于p2层11侧向电阻R2的1/10，那么即使切换电流增大到10倍也几乎不会增大p2层11中沿侧向的电压降。由于这一原因，该复合半导体器件能切换大电流。再有，在这种情况下，即使当p2层11的杂质密度减小时电压降也几乎不增大，所以能减小这里的电阻损耗。
提供p3 +层10的好处之一在于可控硅Th1在整个表面上均匀地操作，因为由于提供了p3+层10使npn晶体管Q2的基极层(即p2层11)的侧向电阻减小，于是几乎不会引起由于npn晶体管Q2的基极电阻造成的发射极电流集中效应(换句话说，发射极云集效应)。所以，避免了由于电流集中于可控硅造成的半导体元件损坏，从而使该复合半导体器件能流过比传统元件允许的电流要大的电流而不损坏该器件。
参考图25来解释根据本发明的其他类MIS控制可控硅的另一个实施例。下面只解释半导体器件与图23所示实施例的不同之处。在图23实施例的p3+层10的位置，甚至在图23实施例中提供p3+层10的基片主表面上，形成了由绝缘膜4和栅电极5组成的绝缘栅G，而在绝缘层G下方形成p2层11，这与图23实施例相似。
图26给出该复合半导体器件的一个等效电路。该等效电路与图24等效电路和区别在于这里提供了电阻R7代替电阻R1。这里的电阻R7是绝缘栅G下方的p2层11的侧向电阻。
在该复合半导体器件中，在绝缘栅G下方的p2层11的表面由p型导体占据，从而使电阻R7急剧下降。结果，R7的作用方式与图23实施例中电阻R1的作用方式相同，于是同样地得到了与图23实施例中得到的基本相同的好处。
参考图27解释根据本发明的其他类MIS控制可控硅的又一个实施例。该复合半导体器件与图23实施例的区别在于，在可控硅区域的整个表面上提供了n2+层7，并在n2+层7下面提供了p3+层10。再有，在该实施例中，位于绝缘栅G下方的n2+层7直接与p2层11相连。由于这一原因，在该复合半导体器件中，由可控硅n发射极(即在绝缘栅G下方的n2+层7)和可控硅p基极(即p2层11)构成的pn结的反向可承受电压等效于传统器件的同一电压。然而，由于提供了p3层10，可控硅p基极层(即p2层11)的侧向电阻减小了。换句话说，p2层的片电阻p3等效地减小了，这满足公式(5)所述条件，并且在“断掉”期间加到上述pn结上的反向偏压也减小了。所以，该复合半导体器件能切换一个更大的电流。再有，在该实施例中，由于p3层10直接与n2+层7接触，与图23实施例相比，可控硅Th1更加均匀地在整个表面上操作，从而有效地防止了半导体元件可能的损坏。
参考图28解释根据本发明的其他类型MIS控制可控硅的又一个实施例。该复合半导体器件与传统器件的区别在于在绝缘栅G下方提供了一个有低杂质密度(例如1×1014-1×1016cm-3)的p3层12。由于这一措施，在该复合半导体器件中在绝缘栅G下方的pn结(在那里所加反向电压为极大)的杂质密度被降低，从而改善了反向可承受电压。所以，即使引起了大的电压降，也不会引起“断掉”失败，这就允许了切换大电流。例如，当假定在传统器件中的p2+层7的结深度为Xi＝1μm，在p2层11的pn结处杂质密度为NX＝1017cm-3，则反向可承受电压为VB＝10V。与此相反，根据本实施例提供的p3层12有1×1015cm-3，反向可承受电压增大到36V。所以，根据公式(5)的条件，可切换电流能增大到3.6倍。再有，与图23实施例不同，在主可控硅下方提供了有低杂质密度的p2层11，于是可控硅能被容易地“接通”，其电阻损耗也减小了。因此，与传统器件相比，同时实现了减小电阻损耗和增大可切换电流。
再有，可提供一个具有低杂质密度(例如1×1016-1×1018cm-3)的n型层来取代图28实施例中的p3层12。
在结合图23、25、27和28所解释的各实施例中，增加了某种层，从而满足在更大电流时公式(5)要求的条件，然而，图29中所示复合半导体器件也能实现本发明的目标，这只要选择各组成部件的尺寸使之满足公式(5)所描述的条件，而不需要引入附加层。
图30给出用于驱动一个电机的转换器的电路图，这是电能转换装置的一例，它是使用根据本发明的复合半导体器件构成的。在图30的电能转换装置中，由6个根据本发明的复合半导体器件构成一个电压型转换器电路，由这样构成的一个转换器电路，使一个三相感应马达30受到控制。电压型转换器电路的单元电路的组成是：根据本发明的一个复合半导体器件31、一个飞轮二极管32、缓冲器二极管33、缓冲电阻34及缓冲电容器35。由于包括了根据本发明复合半导体器件31，使得与传统器件中相比减小了电阻损耗，从而减小了转换器装置中的电阻损耗和增大了它的容量，再者，因为复合半导体器件有扩展了的安全操作区间，所以可以减小缓冲电路或去掉缓冲电路。于是实现了减小电能转换装置的电阻损耗并减小了它的尺寸。
此外，当在电能转换装置中使用如图17A所示复合半导体器件时，用于产生栅电压VG1或VG2的单独栅驱动电路分别连接到各自复合半导体器件中的栅G1或G2上。

Claims (13)

1.一个复合半导体器件，包括：
第一种导电类型的第一半导体区域；
在所述第一种导电类型的第一半导体区域上形成的第二种导电类型的第二半导体区域；
在所述第二半导体区域中形成的第一种导电类型的第三半导体区域和第一种导电类型的第四半导体区域；
在所述第三半导体区域中形成的第二种导电类型的第五半导体区域和第二种导电类型的第六半导体区域；
在所述第四半导体区域中形成的第二种导电类型的第七半导体区域；
以低电阻与所述第一半导体区域接触的第一电极；
以低电阻与所述第三半导体区域与所述第六半导体区域连接的第二电极；
与上述的第五半导体区域和第七半导体区域电连接的第三电极；
形成在上述第三半导体区域的表面上且跨接在上述第五半导体区域和第六半导体区域之间的第一绝缘栅；
形成在上述第二半导体区域的表面上且跨接在上述第四半导体区域和第七半导体区域之间的第二绝缘栅；
其特征在于：
上述的复合半导体器件还包括一个将上述第二绝缘栅与上述第三半导体区域连接的通路以及一个将上述的第一绝缘栅与上述第二绝缘栅相连的栅电极，其中，上述第五半导体区域和第六半导体区域之间的可承受电压被设计成大于上述第四半导体区域和第三半导体区域之间的可承受电压。
2.根据权利要求1的复合半导体器件，其特征在于：选择的所述第三半导体区域的一部分和所述第四半导体区域的一部分之间的距离小于所述第三半导体区域的一部分和所述第四半导体区域的一部分之间的距离。
3.根据权利要求1的复合半导体器件，其特征在于还包括一个第八半导体区域，该区域是在所述第三半导体区域和所述第四半导体区域之间的间隔区域的至少一部分中提供的。
4.根据权利要求3的复合半导体器件，其特征在于所述第八半导体区域是第一导电类型的，而且与所述第二电极电连接。
5.根据权利要求1的复合半导体器件，其特征在于还包括一个第二种导电类型的第九半导体区域包围所述第五半导体区域，该区域的载流子密度低于在所述第三半导体区域中提供的所述第五半导体区域的载流子密度。
6.根据权利要求1的复合半导体器件，其特征在于还包括第二种导电类型的第十半导体区域，该区域的载流子密度低于所述第五半导体区域的载流子密度，该第五半导体区域是在所述第一绝缘栅的一部分下方的所述第三半导体区域中提供的，而且所述第三半导体区域与所述第五半导体区域并列。
7.根据权利要求1的复合半导体器件，其特征在于还包括第一种导电类型的第十一半导体区域，它的载流子密度低于所述第三半导体区域的载流子密度，该第十一半导体区域位于所述第三半导体区域中并使其包围所述第五半导体区域。
8.根据权利要求1的复合半导体器件，其特征在于还包括一个齐纳二极管，其齐纳电压低于所述第五半导体区域和所述第六半导体区域之间的可承受电压，这里所述齐纳电子管的阴极以低电阻连接到所述第四半导体区域，所述齐纳二极管的阳极以低电阻连接于所述第二电极。
9.一种器件，该器件包括多个如权利要求1所述的复合半导体器件，其特征在于：沿着从所述第四半导体区域到所述第三半导体区域的第一方向以及沿着与第一方向垂直的第二方向，交替地排列所述第四半导体区域和所述第三半导体区域的一部分，所述第四半导体区域和所述第三半导体区域之间的可承受电压低于所述第一半导体区域和所述第六半导体区域之间的可承受电压。
10.根据权利要求1的复合半导体器件，其特征在于还包括第一种导电类型的第十二半导体区域，它是在所述第三半导体区域和所述第四半导体区域之间的间隔区域的至少一部分中提供的，并且与所述第三半导体区域和所述第四半导体区域都接触。
11.根据权利要求10的复合半导体器件，其特征在于所述第十二半导体区域的片载流子密度小于1×1013cm-2。
12.根据权利要求1的复合半导体器件，其特征在于所选择的在所述第五半导体区域和所述第一半导体区域之间的介电可承受电压高于所述第三半导体区域和所述第四半导体区域之间的可承受电压。
13.根据权利要求12的复合半导体器件，其特征在于在所述第三半导体区域和所述第四半导体区域之间的可承受电压选择为小于所述第五半导体区域和所述第一绝缘栅之间的介电可承受电压的1/2。
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