CN1873983A - 半导体集成电路器件 - Google Patents

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Abstract

本发明提供一种半导体集成电路器件，在形成有具有IGBT及NMOS的半导体集成电路器件的基片(50)上，形成二极管(44)，在NMOS的源电极(66)与背栅电极(70)及IGBT的发射极电极(57)之间，正向连接二极管(44)。通过设置二极管(44)，输入IGBT导通后从漂移区(54)经由P－阱(60)流入NMOS的源区(61)的电流，流过二极管(44)。由于二极管(44)的导通电阻较高，因而可以将寄生晶体管(75)的基极电流抑制得较低，从而大幅抑制流入由寄生晶体管(75)和寄生晶体管(76)所构成的晶闸管的电流。由此，可以缩小具有IGBT及NMOS的半导体集成电路器件的形成面积，并且防止误动作。

Description

半导体集成电路器件
技术领域
本发明涉及一种具有双极晶体管的半导体电路器件。
背景技术
作为高耐压且可流过大电流的元件，已知有一种绝缘栅型双极晶体管(Insulated Gate Bipolar Transistor：以下称IGBT)。
IGBT是一种半导体元件，如日本专利公开公报2004-152806号所述，是在半导体基片上形成的，并作为比如开关元件来使用。
还有一种半导体集成电路器件，其在形成有IGBT的基片上，再搭载增强型及耗尽型N沟道MOS晶体管(以下称NMOS)，由NMOS来构成控制电路等。
图3是表示以往的半导体集成电路器件一例的电路图。
图4的(a)、(b)，是图3的半导体集成电路器件的剖视图。
对该半导体集成电路器件而言，由成对的增强型NMOS1及耗尽型NMOS2构成的串联电路，在电源VDD与地GND之间并联连接。此外，IGBT3的发射极与地GND连接。
NMOS1、NMOS2及IGBT3，在基片10上形成。
IGBT3的集电极电极11，与基片10的背面侧的由低电阻层P+构成的集电区12相接。在集电区12上层叠有：由低电阻层N+构成的缓冲区13、以及由高电阻层N-构成的漂移区14。在漂移区14的表面侧，形成有多个低电阻层P+的体(body)层15。漂移区14及体层15构成IGBT3的基区。
在体层15的表面侧，形成有由N+层构成的发射区16。发射区16从基片10露出，发射极电极17与发射区16的上部相接。
在与体层15相异的位置，在漂移区14从基片10露出的部分的上部，形成有栅氧化膜18，在栅氧化膜18上形成有IGBT3的栅电极19。
在基片10的漂移区14中，还形成有P-阱20。在P-阱20的表面侧，形成有多个N+层。这些N+层成为NMOS2的漏区21及源区22；NMOS1的漏区23及源区24；NMOS1、2的背栅(back gate)区25。在NMOS2的漏区21与NMOS1的源区22之间，在从基片10露出的P-阱20之上，淀积有栅氧化膜26，在其上形成有栅电极27。
在NMOS1的漏区23与NMOS1的源区24之间，在从基片10露出的P-阱20之上，淀积有栅氧化膜28，在其上形成有NMOS1的栅电极29。
在这样的半导体集成电路器件中，IGBT3导通并动作，使得作为空穴的载流子充满漂移区14。该载流子被吸入IGBT3的体层15内，并且还被吸入P-阱20内。该现象是这样产生的：电流在P-阱20内流向P-阱20的电极接点(contact)，该电流流经P-阱20内的寄生电阻30，从而产生电位差，该电位差使正向电流流入由NMOS1的源区22及P-阱20构成的寄生二极管。
该动作使得由漂移区14、P-阱20及NMOS2的源区22所构成的寄生晶体管32导通。这样，IGBT3的集电区12、缓冲区13及漂移区14所构成的寄生晶体管33，以及漂移区14、P-阱20及源区22所构成的寄生晶体管32产生晶闸管(thyristor)现象，由此而流过穿通电流。该穿通电流的电流量增大时，便会破坏半导体集成电路器件。一般而言，由于P-阱20的杂质浓度低于体层15，因而易于发生该现象。
为了预防因穿通电流而破坏半导体集成电路器件，在以往技术中，使从IGBT3至P-阱20为止的距离足够大，从而将被吸入P-阱20内的电流量抑制在不出问题的程度，而且在NMOS1、2的周边配置多个电位固定用电极，使得P-阱20的电位不上升。
发明内容
对于充分确保从IGBT3至P-阱20为止的距离、或者配置电位固定用电极而言，除了形成NMOS1、2及IGBT3的面积之外，还需要与动作无关的无用面积。而且，在形成漏电极、源电极及栅电极的电极层为一层的场合下，难以在NMOS1、2的周边配置多个电位固定用电极。此外，在流入P-阱20的电流、以及经由源区22流入NMOS1的源电极的电流的作用下，将产生基于布线电阻的电压降，从而存在着导致电路误动作的危险性。
本发明就是鉴于前述事实而做出的，其目的在于，提供一种半导体集成电路器件，其可以防止由穿通电流导致的破坏，可以缩小电路的形成面积，而且可以降低电路误动作的危险性。
为达到前述目的，本发明的第一方案所涉及的半导体集成电路器件的特征在于：具有
半导体基片；
功率元件，其形成于前述半导体基片，具有主电极及控制电极，少数载流子及多数载流子基于提供给该控制电极的信号，从一个前述主电极及与地连接的另一个前述主电极注入；
场效应晶体管，其在形成于前述半导体基片的阱中形成，具有主电极及控制电极，呈现基于提供给该控制电极的信号的导通状态；以及
第1二极管，其形成于隔着绝缘膜层叠在前述半导体基片上的多晶硅，且正向连接在前述场效应晶体管的一个前述主电极与前述地之间。
因为采用了这种结构，因此二极管具有以下功能：可以抑制由半导体基片的寄生晶体管构成的晶闸管导通，而且即使在该晶闸管导通的场合下，也可以降低流经晶闸管的电流。
也可以具有第2二极管，其形成于多晶硅，且反向连接在场效应晶体管的一个主电极与地之间。
场效应晶体管的一个主电极，也可以形成在该场效应晶体管的源区上。
功率元件也可以是IGBT。
场效应晶体管也可以是N沟道型MOS晶体管。
根据本发明，由于可以降低流经半导体基片的寄生晶闸管的电流，因而不再需要过度地确保从功率元件至场效应晶体管为止的距离、或者配置电位固定用电极。因此，可以减小电路的形成面积。此外，还可以实现一种电路的误动作危险性较小的半导体集成电路器件。
附图说明
图1是表示本发明实施方式涉及的半导体集成电路器件的概要的电路图。
图2是表示图1的半导体集成电路器件的构造的剖视图。
图3是表示以往半导体集成电路器件的电路的电路图。
图4是表示图3的半导体集成电路器件的构造的剖视图。
具体实施方式
以下基于附图来详细说明本发明的实施方式。
图1是表示本发明实施方式涉及的半导体集成电路器件的概要的电路图。
图2是表示图1的半导体集成电路器件的构造的剖视图。
该半导体集成电路器件具有作为可流通大电流的功率元件的绝缘栅型双极晶体管(Insulated Gate Bipolar Transistor：以下称IGBT)41，而且还具有：多个增强型N沟道型MOS晶体管(以下称NMOS)42；多个耗尽型NMOS43；二极管44及二极管45。IGBT41用作比如开关元件，而NMOS42、43，则构成控制电路等。
IGBT41的集电极与任意元件相连接。IGBT41的发射极则与地GND相连接。
NMOS42与NMOS43成对地串联连接，构成多个串联电路。在各串联电路中，NMOS43的源极与NMOS42的漏极相连接。多个NMOS43的漏极与电源VDD相连接。多个串联电路的NMOS43的漏极与电源VDD公共连接。多个串联电路的NMOS42的源极，与二极管44的阳极及二极管45的阴极公共连接。二极管44的阴极及二极管45的阳极与地GND相连接。
如图2所示，IGBT41、NMOS42及NMOS43，形成在基片50上。
基片50的最靠外的背面侧为由P+层来构成的IGBT41的集电区51。在该集电区51中，扩散有P型杂质。在基片50的背面，形成有由比如铜等形成的IGBT41的集电极电极52，该集电极电极52与集电区51相接。
在集电区51之上，层叠有由N+层构成的缓冲区53，在缓冲区53之上，层叠有由N-层构成的漂移区54。
在缓冲区53及漂移区54中，扩散有N型杂质，缓冲区53的杂质浓度高于漂移区54。
在漂移区54中，形成有多个P+层的体层55。在体层55中扩散有P型杂质。漂移区54及体层55构成IGBT41的基区。
在体层55的表面侧，形成有由N+层构成的发射区56。在发射区56中扩散有N型杂质。发射区56的上部从基片50露出，该发射区56的露出部分，与由铜等形成的IGBT41的发射极电极57相接。
在体层55之间，在从基片50的表面露出的漂移区54的上部，形成有氧化膜58，在氧化膜58的上部，用铜等形成了IGBT41的栅电极59。
在该基片50的漂移区54中，还形成有P-阱60。在P-阱60中扩散有P型杂质。P-阱60的杂质浓度，低于集电区51及体层55的杂质浓度。
在P-阱60的基片50的表面侧，形成有多个N+层。这些N+层是扩散有N型杂质的区域，其成为NMOS42的源区61；NMOS42的漏区62；NMOS43的源区63；NMOS43的漏区64；NMOS42及NMOS43的背栅区65。
在从基片50的表面露出的源区61上，用铜等形成了NMOS42的源电极66。在从基片50的表面露出的漏区62上，用铜等形成了NMOS42的漏电极67。在从基片50的表面露出的源区63上，用铜等形成了NMOS43的源电极68。在从基片50的表面露出的漏区64上，用铜等形成了NMOS43的漏电极69。在从基片50的表面露出的背栅区65上，用铜等形成了NMOS42及NMOS43的背栅电极70。
在源区61与漏区62之间，在从基片50的表面露出的P-阱60之上，形成有栅氧化膜71，在栅氧化膜71上，用铜等形成了NMOS42的栅电极72。
在源区63与漏区64之间，在从基片50的表面露出的P-阱区60上，形成有栅氧化膜73，在栅氧化膜73上，用铜等形成了NMOS43的栅电极74。
在基片50的离开与IGBT41以及NMOS42、43对应的部分之处的表面，隔着绝缘膜，用多晶硅形成了二极管44、45。
该半导体集成电路器件的IGBT41，基于提供给栅电极59的信号来导通/截止，在导通时，从任意元件向地GND流过电流。NMOS42、43，基于提供给各栅极72、74的信号而变成导通状态，从而使对应于该导通状态的电流，经由二极管44从电源VDD流入地GND。由此，在二极管44上产生正向电压降(在室温下为0.6V左右)。
在二极管44上所产生的电压降，将对NMOS42的源区61与P-阱60的P-N结施加逆偏压。
另一方面，IGBT41导通而使电流流通，使得从集电区51注入作为少数载流子的空穴(hole)，从而在漂移区54中充满空穴。即使该空穴被吸入P-阱60，在空穴流入NMOS42的源极66的路径中，P-阱60的电位也会部分地高于源电极66的电位。如果该P-阱60与源电极66的电位差，不超过二极管44的正向电压降、与对NMOS42的源区61与P-阱60之间的P-N结寄生二极管施加的电压之和，则NMOS42的源区61与P-阱60之间的P-N结寄生二极管不导通，而维持正常动作。
如果P-阱60与源电极66的电位差，超过二极管44的正向电压降、与对NMOS42的源区61与P-阱60之间的P-N结寄生二极管施加的电压之和，则NMOS42的源区61与P-阱60之间的P-N结寄生二极管导通。这样，由漂移区54、P-阱60及NMOS42的源区61构成的寄生晶体管75导通。由此，由IGBT41的集电区51、缓冲区53及漂移区54所构成的寄生晶体管76、以及由漂移区54、P-阱60及NMOS42的源区61所构成的寄生晶体管75产生晶闸管现象，从而开始流过穿通电流，并流入NMOS42的源区61。
然而，流入NMOS42的源区61的电流将流过二极管44。由于二极管44的导通电阻较大，因而二极管44的电压降较大，对源区61与P-阱60之间的P-N结寄生二极管施加负反馈，从而使流经寄生晶体管75、76的电流的增加得到抑制。这样，可以防止穿通电流破坏元件。
而如果因比如布线的电感等，而造成NMOS41、42的背栅电极70及IGBT41的发射极电极57的电位从地GND的电位开始上升，则电流从P-阱60流向NMOS42的源区61。该电流的流通，导致产生基于寄生晶体管75、76的晶闸管现象。在该状态下，由于二极管45导通而流过电流，因而可以减小寄生晶体管75的基极电流，从而可以大幅降低寄生晶体管75的集电极电流。
如上所述，由于本实施方式的半导体集成电路器件设有二极管44、45，因而可以抑制基于寄生晶体管75、76的晶闸管现象的发生，而且即使发生了晶闸管现象，也可以降低流经寄生晶体管75、76的电流量。因而具有以下优点。
(1)不必过度地确保从IGBT41至形成了NMOS42、43的区域为止的距离，而且不必配置多个用于固定P-阱60的电位的电极。因而可以减小电路形成面积，可以缩小整个器件的面积。
(2)由于可以抑制寄生晶体管75的动作，并且可以降低因晶闸管现象而流入寄生晶体管75、76的电流，因而可防止元件的破坏。
(3)由于可以降低因IGBT41的动作而从P-阱60经由源区61流入NMOS42的源极66的电流，因而可以防止NMOS42、43的误动作。
本发明并不限于前述实施方式，其变形及应用等是任意的。
比如，在前述实施方式中，配备IGBT作为功率元件。然而，功率元件并不限于IGBT，也可以使用注入少数载流子及多数载流子的其它双极晶体管。此外，也可以采用NMOS之外的场效应晶体管。
在前述实施方式中，在基片50的表面配置二极管44、45。但也可以不用二极管45，而使由多晶硅形成的高电阻与二极管44并联连接。
本申请要求基于2005年5月30日受理的日本专利申请2005-157682号的优先权，并包括该申请的说明书、权利要求书、附图及摘要中所述的内容。

Claims (5)

1.一种半导体集成电路器件，其特征在于：具有
半导体基片(50)；
功率元件(41)，其形成于前述半导体基片(50)，具有主电极及控制电极，少数载流子及多数载流子基于提供给该控制电极的信号，从一个前述主电极及与地连接的另一个前述主电极注入；
场效应晶体管(42、43)，其在形成于前述半导体基片的阱中形成，具有主电极及控制电极，呈现基于提供给该控制电极的信号的导通状态；以及
第1二极管(44)，其形成于隔着绝缘膜层叠在前述半导体基片上的多晶硅，且正向连接在前述场效应晶体管的一个前述主电极与前述地之间。
2.根据权利要求1所述的半导体集成电路器件，其特征在于：具有
第2二极管(45)，其形成于前述多晶硅，且反向连接在前述场效应晶体管(42、43)的前述一个主电极与前述地之间。
3.根据权利要求1或2所述的半导体集成电路器件，其特征在于：
前述场效应晶体管(42、43)的前述一个主电极，形成在前述场效应晶体管的源区上。
4.根据权利要求1至3的任一项所述的半导体集成电路器件，其特征在于：
前述功率元件(41)是绝缘栅型双极晶体管。
5.根据权利要求4所述的半导体集成电路器件，其特征在于：
前述场效应晶体管(42、43)是N沟道型MOS晶体管。
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