CN1523677A - 半导体装置 - Google Patents

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Abstract

本发明提供一种降低了无效电流并且抑制了基板电流的半导体装置。半导体装置包括：具有主表面的硅基板(110)，硅基板(110)的主表面上设置的P型半导体层(130)，半导体层(130)与硅基板(110)之间设置的P型埋入层(140)，设置在硅基板(110)的周围、从半导体层(130)的表面到达埋入层(140)的P型第1连接区域(160)，半导体层(130)的表面设置的开关元件(10)，设置在比开关元件(10)更靠近连接区域(160)的半导体层(130)的表面上、耐压比开关元件(10)低的低耐压元件(20)。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，电源集成电路中频繁使用LDMOS(Lateral Double DiffusedMetal Oxide Semiconductor横向双扩散型金属氧化物半导体)。LDMOS为能够开关大电流的半导体装置。
图8为使用了LDMOS的一般的电源开关电路的电路图。该电源开关电路采用同步整流型电源方式。高电压Vcc的电源与LDMOS1的漏电极相连，接地GND与LDMOS2的源电极相连。LDMOS1与LDMOS2之间通过滤波器从节点N向负荷提供电流。
输入信号通过控制电路提供给LDMOS1及LDMOS2的栅电极。控制电路控制LDMOS1的输入IN1及LDMOS2的输入IN2，使LDMOS1及LDMOS2不同时接通。
当LDMOS1为接通状态时，从电压Vcc的电流源向负荷供给电流。当LDMOS1处于断开状态时，由于存在电感器L，所以感应电流如图8箭头所示由接地GND通过肖脱基二极管SBD流向负荷。由此，能够在一定程度上防止LDMOS2的漏极的电位变得比接地的电位低。
而当LDMOS2的漏极上施加高电压时，肖脱基二极管SBD不作用。此时LDMOS2的动作在后面参照图9叙述。
图9为LDMOS2的放大剖视图。LDMOS2包括P型硅基板910、N-型半导体层920、P型半导体层930、P型埋入层940、N型埋入层950、P型连接区域960及N型连接区域970。
P型基极层980、N+型源极层982、N+型漏电层986及N-型电场缓和层984形成在半导体层930的表面区域。而且，栅电极、源电极及漏电极形成在半导体层930的表面。
下面说明漏电极上施加了高电压时LDMOS2的动作。通过在漏电极上施加高电压，耗尽层从电场缓和层984与基极层980或半导体层930之间的结合点扩散。当耗尽层到达漏电层986时，在漏电层986的端部发生雪崩击穿。由于该雪崩击穿，电子流向漏电层986，电子空穴流入基极层980或埋入层940中。
N+型漏电层986、P型半导体层930及N型埋入层950构成双极性晶体管BPT。由于半导体层930起寄生双极性晶体管BPT的基极的作用，因此通过电子空穴流入半导体层930，寄生双极性晶体管BPT获得活性。
并且，通过在漏极上施加高电压，耗尽层还扩散到半导体层930中。由此，看上去半导体层930的厚度变薄。由于半导体层930起寄生双极性晶体管BPT的基极的作用，因此半导体层930的厚度看起来变薄的结果就相当于寄生双极性晶体管BPT的基极的宽度变窄。其结果，由于寄生双极性晶体管BPT的栅极变大，所以寄生双极性晶体管BPT容易激活。
并且，此时由于图8所示的肖脱基二极管SBD不动作，因此由于寄生双极性晶体管BPT激活，大量的无效电流从漏极流向接地。该无效电流成为浪费电力的原因。
[专利文献1]
美国专利5,146,298号
[专利文献2]
日本专利特开2002-158348号
当漏电极上施加高电压时，P型埋入层940能够在一定程度上防止寄生双极性晶体管BPT的激活。由于P型埋入层940的不纯物的浓度比半导体层930的高，因此降低了基极电阻。由此具有降低寄生双极性晶体管BPT的增益的效果。其结果，使寄生双极性晶体管BPT的激活变难。并且，埋入层940用短路插件与埋入层950电气连接。由此，由于雪崩击穿而产生的空穴通过连接区域960从埋入层940向接地GND排出。其结果，由于能够降低埋入层940与埋入层950之间的电位差，所以寄生双极性晶体管BPT难以激活。
但是，由于连接区域960形成在LDMOS2的周边，因此空穴在埋入层940内漂移的距离长。特别是从LDMOS2的中心部流入的空穴的漂移距离比从其周边部流入的空穴的长。而当空穴的漂移距离长时，在埋入层940与埋入层950之间产生电位差。其结果，寄生双极性晶体管BPT激活了。特别是在LDMOS2的元件面积大时，由于空穴的漂移距离长了，因此寄生双极性晶体管BPT激活的可能性变高。
为了使该寄生双极性晶体管BPT不激活，有不将源电极与短路插件相连，而通过省略埋入层940和连接区域960，将漏电极与短路插件相连接，使漏电层986与埋入层950相短路的方法。但是，当漏极电位变得比源电极的电位低时，由硅基板910和埋入层950构成的二极管沿顺方向偏压。电流因此流过硅基板910。在硅基板910内流动的电流称为基板电流，给图1所示的控制电路等中的半导体芯片内的周边的逻辑电路造成不利影响。
发明内容
因此，本发明的目的是提供一种降低无效电流并且控制了基板电流的半导体装置。
技术方案
本发明的实施形态的半导体装置包括：具有主表面的半导体基板，上述半导体基板的主表面上设置的第1导电型半导体层，上述半导体层与上述半导体基板之间设置的第1导电型第1埋入层，设置在上述第1埋入层的周围、从上述半导体层的表面到上述第1埋入层的第1导电型第1连接区域，设置在位于上述第1埋入层上的上述半导体层的表面的开关元件，设置在比上述开关元件更靠近上述第1连接区域的上述半导体层的表面上、耐压比上述开关元件低的低耐压元件。
最好是，本发明的实施形态的半导体装置还包括设置在上述第1埋入层与上述半导体基板之间、与该第1埋入层相邻接的第2导电型第2埋入层和设置在上述第1连接区域的周围、从上述半导体层的表面到达上述第2埋入层的第2导电型第2连接区域。
最好是，上述第1连接区域与上述第2连接区域电气地连接着。
最好是，上述开关元件为包含以下元件的横型半导体元件，它们是：上述半导体层的表面设置的第1导电型第1基极层，上述第1基极层内的上述半导体层的表面设置的上述第2导电型第1源极层，设置在上述半导体层的表面上、与上述第1源极层相隔开的第2导电型第1电场缓和层，上述第1电场缓和层内的上述半导体层的表面上设置的第1漏极层，中间隔着绝缘膜形成在上述第1电场缓和层与上述第1源极层之间的上述半导体层的表面上的第1栅电极。
最好是，上述低耐压元件包括设置在上述半导体层的表面、与上述开关元件相隔开的第2导电型第2电场缓和层和上述第2电场缓和层内的上述半导体层的表面上设置的上述第2导电型第2漏极层，从上述第2漏极层的端部延伸的上述第2电场缓和层的长度比从上述第1漏极层的端部延伸的上述第1电场缓和层的长度短。
上述低耐压元件为包括设置在上述半导体层的表面上的第1导电型第2基极层，设置在上述第2基极层内的上述半导体层的表面上的上述第2导电型第2源极层，上述第2电场缓和层，上述第2漏极层，中间隔着绝缘膜形成在上述第2电场缓和层与上述第2源极层之间的上述半导体层的表面上的第2栅电极层这些元件的横型半导体元件，也可以构成为从上述第2漏极层的端部向上述第2源极层延伸的上述第2电场缓和层的长度比从上述第1漏极层的端部向上述第1源极层延伸的上述第1电场缓和层还短。
上述低耐压元件为包括设置在上述半导体层的表面上的第1导电型第2基极层，设置在上述第2基极层内的上述半导体层的表面上的上述第2导电型第2源极层，上述第2电场缓和层，上述第2漏极层，中间隔着绝缘膜形成在上述第2电场缓和层与上述第2源极层之间的上述半导体层的表面上的第2栅电极层这些元件的横型半导体元件，也可以构成为从上述第2漏极层的端部到上述第2栅电极的端部的上述第2电场缓和层的长度比从上述第1漏极层的端部到上述第2栅电极的端部的上述第1电场缓和层的长度还短。
上述低耐压元件为由上述半导体层或上述第2基极层与上述第2电场缓和层构成的二极管，也可以构成为从上述第2漏极层的端部延伸的上述第2电场缓和层的长度比从上述第1漏极层的端部延伸的上述第1电场缓和层的长度还短。
上述低耐压元件为由上述半导体层或上述第2基极层与上述第2电场缓和层构成的二极管，也可以构成为从上述第2漏极层的端部到上述第2栅电极的端部的上述第2电场缓和层的长度比从上述第1漏极层的端部到上述第1栅电极的端部的上述第1电场缓和层的长度还短。
也可以构成为上述低耐压元件包括：上述半导体层的表面设置的第2导电型第2电场缓和层；上述第2电场缓和层内的上述半导体层的表面上设置的上述第2导电型第2漏极层；设置在上述第2电场缓和层内的上述半导体层的表面上，比上述第1电场缓和层、第2电场缓和层、上述第1漏极层及上述第2漏极层中的任何一个都深的第2导电型第1深层。
也可以构成为上述第1连接区域附近的上述开关元件包括设置在上述第1电场缓和层内的上述半导体层的表面上，比上述第1电场缓和层、第2电场缓和层、上述第1漏极层及上述第2漏极层中的任何一个都深的第2导电型第2深层。
最好是，上述第1深层及第2深层的浓度比上述第1电场缓和层及第2电场缓和层的浓度高，扩散到大致相同的深度。
发明效果
如果采用本发明的半导体装置，能够降低无效电流并能抑制基板电流。
附图的简要说明
图1依照本发明的实施形态的LDMOS区域的俯视图
图2依照本发明的第1实施形态的半导体装置100的剖视图
图3依照本发明的第2实施形态的半导体装置200的剖视图
图4依照本发明的第3实施形态的半导体装置300的剖视图
图5依照本发明的第4实施形态的半导体装置400的剖视图
图6依照本发明的第5实施形态的半导体装置500的剖视图
图7与图1不同的实施形态的LDMOS区域的俯视图
图8使用了LDMOS的一般的电源开关电路的电路图
图9 LDMOS2的放大剖视图
本发明的实施形态
下面参照附图说明本发明的实施形态。实施形态并非限制本发明。
图1为依照本发明的实施形态的LDMOS区域的俯视图。该LDMOS区域分为第1漂移区域和第2漂移区域。第2漂移区域围绕第1漂移区域的周围设置。P型连接区域160围绕第2漂移区域的周围设置。而且，N型连接区域170围绕连接区域160设置。在连接区域170的周边设置有控制LDMOS的控制电路等外围逻辑电路(图中没有示出)。
第2漂移区域在图1所示的任何一个平面区域中都夹在第1漂移区域与连接区域160之间。即，第2漂移区域比第1漂移区域更靠近连接区域160的近旁。
图2至图6为图1所示的LDMOS区域的沿X-X线的放大剖视图。
图2为依照本发明的第1实施形态的半导体装置100的剖视图。虽然为了流过大的电流而在第1漂移区域设置了很多LDMOS，但图2至图6只表示了其中的一部分。第1漂移区域内形成的LDMOS10包括P型硅基板110、N-型半导体层120、P型半导体层130、P型埋入层140、N型埋入层150、P型连接区域160和N型连接区域170。
半导体层120为设置在硅基板110上的N-型外延层。半导体层130为设置在半导体层120内的P型阱扩散层。
埋入层140和埋入层150设置在硅基板110与半导体层130之间。以连接从半导体层130的表面至埋入层140这样的方式设置连接区域160，以连接从半导体层130的表面至埋入层150这样的方式设置连接区域170。
P型基极层180、N+型源极层182、N-型电场缓和层184及N+型漏电层186设置在半导体层130的表面区域。电场缓和层184设置在半导体层130的表面、与源极层182相隔开。漏电层186设置在电场缓和层184内的半导体层130的表面、与基极层180相隔开。而且，栅电极、源电极及漏电极设置在半导体层130的表面上。
而第2漂移区域内形成的LDMOS20在电场缓和层184的横方向上的宽度与LDMOS10不同。LDMOS20的其他构成要素与LDMOS10的构成要素相同。横方向为电荷在紧挨栅电极的下面的通道内流动的方向。换言之，横方向为从漏电层186到源极层182的方向或者其反方向。“宽度”意为该横方向的长度。
LDMOS20的电场缓和层184的宽度比LDMOS10的电场缓和层184的窄。即，在LDMOS20中从漏电层186的端部向源极层182延伸的电场缓和层184的长度比在LDMOS10中该长度短。
如果采用本实施形态，在第1漂移区域与第2漂移区域中栅电极间的间距是相同的。因此，在将栅电极作为屏蔽自调整地形成电场缓和层184时，电场缓和层184的宽度在LDMOS10及LDMOS20中大致相等。
但是，用光刻法在电场缓和层184内形成比LDMOS10的漏电层186宽的LDMOS20的漏电层186。其结果，在形成了漏电层186以后，LDMOS20的电场缓和层184的宽度比LDMOS10的电场缓和层的宽度窄。即，如果采用本实施形态，电场缓和层184的宽度受漏电层186的宽度控制。
一般地，LDMOS的源电极-漏极之间的耐压由漏电层的端部到栅电极的端部的电场缓和层的长度决定。例如，LDMOS10的耐压由L1的大小来决定。LDMOS20的耐压由L2的大小来决定。L1为LDMOS10中漏电层的端部到栅电极的端部的电场缓和层的长度。L2为LDMOS20中漏电层的端部到栅电极的端部的电场缓和层的长度。
如果采用本实施形态，由于在漏电层186形成后LDMOS20的电场缓和层184的宽度比LDMOS10的电场缓和层的宽度窄，因此L2比L1小。因此，LDMOS20的耐压比LDMOS10的耐压小。所以，在例如图8中，当LDMOS10及20同时接通、给漏电极提供高电压或者大电流时，LDMOS20比LDMOS10提前雪崩击穿。因此，电流不通过LDMOS10，而通过LDMOS20，而且通过埋入层140和连接区域160流向接地GND。如图1所示，第2漂移区域设置在连接区域160的近旁。因此，电子空穴漂过埋入层140的距离变得比较短，所以埋入层140与埋入层150之间产生的电位差比以往的小。其结果，由N+型漏电层186、187、P型半导体层130、P型埋入层140及N型埋入层150构成的寄生NPN双极性晶体管难以被激活。这样，通过维持寄生双极性晶体管的不激活性不变，LDMOS10及20中流过的无效电流变小。
本实施形态由于源电极与短路插件相连接，因此在漏电极上施加比接地电位低的电位时，基板电流不在硅基板110中流动。因此，本实施形态不给外围逻辑电路带来不利影响。
图3为依照本发明的第2实施形态的半导体装置200的剖视图。在第1实施形态中，第2漂移区域的栅电极之间的间距与第1漂移区域的栅电极之间的间距相同。但在本实施形态中，第2漂移区域的栅电极的间距P2比第1漂移区域的栅电极的间距P1窄，这一点与第1实施形态不同。
因此，在利用栅电极自我调整地形成电场缓和层184时，电场缓和层184的宽度变得比电场缓和层184的宽度窄。其结果，不改变漏电层186的宽度，也能够使LDMOS20的电场缓和层184的宽度比LDMOS10的电场缓和层的宽度窄。即，在本实施形态中，电场缓和层184的宽度受栅电极间的间距的控制。
如果采用本实施形态，由于间距P2比间距P1窄，因此L2比L1小。所以，本实施形态具有与第1实施形态相同的效果。
并且，在第1及第2实施形态中，将栅电极作为屏蔽自我调整地形成电场缓和层184。但是，电场缓和层184可以利用光刻法用阻挡屏蔽(resist mask)形成。此时，电场缓和层184的宽度受阻挡屏蔽的控制。
图4为依照本发明的第3实施形态的半导体装置300的剖视图。本实施形态在第2漂移区域内不形成栅电极，这一点与第2实施形态不同。因此，在本实施形态中，第2漂移区域内不形成LDMOS，由N-型电场缓和层184和基极层180形成二极管30。
在第2漂移区域中，从漏电层186的端部向横方向延伸的电场缓和层184的长度L3比L1短。因此，二极管30的耐压比LDMOS10的耐压低。其结果，本实施形态具有与第1及第2实施形态相同的效果。
通过扩展第2漂移区域中漏电层186的宽度，可以使L3比L1短。并且，也可以不改变漏电层186的宽度，而通过使第2漂移区域中的电场缓和层184的宽度本身变窄，使L3比L1短。
并且，LDMOS10的耐压由从漏电层186的端部到栅电极的端部的电场缓和层184的长度决定，但由于没有栅电极，因此二极管30的耐压由从漏电层186的端部延伸的电场缓和层184的长度决定。
由于二极管30的耐压比LDMOS10的耐压低，因此本实施形态具有与第1及第2实施形态相同的效果。如果采用本实施形态，第2漂移区域的二极管30能够保护第1漂移区域的LDMOS10。例如，在用ESD等给漏电极施加大的电压的情况下，第2漂移区域中的由漏电层186、半导体层130、埋入层140及埋入层150形成的寄生NPN晶体管的激活性比第1漂移区域中的同样的寄生NPN晶体管变得容易。因此，能够将电流集中在二极管30中，保护LDMOS10免受ESD等的损害。
图5为依照本发明的第4实施形态的半导体装置400的剖视图。本实施形态在第2漂移区域中设置了深(deep)层185，在这一点上与第1实施形态不同。并且，本实施形态在第2漂移层的电场缓和层184及漏电层186的宽度与第1漂移层的它们的宽度相同这一点上与第1实施形态不同。
从深层185的下端到埋入层140的距离d2比从电场缓和层184或者漏电层186的下端到埋入层140的距离d1短。深层185的不纯物的浓度比电场缓和层184的不纯物的浓度高。因此，从深层185向半导体层130扩散的耗尽层能够容易地到达埋入层140。因此，当漏电极上施加高电压时，深层185与半导体层130之间的结合点(junction)比第1漂移区域的LDMOS10提前击穿。因此，本实施形态也能够获得与第1实施形态相同的效果。
图6为依照本发明的第5实施形态的半导体装置500的剖视图。本实施形态在第2漂移区域中形成栅电极，这一点与第4实施形态不同。其他的构成要素与第4实施形态相同。本实施形态与第4实施形态同样动作。因此，本实施形态也能够获得与第1实施形态相同的效果。
虽然第1至第5实施形态的LDMOS区域具有图1所示的平面形状，但LDMOS区域不局限于这样的平面形状。
例如图7所示那样，LDMOS区域也可以分成第1LDMOS区域和第2LDMOS区域。虽然分割的LDMOS区域的个数没有特别的限制，但各LDMOS区域的第2漂移区域最好分别被P型连接区域160所包围。
如图7所示那样，第2漂移区域的宽度可以是比图1所示的宽度W宽的宽度W′。并且，虽然第2漂移区域中形成的LDMOS或二极管只在最靠近连接区域160形成1个，但也可以在连接区域160的近旁形成多个。
虽然在第5实施形态中，第2漂移区域中设置的深层185只在最靠近连接区域160的地方形成1个LDMOS，但也可以在连接区域160的近旁形成多个LDMOS。
虽然第1至第5实施形态具有N型埋入层150和N型连接区域170，但N型埋入层150和N型连接区域170并不是必需的构成要素。没有这些构成要素的形态也可以有上述效果。
即使交换上述实施形态的各构成要素的导电型，也不会失去其效果。

Claims (12)

1.一种半导体装置，其特征在于，包括：具有主表面的半导体基板；设置在上述半导体基板的主表面上的第1导电型半导体层；在上述半导体层与上述半导体基板之间设置的第1导电型的第1埋入层；设置在上述第1埋入层的周围、从上述半导体层的表面到达上述第1埋入层的第1导电型的第1连接区域；设置在位于上述第1埋入层上的上述半导体层的表面设置的开关元件；设置在比上述开关元件靠近上述第1连接区域的上述半导体层的表面上、耐压比上述开关元件低的低耐压元件。
2.如权利要求1所述的半导体装置，其特征在于，还包括设置在上述第1埋入层与上述半导体基板之间、与该第1埋入层相邻的第2导电型第2埋入层；和设置在上述第1连接区域的周围、从上述半导体层的表面到达上述第2埋入层的第2导电型的第2连接区域。
3.如权利要求2所述的半导体装置，其特征在于，上述第1连接区域与上述第2连接区域电连接。
4.如权利要求1至3中的任何一项所述的半导体装置，其特征在于，上述开关元件为包含以下元件的横型半导体元件，这些元件是：在上述半导体层的表面设置的第1导电型第1基极层；在上述第1基极层内的上述半导体层的表面设置的上述第2导电型第1源极层；设置在上述半导体层的表面上、与上述第1源极层相隔开的第2导电型第1电场缓和层；在上述第1电场缓和层内的上述半导体层的表面设置的第1漏极层；中间隔着绝缘膜形成在上述第1电场缓和层与上述第1源极层之间的上述半导体层的表面上的第1栅电极。
5.如权利要求4所述的半导体装置，其特征在于，上述低耐压元件包括设置在上述半导体层的表面、与上述开关元件隔开的第2导电型第2电场缓和层；和在上述第2电场缓和层内的上述半导体层的表面设置的上述第2导电型第2漏极层，
从上述第2漏极层的端部延伸的上述第2电场缓和层的长度比从上述第1漏极层的端部延伸的上述第1电场缓和层的长度短。
6.如权利要求5所述的半导体装置，其特征在于，上述低耐压元件为包括下述元件的横型半导体元件，这些元件是：设置在上述半导体层的表面上的第1导电型第2基极层、设置在上述第2基极层内的上述半导体层的表面上的上述第2导电型第2源极层、上述第2电场缓和层、上述第2漏极层、中间隔着绝缘膜形成在上述第2电场缓和层与上述第2源极层之间的上述半导体层的表面上的第2栅电极层，
从上述第2漏极层的端部向上述第2源极层延伸的上述第2电场缓和层的长度，比从上述第1漏极层的端部向上述第1源极层延伸的上述第1电场缓和层短。
7.如权利要求5所述的半导体装置，其特征在于，上述低耐压元件为包括下述元件的横型半导体元件，这些元件是：设置在上述半导体层的表面上的第1导电型第2基极层、设置在上述第2基极层内的上述半导体层的表面上的上述第2导电型第2源极层、上述第2电场缓和层、上述第2漏极层、中间隔着绝缘膜形成在上述第2电场缓和层与上述第2源极层之间的上述半导体层的表面上的第2栅电极层，
从上述第2漏极层的端部到上述第2栅电极的端部的上述第2电场缓和层的长度，比从上述第1漏极层的端部到上述第2栅电极的端部的上述第1电场缓和层的长度短。
8.如权利要求5所述的半导体装置，其特征在于，上述低耐压元件为由上述半导体层或上述第2基极层与上述第2电场缓和层构成的二极管，从上述第2漏极层的端部延伸的上述第2电场缓和层的长度，比从上述第1漏极层的端部延伸的上述第1电场缓和层的长度短。
9.如权利要求5所述的半导体装置，其特征在于，上述低耐压元件为由上述半导体层或上述第2基极层与上述第2电场缓和层构成的二极管，从上述第2漏极层的端部到上述第2栅电极的端部的上述第2电场缓和层的长度，比从上述第1漏极层的端部到上述第1栅电极的端部的上述第1电场缓和层的长度短。
10.如权利要求4所述的半导体装置，其特征在于，上述低耐压元件包括：在上述半导体层的表面设置的第2导电型第2电场缓和层；上述第2电场缓和层内的上述半导体层的表面上设置的上述第2导电型第2漏极层；设置在上述第2电场缓和层内的上述半导体层的表面上，比上述第1电场缓和层、第2电场缓和层、上述第1漏极层及上述第2漏极层中的任何一个都深的第2导电型第1深层。
11.如权利要求10所述的半导体装置，其特征在于，上述第1连接区域附近的上述开关元件还包括设置在上述第1电场缓和层内的上述半导体层的表面上，比上述第1电场缓和层、第2电场缓和层、上述第1漏极层及上述第2漏极层中的任何一个都深的第2导电型第2深层。
12.如权利要求11所述的半导体装置，其特征在于，上述第1深层及上述第2深层的浓度比上述第1电场缓和层及第2电场缓和层的浓度高，扩散到大致相同的深度。
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