JP2003224244A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】ブリッジ回路のＭＯＳＦＥＴを１つのチップに
形成した場合に、寄生トランジスタによる寄生効果で素
子が破壊されることを防ぐ。 【解決手段】横型ＭＯＳＦＥＴのソース領域４、ドレイ
ン領域５、ｐウェル領域３が形成されるｎウェル領域２
にアノード電極１５を設けてショットキー接合１６を形
成する。順方向バイアスされる可能性のあるＰＮ接合に
並列に多数キャリアデバイスであるショットキーバリア
ダイオードを接続することで、ＰＮ接合が順バイアスさ
れ少数キャリアが発生しないようにし、寄生効果を抑制
する。
形成した場合に、寄生トランジスタによる寄生効果で素
子が破壊されることを防ぐ。 【解決手段】横型ＭＯＳＦＥＴのソース領域４、ドレイ
ン領域５、ｐウェル領域３が形成されるｎウェル領域２
にアノード電極１５を設けてショットキー接合１６を形
成する。順方向バイアスされる可能性のあるＰＮ接合に
並列に多数キャリアデバイスであるショットキーバリア
ダイオードを接続することで、ＰＮ接合が順バイアスさ
れ少数キャリアが発生しないようにし、寄生効果を抑制
する。
Description
【０００１】
【発明の属する技術分野】この発明はパワー半導体素子
とその駆動保護回路等を同一チップ上に集積したインテ
リジェントスイッチングデバイス、さらに詳しくはパワ
ー半導体素子の寄生トランジスタの動作を抑制する為
に、ショットキーバリアダイオードを内臓したインテリ
ジェントスイッチングデバイスに関する。
とその駆動保護回路等を同一チップ上に集積したインテ
リジェントスイッチングデバイス、さらに詳しくはパワ
ー半導体素子の寄生トランジスタの動作を抑制する為
に、ショットキーバリアダイオードを内臓したインテリ
ジェントスイッチングデバイスに関する。
【０００２】
【従来の技術】図10は、従来のインテリジェントスイッ
チングデバイスの出力段に使用されるパワー半導体素子
であるMOSFETの断面構造図である。図10において、ｐ型
半導体基板１の表面にｎウェル領域２が形成され、さら
にｎウェル領域２の表面にｐウェル領域３が形成されて
いる。
チングデバイスの出力段に使用されるパワー半導体素子
であるMOSFETの断面構造図である。図10において、ｐ型
半導体基板１の表面にｎウェル領域２が形成され、さら
にｎウェル領域２の表面にｐウェル領域３が形成されて
いる。
【０００３】ｐウェル領域３の表面には、ｎ+ソース領
域４とｎ+ドレイン領域５が形成されている。そして更
に、ｎ+ドレイン領域５を取り囲むように、比較的低濃
度のｎオフセット領域６が形成され、ｎ+ドレイン領域
５とｐウェル領域３間のPN接合の電界を緩和する構造と
なっている。ｎ+ソース領域４とｎオフセット領域６に
挟まれたｐウェル領域３の表面にはゲート酸化膜７を介
してゲート電極８が形成されている。ゲート電極８のド
レイン側の側端は、側端でのゲート電極直下の電界を緩
和する目的でゲート酸化膜７よりも厚いLOCOS酸化膜19
が形成されている。また、ｐウェル領域３の表面にはｐ
+コンタクト領域９がｎ+ソース領域４と隣接して形成さ
れ、ソース電極10にｎ+ソース領域４と共通に接続され
ている。
域４とｎ+ドレイン領域５が形成されている。そして更
に、ｎ+ドレイン領域５を取り囲むように、比較的低濃
度のｎオフセット領域６が形成され、ｎ+ドレイン領域
５とｐウェル領域３間のPN接合の電界を緩和する構造と
なっている。ｎ+ソース領域４とｎオフセット領域６に
挟まれたｐウェル領域３の表面にはゲート酸化膜７を介
してゲート電極８が形成されている。ゲート電極８のド
レイン側の側端は、側端でのゲート電極直下の電界を緩
和する目的でゲート酸化膜７よりも厚いLOCOS酸化膜19
が形成されている。また、ｐウェル領域３の表面にはｐ
+コンタクト領域９がｎ+ソース領域４と隣接して形成さ
れ、ソース電極10にｎ+ソース領域４と共通に接続され
ている。
【０００４】更に、ｎウェル領域２の表面には、ｎ+コ
ンタクト領域12が形成されてｎウェル電極13に接続され
ている。このような構造は、ｐウエル領域とｎウエル領
域が共に基板とＰＮ接合により分離されているため、ソ
ース電位、ドレイン電位に対する設計の自由度が高く、
インテリジェントスイッチングデバイス、特に複数の出
力段ＭＯＳＦＥＴを持ち、それらのソース電位、ドレイ
ン電位が異なるような用途に適している。なお、実際
は、ゲート電極８とソース電極１０との間等、電位の異
なる電極間には層間絶縁膜が介在するが、以降の図では
省略してある。
ンタクト領域12が形成されてｎウェル電極13に接続され
ている。このような構造は、ｐウエル領域とｎウエル領
域が共に基板とＰＮ接合により分離されているため、ソ
ース電位、ドレイン電位に対する設計の自由度が高く、
インテリジェントスイッチングデバイス、特に複数の出
力段ＭＯＳＦＥＴを持ち、それらのソース電位、ドレイ
ン電位が異なるような用途に適している。なお、実際
は、ゲート電極８とソース電極１０との間等、電位の異
なる電極間には層間絶縁膜が介在するが、以降の図では
省略してある。
【０００５】ｐ基板上に埋め込みｎ＋領域を設け、その
上にｎエピタキシャル層を設け、この部分にショットキ
ーバリアダイオードを形成し、ＭＯＳＦＥＴのボディダ
イオードに同一領域内で並列接続することによりボディ
ダイオードの寄生動作を抑制しているものがある（例え
ば、特許文献１参照。）。また、ＭＯＳＦＥＴの基板
（ドレイン）領域の表面にショットキーバリアダイオー
ドを形成し、ＭＯＳＦＥＴのボディダイオードに同一チ
ップ上で並列接続することによりボディダイオードの寄
生動作を抑制しているものもある（例えば、特許文献２
参照。）。
上にｎエピタキシャル層を設け、この部分にショットキ
ーバリアダイオードを形成し、ＭＯＳＦＥＴのボディダ
イオードに同一領域内で並列接続することによりボディ
ダイオードの寄生動作を抑制しているものがある（例え
ば、特許文献１参照。）。また、ＭＯＳＦＥＴの基板
（ドレイン）領域の表面にショットキーバリアダイオー
ドを形成し、ＭＯＳＦＥＴのボディダイオードに同一チ
ップ上で並列接続することによりボディダイオードの寄
生動作を抑制しているものもある（例えば、特許文献２
参照。）。
【０００６】
【特許文献１】特開平１０−２８４７３１号公報
【特許文献２】米国特許第４８１１０６５号明細書
【０００７】
【発明が解決しようとする課題】図11は、前記図10のよ
うな構造を有する出力段のＭＯＳＦＥＴを備えたインテ
リジェントスイッチングデバイスの適用回路図である。
図11は、単相ブリッジ構成の回路で、電源電位Vccと基
準電位GND間に２個のMOSFETQ3,Q1を直列接続し、さらに
２個のMOSFETQ4,Q2を直列接続したものを並列接続して
いる。そして、MOSFETQ3とMOSFETQ1の接続点とMOSFETQ4
とMOSFETQ2の接続点の間には負荷が接続されており、MO
SFETQ1とMOSFETQ4、MOSFETQ2とMOSFETQ3を図示されてい
ない駆動回路から信号を与えて交互にスイッチングさせ
る。このスイッチングにより負荷に左から右あるいはそ
の逆の方向に電流を流すことができる。この様な回路で
は負荷がモーターなどの誘導性負荷であることが多い。
しかしながら、誘導性負荷の場合、図10の様な複雑な接
合構造を有するMOSFETを使用した場合に、寄生効果によ
り不具合が生じ易い。
うな構造を有する出力段のＭＯＳＦＥＴを備えたインテ
リジェントスイッチングデバイスの適用回路図である。
図11は、単相ブリッジ構成の回路で、電源電位Vccと基
準電位GND間に２個のMOSFETQ3,Q1を直列接続し、さらに
２個のMOSFETQ4,Q2を直列接続したものを並列接続して
いる。そして、MOSFETQ3とMOSFETQ1の接続点とMOSFETQ4
とMOSFETQ2の接続点の間には負荷が接続されており、MO
SFETQ1とMOSFETQ4、MOSFETQ2とMOSFETQ3を図示されてい
ない駆動回路から信号を与えて交互にスイッチングさせ
る。このスイッチングにより負荷に左から右あるいはそ
の逆の方向に電流を流すことができる。この様な回路で
は負荷がモーターなどの誘導性負荷であることが多い。
しかしながら、誘導性負荷の場合、図10の様な複雑な接
合構造を有するMOSFETを使用した場合に、寄生効果によ
り不具合が生じ易い。
【０００８】図12は、MOSFETQ1あるいはMOSFETQ2に図10
のMOSFETを適用した場合の寄生効果を説明するための図
である。図12では、MOSFETQ3あるいはMOSFEＴQ4がオン
状態で、MOSFETQ1あるいはMOSFETQ2のｎウェル領域２を
最も高い電位であるVccに接続した場合に対応する。な
お、図12では簡単化のため図10で示してあったｎオフセ
ット領域６、LOCOS酸化膜19等を省略して記載してあ
る。
のMOSFETを適用した場合の寄生効果を説明するための図
である。図12では、MOSFETQ3あるいはMOSFEＴQ4がオン
状態で、MOSFETQ1あるいはMOSFETQ2のｎウェル領域２を
最も高い電位であるVccに接続した場合に対応する。な
お、図12では簡単化のため図10で示してあったｎオフセ
ット領域６、LOCOS酸化膜19等を省略して記載してあ
る。
【０００９】図11において、MOSFETQ3とMOSFETQ2がオン
し、負荷（誘導性負荷）の左側から右側に電流が流れて
いる場合を考える。この時点でMOSFETQ3を遮断した場合
には、誘導性負荷に電流を流し続けようとする起電力が
発生しMOSFETQ1とMOSFETQ3の接続点の電位は基準電位で
あるGNDより低くなる。図12において、GND電位に接続さ
れたソース電極10に対しドレイン電極11がPN接合のえん
そう電圧（〜０．７V）より低くなると、ｐウェル領域
３とｎ+ドレイン領域５のPN接合が順方向バイアスさ
れ、ｎウェル領域２、ｐウェル領域３、ｎ +ドレイン領
域５で構成される寄生トランジスタQp1にベース電流が
流れ、寄生トランジスタQp1のコレクタ電流がVccから負
荷に向かって流れる。図14は、この様子を図11の寄生ト
ランジスタQp1を寄生トランジスタQpとして付加して示
した等価回路であり、ベース電流Ibによりコレクタ電流
Icが流れる。
し、負荷（誘導性負荷）の左側から右側に電流が流れて
いる場合を考える。この時点でMOSFETQ3を遮断した場合
には、誘導性負荷に電流を流し続けようとする起電力が
発生しMOSFETQ1とMOSFETQ3の接続点の電位は基準電位で
あるGNDより低くなる。図12において、GND電位に接続さ
れたソース電極10に対しドレイン電極11がPN接合のえん
そう電圧（〜０．７V）より低くなると、ｐウェル領域
３とｎ+ドレイン領域５のPN接合が順方向バイアスさ
れ、ｎウェル領域２、ｐウェル領域３、ｎ +ドレイン領
域５で構成される寄生トランジスタQp1にベース電流が
流れ、寄生トランジスタQp1のコレクタ電流がVccから負
荷に向かって流れる。図14は、この様子を図11の寄生ト
ランジスタQp1を寄生トランジスタQpとして付加して示
した等価回路であり、ベース電流Ibによりコレクタ電流
Icが流れる。
【００１０】一方、この構造のMOSFETではｎウェル領域
２とドレイン領域５を共通の配線で接続することも可能
である。図13に、この場合の寄生効果を説明する構造を
示す。この場合には、ｎウェル領域２-1とドレイン領域
５は同電位であるため図12における寄生NPNトランジス
タQp1は基本的に動作しない。しかしながら、ｐウェル
領域３とドレイン領域５間のPN接合と共にｐウェル領域
３とｎウェル領域２-1間およびｐ基板１とｎウェル領域
２-1間のPN接合も順方向バイアスされる。例えばMOSFET
Q1の近傍にMOSFETQ3あるいはMOSFETQ4等の高電位側のMO
SFETのｎウェル領域2-2等が存在する場合、図のQp2で示
されるNPNの寄生トランジスタQp2にベース電流が流れ、
この寄生トランジスタQp2がオンする。これを等価回路
であらわすと図12の場合と同様に、図14のQpにQp2が相
当し、Vccから負荷に向かってコレクタ電流が流れる。
２とドレイン領域５を共通の配線で接続することも可能
である。図13に、この場合の寄生効果を説明する構造を
示す。この場合には、ｎウェル領域２-1とドレイン領域
５は同電位であるため図12における寄生NPNトランジス
タQp1は基本的に動作しない。しかしながら、ｐウェル
領域３とドレイン領域５間のPN接合と共にｐウェル領域
３とｎウェル領域２-1間およびｐ基板１とｎウェル領域
２-1間のPN接合も順方向バイアスされる。例えばMOSFET
Q1の近傍にMOSFETQ3あるいはMOSFETQ4等の高電位側のMO
SFETのｎウェル領域2-2等が存在する場合、図のQp2で示
されるNPNの寄生トランジスタQp2にベース電流が流れ、
この寄生トランジスタQp2がオンする。これを等価回路
であらわすと図12の場合と同様に、図14のQpにQp2が相
当し、Vccから負荷に向かってコレクタ電流が流れる。
【００１１】次に、図15にMOSFETQ3あるいはMOSFETQ4の
ような高電位側のMOSFETに生じる寄生効果を説明する図
を示す。この場合、高電位側のMOSFETのドレインは最も
高い電位であるVccに接続されるため通常ｎウェル領域
２とドレイン領域５が接続された図15に示す接続構造と
なる。まず、図11の回路においてMOSFETQ4とMOSFETQ1が
オンし、負荷の右側から左側に電流が流れている場合を
考える。この時点でMOSFETQ１を遮断した場合に誘導性
負荷には電流を流し続けようとして起電力が発生するの
で、MOSFETQ3のソース電位はVccよりも高い電圧とな
る。このため図15において、ｐウェル領域３とドレイン
領域５及びｐウェル領域３とｎウェル領域２間のPN接合
が順バイアスされ、図15におけるPNPの寄生トランジス
タQp3のベース電流Ibが流れ寄生トランジスタQp3がオン
することにより負荷からGNDに電流が流れる。これを等
価回路で表すと図16の様になる。
ような高電位側のMOSFETに生じる寄生効果を説明する図
を示す。この場合、高電位側のMOSFETのドレインは最も
高い電位であるVccに接続されるため通常ｎウェル領域
２とドレイン領域５が接続された図15に示す接続構造と
なる。まず、図11の回路においてMOSFETQ4とMOSFETQ1が
オンし、負荷の右側から左側に電流が流れている場合を
考える。この時点でMOSFETQ１を遮断した場合に誘導性
負荷には電流を流し続けようとして起電力が発生するの
で、MOSFETQ3のソース電位はVccよりも高い電圧とな
る。このため図15において、ｐウェル領域３とドレイン
領域５及びｐウェル領域３とｎウェル領域２間のPN接合
が順バイアスされ、図15におけるPNPの寄生トランジス
タQp3のベース電流Ibが流れ寄生トランジスタQp3がオン
することにより負荷からGNDに電流が流れる。これを等
価回路で表すと図16の様になる。
【００１２】この様に寄生トランジスタによる寄生効果
が発生すると、PN接合が順バイアスされることによって
発生する少数キャリアがPN接合の逆回復時に電流集中を
起こすことによる素子破壊ばかりでなく、さまざまな寄
生素子によるラッチアップ破壊が発生し易いという課題
がある。本発明は、上記の課題に鑑みてなされたもので
あって、寄生トランジスタによる寄生効果で素子が破壊
されることを防ぐことを目的とする。
が発生すると、PN接合が順バイアスされることによって
発生する少数キャリアがPN接合の逆回復時に電流集中を
起こすことによる素子破壊ばかりでなく、さまざまな寄
生素子によるラッチアップ破壊が発生し易いという課題
がある。本発明は、上記の課題に鑑みてなされたもので
あって、寄生トランジスタによる寄生効果で素子が破壊
されることを防ぐことを目的とする。
【００１３】
【課題を解決するための手段】本発明は、この様な寄生
トランジスタによる寄生効果の発生を、順方向バイアス
される可能性のあるPN接合に並列に多数キャリアデバイ
スであるショットキーバリアダイオードを接続すること
で、PN接合が順バイアスされ少数キャリアが発生しない
ようにし、寄生効果の抑制を実現するものである。
トランジスタによる寄生効果の発生を、順方向バイアス
される可能性のあるPN接合に並列に多数キャリアデバイ
スであるショットキーバリアダイオードを接続すること
で、PN接合が順バイアスされ少数キャリアが発生しない
ようにし、寄生効果の抑制を実現するものである。
【００１４】順方向バイアスされる可能性のあるPN接合
に並列に接続したショットキーバリアダイオードは、そ
の順方向電圧をPN接合のえんそう電圧以下におさえ、寄
生効果を防止する。
に並列に接続したショットキーバリアダイオードは、そ
の順方向電圧をPN接合のえんそう電圧以下におさえ、寄
生効果を防止する。
【００１５】
【発明の実施の形態】図１は本発明の第1の実施例にお
けるショットキーバリアダイオード内臓MOSFETの概念を
示す断面構造図であり、図10と異なる点はｎウェル領域
２の表面にアノード電極１５を形成して、ｎウェル領域
２との界面にショットキー接合１６が形成されている点
である。本実施例では配線により、ｎ＋コンタクト領域
１２上に形成されたｎウェル電極１３がドレイン電極１
１に、アノード電極１５がソース電極１０にそれぞれ接
続されているので、アノード電極１５とｎウェル領域２
で構成されるショットキーバリアダイオードがｐウェル
領域３とドレイン領域５（ｎオフセット領域６を介す
る）で構成されるPN接合と並列に接続され寄生トランジ
スタのベース電流をショットキーバリアダイオードでバ
イパスし、寄生トランジスタの動作を抑制することが可
能となる。なお、本実施例ではｐ型半導体基板１上のｎ
ウエル領域２を１個のみ図示しているが、図11のような
適用回路ではMOSFET毎の複数のｎウェル領域２を設ける
必要がある。また、ｎウェル領域の電位が１種類で十分
な場合には、ｐ型半導体基板１とｎウェル領域２をｎ基
板に置き換えて、このｎ基板上にｐウェル３を形成する
ことも可能であることは言うまでもない。この場合は、
ｎ基板電位を本実施例のｎウェル領域２と同じ電位とす
れば良い。また、本実施例ではMOSFETが形成されたｎウ
ェル領域と共通の領域にショットキーバリアダイオード
のアノード及びカソード電極を形成しているが、別のｎ
ウェル領域上に形成しても良い。
けるショットキーバリアダイオード内臓MOSFETの概念を
示す断面構造図であり、図10と異なる点はｎウェル領域
２の表面にアノード電極１５を形成して、ｎウェル領域
２との界面にショットキー接合１６が形成されている点
である。本実施例では配線により、ｎ＋コンタクト領域
１２上に形成されたｎウェル電極１３がドレイン電極１
１に、アノード電極１５がソース電極１０にそれぞれ接
続されているので、アノード電極１５とｎウェル領域２
で構成されるショットキーバリアダイオードがｐウェル
領域３とドレイン領域５（ｎオフセット領域６を介す
る）で構成されるPN接合と並列に接続され寄生トランジ
スタのベース電流をショットキーバリアダイオードでバ
イパスし、寄生トランジスタの動作を抑制することが可
能となる。なお、本実施例ではｐ型半導体基板１上のｎ
ウエル領域２を１個のみ図示しているが、図11のような
適用回路ではMOSFET毎の複数のｎウェル領域２を設ける
必要がある。また、ｎウェル領域の電位が１種類で十分
な場合には、ｐ型半導体基板１とｎウェル領域２をｎ基
板に置き換えて、このｎ基板上にｐウェル３を形成する
ことも可能であることは言うまでもない。この場合は、
ｎ基板電位を本実施例のｎウェル領域２と同じ電位とす
れば良い。また、本実施例ではMOSFETが形成されたｎウ
ェル領域と共通の領域にショットキーバリアダイオード
のアノード及びカソード電極を形成しているが、別のｎ
ウェル領域上に形成しても良い。
【００１６】図２は、第1の実施例における図１の概念
の構造を実際にショットキーバリアダイオード内臓MOSF
ETとした平面構造図である。そして、図３は、図２のＸ
−Ｘ線の断面構造図である。この図２、図３では、ｎウ
ェル領域２内のｐウェル領域３内に図１におけるソース
電極およびドレイン電極を交互に配列して櫛歯状の電極
を構成している。アノード電極１５はｎウェル領域２に
接続されると共にソース集電電極２０を介してソース電
極１０に接続され、ｎウェル電極１３はコンタクト領域
１２に接続されると共にドレイン集電電極２１を介して
ドレイン電極１１に接続されている。アノード電極１５
下部にはショットキー接合１６がｐウェル領域３からパ
ンチスルーしない距離だけ離して形成されると共に、シ
ョットキー接合１６に対向するｎ+コンタクト領域１２
が必要な耐圧を確保できる距離だけ離して近接して形成
されている。この距離を必要な耐圧を確保できる範囲で
可能なかぎり短くすることで、ショットキーバリアダイ
オードの順方向電圧降下を少なくし、寄生効果を抑制す
るために必要なショットキーバリアダイオード面積を少
なくすることができる。
の構造を実際にショットキーバリアダイオード内臓MOSF
ETとした平面構造図である。そして、図３は、図２のＸ
−Ｘ線の断面構造図である。この図２、図３では、ｎウ
ェル領域２内のｐウェル領域３内に図１におけるソース
電極およびドレイン電極を交互に配列して櫛歯状の電極
を構成している。アノード電極１５はｎウェル領域２に
接続されると共にソース集電電極２０を介してソース電
極１０に接続され、ｎウェル電極１３はコンタクト領域
１２に接続されると共にドレイン集電電極２１を介して
ドレイン電極１１に接続されている。アノード電極１５
下部にはショットキー接合１６がｐウェル領域３からパ
ンチスルーしない距離だけ離して形成されると共に、シ
ョットキー接合１６に対向するｎ+コンタクト領域１２
が必要な耐圧を確保できる距離だけ離して近接して形成
されている。この距離を必要な耐圧を確保できる範囲で
可能なかぎり短くすることで、ショットキーバリアダイ
オードの順方向電圧降下を少なくし、寄生効果を抑制す
るために必要なショットキーバリアダイオード面積を少
なくすることができる。
【００１７】また、この様な実施例の構造は、ショット
キーバリアダイオードに流れる電流がｐウェル領域３直
下のｎウェル領域２を流れることがないため、この電流
によるｐウェル領域直下のｎウェル領域内電圧降下によ
りｐウェル領域とｎウェル領域のｐｎ接合が、順方向バ
イアスされることがなく、この意味でも寄生効果を抑制
する点で有利である。なお、本実施例ではショットキー
接合１６がｎ+コンタクト領域１２とｐウェル領域３に
挟まれた位置に形成されているが、逆にｎ+コンタクト
領域１２がショットキー接合１６とｐウェル領域３に挟
まれた位置に形成されていても良い。また、必要に応じ
てｎ+コンタクト領域１２とショットキー接合１６を交
互に配置することも可能である。この様にショットキー
接合１６をドレイン領域（ｎオフセット領域）内ではな
く、ｎウェル領域２に形成することでショットキーバリ
アダイオードをMOSFET周辺領域に形成することができ配
線が容易になる。このため、ショットキーバリアダイオ
ードの順方向電圧を十分低くおさえることが可能である
ため、PN接合が順方向バイアスされ寄生効果が発生する
ことを防ぐことが可能となる。第１の実施例によれば、
横型MOSFETのドレインではなくｎウェル領域上にショッ
トキー接合を形成し、ｎウェル領域をドレインに接続し
たため、比較的大面積のショットキー接合を容易に形成
することができる。また、ｎウェル領域は、ｎオフセッ
ト領域に比較して、深く低濃度であるため、ショットキ
ーバリアダイオードの耐圧をMOSFETの耐圧以上にするこ
とが容易であり、MOSFETのソース−ドレイン間耐圧がこ
れと並列接続されたショトキーバリアダイオードの耐圧
により制限されることがない。
キーバリアダイオードに流れる電流がｐウェル領域３直
下のｎウェル領域２を流れることがないため、この電流
によるｐウェル領域直下のｎウェル領域内電圧降下によ
りｐウェル領域とｎウェル領域のｐｎ接合が、順方向バ
イアスされることがなく、この意味でも寄生効果を抑制
する点で有利である。なお、本実施例ではショットキー
接合１６がｎ+コンタクト領域１２とｐウェル領域３に
挟まれた位置に形成されているが、逆にｎ+コンタクト
領域１２がショットキー接合１６とｐウェル領域３に挟
まれた位置に形成されていても良い。また、必要に応じ
てｎ+コンタクト領域１２とショットキー接合１６を交
互に配置することも可能である。この様にショットキー
接合１６をドレイン領域（ｎオフセット領域）内ではな
く、ｎウェル領域２に形成することでショットキーバリ
アダイオードをMOSFET周辺領域に形成することができ配
線が容易になる。このため、ショットキーバリアダイオ
ードの順方向電圧を十分低くおさえることが可能である
ため、PN接合が順方向バイアスされ寄生効果が発生する
ことを防ぐことが可能となる。第１の実施例によれば、
横型MOSFETのドレインではなくｎウェル領域上にショッ
トキー接合を形成し、ｎウェル領域をドレインに接続し
たため、比較的大面積のショットキー接合を容易に形成
することができる。また、ｎウェル領域は、ｎオフセッ
ト領域に比較して、深く低濃度であるため、ショットキ
ーバリアダイオードの耐圧をMOSFETの耐圧以上にするこ
とが容易であり、MOSFETのソース−ドレイン間耐圧がこ
れと並列接続されたショトキーバリアダイオードの耐圧
により制限されることがない。
【００１８】図４は、本発明の第２の実施例におけるシ
ョットキーバリアダイオード内臓MOSFETの平面構造図で
あり、図５は図４のY−Y線の断面図である。この図４、
図５で図２と異なる点は、ショットキー接合１６がソー
ス集電電極２０部直下に形成されている点と、ｎ+コン
タクト領域１２ａがソース集電電極２０の近傍に設けら
れてドレイン電極１１をドレイン集電電極２１から延長
した先端部分で直接ドレイン電極に接続している点であ
る。ソース集電電極あるいはドレイン集電電極は多くの
MOSFETセルからの電流を集めて流す必要があり、比較的
幅広い配線とする必要がある。このため、このソース集
電電極２０の部分に比較的大面積を必要とするショット
キーバリアダイオードを形成すると、ショットキーバリ
アダイオードを形成するためだけの特別な領域をあえて
形成する必要がなく、チップサイズの小型化を図る上で
有効である。なお、この実施例の場合には、ショットキ
ー接合１６の近傍にｎ+コンタクト領域１２ａを設けて
ドレイン電極に接続しているので、ショットキー接合１
６とｎ+コンタクト領域１２ａの距離を必要な耐圧を確
保しつつ、ショットキーバリアダイオードの順方向電圧
降下を少なくしている。
ョットキーバリアダイオード内臓MOSFETの平面構造図で
あり、図５は図４のY−Y線の断面図である。この図４、
図５で図２と異なる点は、ショットキー接合１６がソー
ス集電電極２０部直下に形成されている点と、ｎ+コン
タクト領域１２ａがソース集電電極２０の近傍に設けら
れてドレイン電極１１をドレイン集電電極２１から延長
した先端部分で直接ドレイン電極に接続している点であ
る。ソース集電電極あるいはドレイン集電電極は多くの
MOSFETセルからの電流を集めて流す必要があり、比較的
幅広い配線とする必要がある。このため、このソース集
電電極２０の部分に比較的大面積を必要とするショット
キーバリアダイオードを形成すると、ショットキーバリ
アダイオードを形成するためだけの特別な領域をあえて
形成する必要がなく、チップサイズの小型化を図る上で
有効である。なお、この実施例の場合には、ショットキ
ー接合１６の近傍にｎ+コンタクト領域１２ａを設けて
ドレイン電極に接続しているので、ショットキー接合１
６とｎ+コンタクト領域１２ａの距離を必要な耐圧を確
保しつつ、ショットキーバリアダイオードの順方向電圧
降下を少なくしている。
【００１９】また、図２のショットキー接合の配置構造
と図４のショットキー接合の配置構造を組み合わせて所
望なショットキーバリアダイオードの面積を確保するこ
とも可能であることは言うまでもない。第２の実施例に
よれば、ソース集電電極の配線直下にショットキー接合
を形成するため、面積効率良くショットキーバリアダイ
オードを形成することができる。
と図４のショットキー接合の配置構造を組み合わせて所
望なショットキーバリアダイオードの面積を確保するこ
とも可能であることは言うまでもない。第２の実施例に
よれば、ソース集電電極の配線直下にショットキー接合
を形成するため、面積効率良くショットキーバリアダイ
オードを形成することができる。
【００２０】図６は、本発明の第３の実施例におけるシ
ョットキーバリアダイオード内臓MOSFETの概念を示す断
面構造図である。図１と異なる点はショットキー接合１
６がｎウェル領域２の表面ではなく、ｎオフセット領域
６（ドレイン）上に形成され、アノード電極１５がソー
ス電極１０に配線によって接続されている点である。図
１の実施例のようにショットキー接合１６をｎウェル領
域２の表面に形成する場合、MOSFETのｐウェル領域３と
ｎ+ドレイン領域５（ｎオフセット領域６を介する）間
のPN接合をシヨットキーバリアダイオードでバイパスす
るためには、ｎウェル領域２とｎ+ドレイン領域５を共
通の電極で接続した図１３に示すような回路とする必要
があるが、本実施例では、直接MOSFETのソース−ドレイ
ン間にショットキーバリアダイオードが接続された構造
になるため、図１２に示すような回路接続の場合にも適
用可能である利点がある。なお、本実施例を含めすべて
の実施例でショットキー接合部の逆耐圧を安定的に確保
するために通常使用されるショットキー接合部の外周を
囲む耐圧構造であるｐガードリング領域は図示が省略さ
れているが、この様なガードリング構造を適用すること
が有効なことは言うまでもない。
ョットキーバリアダイオード内臓MOSFETの概念を示す断
面構造図である。図１と異なる点はショットキー接合１
６がｎウェル領域２の表面ではなく、ｎオフセット領域
６（ドレイン）上に形成され、アノード電極１５がソー
ス電極１０に配線によって接続されている点である。図
１の実施例のようにショットキー接合１６をｎウェル領
域２の表面に形成する場合、MOSFETのｐウェル領域３と
ｎ+ドレイン領域５（ｎオフセット領域６を介する）間
のPN接合をシヨットキーバリアダイオードでバイパスす
るためには、ｎウェル領域２とｎ+ドレイン領域５を共
通の電極で接続した図１３に示すような回路とする必要
があるが、本実施例では、直接MOSFETのソース−ドレイ
ン間にショットキーバリアダイオードが接続された構造
になるため、図１２に示すような回路接続の場合にも適
用可能である利点がある。なお、本実施例を含めすべて
の実施例でショットキー接合部の逆耐圧を安定的に確保
するために通常使用されるショットキー接合部の外周を
囲む耐圧構造であるｐガードリング領域は図示が省略さ
れているが、この様なガードリング構造を適用すること
が有効なことは言うまでもない。
【００２１】第３の実施例によれば、ｎオフセット領域
上にショットキー接合を形成するため、ｎウェルの電位
をドレイン電位にする必要がないので回路設計の制約条
件が少なくなる。 図7は本発明の第４の実施例におけ
るショットキーバリアダイオードの概念を示す断面構造
図であり、ｐ型半導体基板１の表面にｎウェル領域２が
形成され、さらにｎウェル領域２の表面にはｐウェル領
域３が形成されている。ｐウェル領域３の表面にはｎオ
フセット領域６が形成され、その表面には耐圧に応じて
所定の距離を離したアノード電極１５及びカソード電極
２４が形成されている。アノード電極１５はｎオフセッ
ト領域６とショットキー接合１６を形成し、カソード電
極２４直下にはカソード電極２４とオーミック接合を形
成するためのｎ＋カソード領域２５が形成されている。
また、アノード電極１５とカソード電極２４に挟まれた
ｎオフセット領域６の表面にはアノード電極近傍の電界
を緩和する目的でLOCOS酸化膜１９及びポリシリコンの
フィールドプレート２６が形成されている。一方、ｐウ
ェル領域３及びｎウェル領域２はそれぞれｐウェルコン
タクト領域２７、ｎ＋コンタクト領域１２を介してｐウ
ェル電極２８、ｎウェル電極１３に接続されている。
上にショットキー接合を形成するため、ｎウェルの電位
をドレイン電位にする必要がないので回路設計の制約条
件が少なくなる。 図7は本発明の第４の実施例におけ
るショットキーバリアダイオードの概念を示す断面構造
図であり、ｐ型半導体基板１の表面にｎウェル領域２が
形成され、さらにｎウェル領域２の表面にはｐウェル領
域３が形成されている。ｐウェル領域３の表面にはｎオ
フセット領域６が形成され、その表面には耐圧に応じて
所定の距離を離したアノード電極１５及びカソード電極
２４が形成されている。アノード電極１５はｎオフセッ
ト領域６とショットキー接合１６を形成し、カソード電
極２４直下にはカソード電極２４とオーミック接合を形
成するためのｎ＋カソード領域２５が形成されている。
また、アノード電極１５とカソード電極２４に挟まれた
ｎオフセット領域６の表面にはアノード電極近傍の電界
を緩和する目的でLOCOS酸化膜１９及びポリシリコンの
フィールドプレート２６が形成されている。一方、ｐウ
ェル領域３及びｎウェル領域２はそれぞれｐウェルコン
タクト領域２７、ｎ＋コンタクト領域１２を介してｐウ
ェル電極２８、ｎウェル電極１３に接続されている。
【００２２】ｎオフセット領域６は３重拡散の最表面の
拡散で形成するため、十分に深い拡散にすることが困難
である。したがって、十分な耐圧と低い順方向抵抗を得
るにはｎオフセット領域６の濃度及び深さはいわゆるRE
SURF条件（単位面積当たりの総不純物量≒1E12cm2）に
することが望ましい。この場合、カソード電極２４とｐ
ウェル領域３は耐圧保持状態即ち、ショットキー接合の
逆バイアス時に逆バイアスされている必要がある。さら
にアノード電極１５、ｐウェル領域３間のパンチスルー
電流が流れることを防止するにはｐウェル電極２８の電
位とアノード電極１５の電位を同電位にすることが好ま
しい。したがって、本実施例ではｐウェル電極２８とア
ノード電極１５は配線により接続している。
拡散で形成するため、十分に深い拡散にすることが困難
である。したがって、十分な耐圧と低い順方向抵抗を得
るにはｎオフセット領域６の濃度及び深さはいわゆるRE
SURF条件（単位面積当たりの総不純物量≒1E12cm2）に
することが望ましい。この場合、カソード電極２４とｐ
ウェル領域３は耐圧保持状態即ち、ショットキー接合の
逆バイアス時に逆バイアスされている必要がある。さら
にアノード電極１５、ｐウェル領域３間のパンチスルー
電流が流れることを防止するにはｐウェル電極２８の電
位とアノード電極１５の電位を同電位にすることが好ま
しい。したがって、本実施例ではｐウェル電極２８とア
ノード電極１５は配線により接続している。
【００２３】一方、ｐウェル領域３においてもｎウェル
領域２内の拡散領域であるため同様に十分に深い拡散に
することは困難である。したがって、十分な耐圧を得る
にはｐウェル領域３の濃度及び深さはいわゆるダブルRE
SURF条件（単位面積当たりの総不純物量≒2E12cm2）と
することが望ましい。この場合も同様にｎウェル領域
２、ｐウェル領域３間を逆バイアスすると共にカソード
電極２４、ｎウェル領域２間にパンチスルー電流が流れ
ることを防止するためｎウェル電極１３はカソード電極
２４と同電位とすることが望ましい。したがって、本実
施例ではカソード電極２４とｎウェル電極１３は配線に
より接続している。
領域２内の拡散領域であるため同様に十分に深い拡散に
することは困難である。したがって、十分な耐圧を得る
にはｐウェル領域３の濃度及び深さはいわゆるダブルRE
SURF条件（単位面積当たりの総不純物量≒2E12cm2）と
することが望ましい。この場合も同様にｎウェル領域
２、ｐウェル領域３間を逆バイアスすると共にカソード
電極２４、ｎウェル領域２間にパンチスルー電流が流れ
ることを防止するためｎウェル電極１３はカソード電極
２４と同電位とすることが望ましい。したがって、本実
施例ではカソード電極２４とｎウェル電極１３は配線に
より接続している。
【００２４】ｎウェル領域２の場合は、更に深い拡散領
域内に形成するわけではないので、深い低濃度の拡散と
することが比較的容易であるが、高耐圧が必要な場合は
同様にｎウェル領域２の濃度及び深さはダブルRESURF条
件（単位面積当たりの総不純物量≒2E12cm2）とするこ
とが有効である。この場合は同様にパンチスルー防止
と、ｎウェル領域２とｐ型半導体基板１を逆バイアスす
るために裏面電極１４とｐウェル電極２８の電位を同じ
にすることは有効である。また、本構造は横型MOSFETと
同一基板上に形成し、ドレイン電極１１とカソード電極
２４、ソース電極１0とアノード電極１５をそれぞれ短
い配線で接続することによりインダクタンスを最小限に
抑えMOSFETの寄生ダイオード、寄生トランジスタの動作
を有効に抑制することができ、また、ｎウェル領域、ｐ
ウェル領域、ｎオフセット領域等の製造条件をMOSFETと
ショットキーバリアダイオードで共通にすることでMOSF
ETとショットキーバリアダイオードの耐圧、オン抵抗
（順方向電圧）を同時に最適化でき、有用である。本構
造は断面図の奥行き方向へのストライプ形状とし図１に
おける２本の１点鎖線間の構造をピッチとして繰り返す
ことで櫛歯状の構造とし順方向抵抗を低減できることは
言うまでもない。このことは他の実施例でも同様であ
る。
域内に形成するわけではないので、深い低濃度の拡散と
することが比較的容易であるが、高耐圧が必要な場合は
同様にｎウェル領域２の濃度及び深さはダブルRESURF条
件（単位面積当たりの総不純物量≒2E12cm2）とするこ
とが有効である。この場合は同様にパンチスルー防止
と、ｎウェル領域２とｐ型半導体基板１を逆バイアスす
るために裏面電極１４とｐウェル電極２８の電位を同じ
にすることは有効である。また、本構造は横型MOSFETと
同一基板上に形成し、ドレイン電極１１とカソード電極
２４、ソース電極１0とアノード電極１５をそれぞれ短
い配線で接続することによりインダクタンスを最小限に
抑えMOSFETの寄生ダイオード、寄生トランジスタの動作
を有効に抑制することができ、また、ｎウェル領域、ｐ
ウェル領域、ｎオフセット領域等の製造条件をMOSFETと
ショットキーバリアダイオードで共通にすることでMOSF
ETとショットキーバリアダイオードの耐圧、オン抵抗
（順方向電圧）を同時に最適化でき、有用である。本構
造は断面図の奥行き方向へのストライプ形状とし図１に
おける２本の１点鎖線間の構造をピッチとして繰り返す
ことで櫛歯状の構造とし順方向抵抗を低減できることは
言うまでもない。このことは他の実施例でも同様であ
る。
【００２５】また、本構造は横型MOSFETと同一のｎウェ
ル領域内に形成することも可能であるし、異なるｎウェ
ル領域内に形成することも可能である。同じｎウェル領
域内に形成することはチップ内に占める面積を縮小でき
る点で有利であるが、別々のｎウェル領域内に形成する
場合はｎウェル領域の電位を異なるようにすることが可
能であるため、MOSFET以外の寄生効果の抑制、たとえば
入力保護用PNダイオードとの並列接続あるいはその置換
えとして本構造のシヨットキーダイオードを使用するこ
とにより、入力電位が基準電位よりPN接合のえんそう電
圧以下に低下する場合や電源電圧よりPN接合のえんそう
電圧以上高くなる場合の寄生効果抑制に有効である。
ル領域内に形成することも可能であるし、異なるｎウェ
ル領域内に形成することも可能である。同じｎウェル領
域内に形成することはチップ内に占める面積を縮小でき
る点で有利であるが、別々のｎウェル領域内に形成する
場合はｎウェル領域の電位を異なるようにすることが可
能であるため、MOSFET以外の寄生効果の抑制、たとえば
入力保護用PNダイオードとの並列接続あるいはその置換
えとして本構造のシヨットキーダイオードを使用するこ
とにより、入力電位が基準電位よりPN接合のえんそう電
圧以下に低下する場合や電源電圧よりPN接合のえんそう
電圧以上高くなる場合の寄生効果抑制に有効である。
【００２６】図８は本発明の第５の実施例で、図７と異
なる点はｐ型半導体基板１の代わりにｎ＋型半導体基板
２９が設けられ、ｎウェル領域の代わりにｎ型半導体層
３０が形成されている点である。本実施例は第４の実施
例と異なり、異なるｎウェル電位が必要でない用途に有
用である。ｎオフセット領域６、ｐウェル領域３は第４
の実施例と同様それぞれRESURF、ダブルRESURF条件と
し、アノード電極１５とｐウェル電極２８、カソード電
極２４とｎウェル電極１３と接続することが有効である
がｎ型半導体層３０はｐ型半導体基板が存在しないため
ｐウェル領域３とｎ型半導体層３０間の接合耐圧がショ
ットキーダイオードの耐圧より大幅に下回らない濃度に
少なくとも設計することが有効である。
なる点はｐ型半導体基板１の代わりにｎ＋型半導体基板
２９が設けられ、ｎウェル領域の代わりにｎ型半導体層
３０が形成されている点である。本実施例は第４の実施
例と異なり、異なるｎウェル電位が必要でない用途に有
用である。ｎオフセット領域６、ｐウェル領域３は第４
の実施例と同様それぞれRESURF、ダブルRESURF条件と
し、アノード電極１５とｐウェル電極２８、カソード電
極２４とｎウェル電極１３と接続することが有効である
がｎ型半導体層３０はｐ型半導体基板が存在しないため
ｐウェル領域３とｎ型半導体層３０間の接合耐圧がショ
ットキーダイオードの耐圧より大幅に下回らない濃度に
少なくとも設計することが有効である。
【００２７】図９は本発明の第６の実施例で、図７と異
なる点は図１０における横型MOSFETのオフセット領域表
面にｎ＋ドレイン領域５から所定の距離離れてアノード
電極１５が形成されている点である。本構造ではカソー
ド電極はMOSFETのドレイン電極と共用できるため、チッ
プ面積の縮小に有効である。
なる点は図１０における横型MOSFETのオフセット領域表
面にｎ＋ドレイン領域５から所定の距離離れてアノード
電極１５が形成されている点である。本構造ではカソー
ド電極はMOSFETのドレイン電極と共用できるため、チッ
プ面積の縮小に有効である。
【００２８】
【発明の効果】本発明によれば、同一の半導体チップ内
に端子電位の異なる複数のMOSFETを集積した場合に、複
雑な接合構造によりL負荷時の寄生効果による不具合が
生じ易いのを、MOSFETのソース−ドレイン間あるいはソ
ース−ｎウェル領域間にショットキーバリアダイオード
を挿入することで、寄生トランジスタの寄生効果を防止
することができる。そして、MOSFETと同一半導体チップ
上にショットキーバリアダイオードを形成するため、パ
ッケージへの収納が容易であり、実装面積を少なくする
ことができる。また、MOSFETの順方向バイアスされるｐ
ｎ接合をその近傍で、ショットキーバリアダイオードに
よってバイパスできるので、配線のL分によりショット
キーバリアダイオードにバイパス電流が流れにくくなる
ことがない。
に端子電位の異なる複数のMOSFETを集積した場合に、複
雑な接合構造によりL負荷時の寄生効果による不具合が
生じ易いのを、MOSFETのソース−ドレイン間あるいはソ
ース−ｎウェル領域間にショットキーバリアダイオード
を挿入することで、寄生トランジスタの寄生効果を防止
することができる。そして、MOSFETと同一半導体チップ
上にショットキーバリアダイオードを形成するため、パ
ッケージへの収納が容易であり、実装面積を少なくする
ことができる。また、MOSFETの順方向バイアスされるｐ
ｎ接合をその近傍で、ショットキーバリアダイオードに
よってバイパスできるので、配線のL分によりショット
キーバリアダイオードにバイパス電流が流れにくくなる
ことがない。
【図１】本発明の第1の実施例におけるショットキーバ
リアダイオード内臓MOSFETの概念を示す断面構造図
リアダイオード内臓MOSFETの概念を示す断面構造図
【図２】本発明の第１の実施例におけるショットキーバ
リアダイオード内臓MOSFETの平面構造図
リアダイオード内臓MOSFETの平面構造図
【図３】図２のＸ−Ｘ線の断面図
【図４】本発明の第２の実施例におけるショットキーバ
リアダイオード内臓MOSFETの平面構造図
リアダイオード内臓MOSFETの平面構造図
【図５】図４のＹ−Ｙ線の断面図
【図６】本発明の第３の実施例におけるショットキーバ
リアダイオード内臓MOSFETの概念を示す断面構造図
リアダイオード内臓MOSFETの概念を示す断面構造図
【図7】本発明の第4の実施例におけるショットキーバリ
アダイオードの概念を示す断面構造図
アダイオードの概念を示す断面構造図
【図8】本発明の第5の実施例におけるショットキーバリ
アダイオードの概念を示す断面構造図
アダイオードの概念を示す断面構造図
【図9】本発明の第6の実施例におけるショットキーバリ
アダイオードの概念を示す断面構造図
アダイオードの概念を示す断面構造図
【図１０】従来のMOSFETの断面構造図
【図１１】従来のMOSFETのブリッジ回路への適用を示し
た回路構成図
た回路構成図
【図１２】従来のMOSFETの寄生トランジスタを説明する
ための断面構造図
ための断面構造図
【図１３】従来のMOSFETの寄生トランジスタを説明する
ための他の断面構造図
ための他の断面構造図
【図１４】従来のMOSFETの寄生トランジスタを説明する
ための等価回路図
ための等価回路図
【図１５】従来のMOSFETの寄生トランジスタを説明する
ための更に他の断面構造図
ための更に他の断面構造図
【図１６】従来のMOSFETの寄生トランジスタを説明する
ための他の等価回路図
ための他の等価回路図
１ ｐ型半導体基板
２ ｎウェル領域
３ ｐウェル領域
４ ｎ+ソース領域
５ ｎ+ドレイン領域
６ ｎオフセット領域
７ ゲート酸化膜
８ ゲート電極
９ ｐ+コンタクト領域
１０ ソース電極
１１ ドレイン電極
１２ ｎ+コンタクト領域
１３ ｎウェル電極
１４ 裏面電極
１５ アノード電極
１６ ショットキー接合
１７ ｐ基板コンタクト領域
１８ 基準電位電極
１９ LOCOS酸化膜
２０ ソース集電電極
２１ ドレイン集電電極
２２ ｎ+コンタクト領域
２３ ｎウェル電極
２５ カソードコンタクト領域
２６ ポリシリコンフィールドプレート
２７ ｐウェルコンタクト領域
２８ ｐウェル電極
２９ ｎ+半導体基板
３０ ｎ型半導体層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/47
29/78
29/872
(72)発明者 神保 信一
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式 会社内
(72)発明者 伊倉 巧裕
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式 会社内
(72)発明者 藤平 龍彦
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式 会社内
(72)発明者 吉田 和彦
神奈川県川崎市川崎区田辺新田１番１号
富士電機株式 会社内
Ｆターム(参考） 4M104 CC03 FF01 GG09 GG18
5F038 AV06 BH01 BH18 EZ20
5F048 AA03 AC06 AC10 BA01 BB16
BC03 BC07 BE02 BE09 BF16
BF17 BF18 BH04 BH05 CC06
CC13 CC16 CC18
5F140 AA17 AB01 AB06 BA01 BD18
BD19 BF42 BF44 BH03 BH17
BH18 BH30 BH49 BJ25 CB07
CB08 CB10 CD09 DA08
Claims (21)
- 【請求項１】第１導電型半導体基板の第1主面上に形成
された少なくとも１つの第２導電型半導体領域と、該第
２導電型半導体領域内に形成された第１導電型半導体領
域と、該第１導電型半導体領域内に形成された第２導電
型ドレイン領域および第２導電型ソース領域と、該ドレ
イン領域およびソース領域に挟まれた、前記第１導電型
半導体領域表面上に形成されたゲート絶縁膜と、該ゲー
ト絶縁膜上に形成されたゲート電極と、前記第１導電型
半導体領域とソース領域とに接続されたソース電極と、
前記ドレイン領域に接続されたドレイン電極とを備えた
トランジスタにおいて、前記ドレイン電極にカソード電
極が接続され、前記ソース電極にアノード電極が接続さ
れたショットキーバリアダイオードを前記トランジスタ
と同一チップ上に備えることを特徴とする半導体装置。 - 【請求項２】前記第２導電型半導体領域の表面にアノー
ド電極およびカソード電極を形成し、アノード電極が前
記第２導電型半導体領域とショットキー接合を形成し、
カソード電極が前記第２導電型半導体領域とオーミック
接合を形成することによりショットキーバリアダイオー
ドを構成することを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】前記オーミック接合が第２導電型半導体領
域の表面に形成された第２導電型コンタクト領域による
ことを特徴とする請求項２に記載の半導体装置。 - 【請求項４】ショットキー接合とオーミック接合が近接
していることを特徴とする請求項２または請求項３に記
載の半導体装置。 - 【請求項５】第２導電型半導体基板の第1主面上に形成
された第１導電型半導体領域と、該第１導電型半導体領
域内に形成された第２導電型ドレイン領域および第２導
電型ソース領域と、該ドレイン領域およびソース領域に
挟まれた、前記第１導電型半導体領域表面上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲー
ト電極と、前記第１導電型半導体領域とソース領域とに
接続されたソース電極と、前記ドレイン領域に接続され
たドレイン電極とを備えたトランジスタにおいて、前記
ドレイン電極にカソード電極が接続され、前記ソース電
極にアノード電極が接続されたショットキーバリアダイ
オードを前記トランジスタと同一チップ上に備えること
を特徴とする半導体装置。 - 【請求項６】前記第２導電型半導体基板の表面にアノー
ド電極およびカソード電極を形成し、アノード電極が前
記第２導電型半導体基板とショットキー接合を形成し、
カソード電極が前記第２導電型半導体基板とオーミック
接合を形成することによりショットキーバリアダイオー
ドを構成することを特徴とする請求項５に記載の半導体
装置。 - 【請求項７】前記オーミック接合が第２導電型半導体基
板の表面に形成された第２導電型コンタクト領域による
ことを特徴とする請求項６に記載の半導体装置。 - 【請求項８】ショットキー接合とオーミック接合が近接
していることを特徴とする請求項６または請求項７に記
載の半導体装置。 - 【請求項９】ソース電極が櫛歯状であり、櫛歯の基部で
あるソース集電電極部直下にショットキー接合の部分が
形成されることを特徴とする請求項１乃至請求項８のい
ずれか１項に記載の半導体装置。 - 【請求項１０】前記ドレイン領域が比較的高濃度のドレ
イン高濃度領域と該ドレイン高濃度領域を覆う比較的低
濃度のオフセット領域からなることを特徴とする請求項
１乃至請求項９のいずれか１項に記載の半導体装置。 - 【請求項１１】前記ドレイン領域が比較的高濃度のドレ
イン高濃度領域と該ドレイン高濃度領域を覆う比較的低
濃度のオフセット領域からなり、アノード電極がオフセ
ット領域とショットキー接合を形成することを特徴とす
る請求項１または請求項５に記載の半導体装置。 - 【請求項１２】ショットキー接合の周囲に第１導電型ガ
ードリング領域を形成したことを特徴とする請求項２乃
至４と請求項６乃至１０のいずれか１項に記載の半導体
装置。 - 【請求項１３】第２導電型半導体領域表面に形成された
第１導電型半導体領域と、該第１導電型半導体領域内に
形成された第２導電型オフセット領域を備え、該オフセ
ット領域表面にアノード電極及びカソード電極が形成さ
れ、該カソード電極が前記オフセット領域とオーミック
接合を形成し、前記アノード電極が前記オフセット領域
とショットキー接合を形成する半導体装置。 - 【請求項１４】前記第１導電型半導体領域表面に該半導
体領域とオーミック接合を形成する第１電極を備え、該
電極が前記アノード電極に接続されていることを特徴と
する請求項１３に記載の半導体装置。 - 【請求項１５】前記アノード電極及び前記第1電極と前
記カソード電極間に、アノード電極直下のショットキー
接合が逆バイアスされ、前記第1導電型半導体領域と前
記第２導電型オフセット領域間の第１ＰＮ接合が逆バイ
アスされる方向に電圧を印加した場合に、前記ショット
キー接合のブレークダウン電圧以下の電圧で前記アノー
ド電極と前記カソード電極に挟まれたオフセット領域が
完全に空乏化するように第２導電型オフセット領域の単
位面積あたりの不純物総量が設定されていることを特徴
とする請求項１３に記載の半導体装置。 - 【請求項１６】前記第２導電型半導体領域表面に該半導
体領域とオーミック接合を形成する第2電極を備え、該
電極が前記カソード電極に接続されていることを特徴と
する請求項１３乃至１５のいずれか１項に記載の半導体
装置。 - 【請求項１７】前記カソード電極及び前記第２電極と前
記第１電極間に、前記第１ＰＮ接合が逆バイアスされ、
前記第1導電型半導体領域と前記第２導電型半導体領域
間の第２ＰＮ接合が逆バイアスされる方向に電圧を印加
した場合に、前記第１ＰＮ接合または第２ＰＮ接合のブ
レークダウン電圧以下の電圧で前記アノード電極と前記
カソード電極に挟まれた領域直下の第１導電型半導体領
域が完全に空乏化するように該第１導電型半導体領域の
単位面積あたりの不純物総量が設定されていることを特
徴とする請求項１６に記載の半導体装置。 - 【請求項１８】前記アノード電極とカソード電極に挟ま
れた前記オフセット領域の表面にフィールド酸化膜が形
成されていることを特徴とする請求項１３ないし１７の
いずれか１項に記載の半導体装置。 - 【請求項１９】前記第１導電型半導体基板の第1主面上
に形成された少なくとも１つの第２導電型半導体領域
と、該第２導電型半導体領域内に形成された第１導電型
半導体領域と、該第１導電型半導体領域内に形成された
第２導電型ドレイン領域および第２導電型ソース領域
と、該ドレイン領域およびソース領域に挟まれた、前記
第１導電型半導体領域表面上に形成されたゲート絶縁膜
と、該ゲート絶縁膜上に形成されたゲート電極と、前記
第１導電型半導体領域とソース領域とに接続されたソー
ス電極と、前記ドレイン領域に接続されたドレイン電極
とを備えたトランジスタと同一チップ上に、カソード電
極とアノード電極を形成することを特徴とする請求項１
３に記載の半導体装置。 - 【請求項２０】前記第２導電型半導体基板の第1主面上
に形成された第１導電型半導体領域と、該第１導電型半
導体領域内に形成された第２導電型ドレイン領域および
第２導電型ソース領域と、該ドレイン領域およびソース
領域に挟まれた、前記第１導電型半導体領域表面上に形
成されたゲート絶縁膜と、該ゲート絶縁膜上に形成され
たゲート電極と、前記第１導電型半導体領域とソース領
域とに接続されたソース電極と、前記ドレイン領域に接
続されたドレイン電極とを備えたトランジスタと同一チ
ップ上に、カソード電極とアノード電極を形成すること
を特徴とする請求項１３に記載の半導体装置。 - 【請求項２１】前記アノード電極を、第２導電型半導体
領域表面に形成された第１導電型半導体領域と、該第１
導電型半導体領域内に形成された第２導電型オフセット
領域および第２導電型ソース領域と、該オフセット領域
およびソース領域に挟まれた、前記第１導電型半導体領
域表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜
上に形成されたゲート電極と、前記第１導電型半導体領
域とソース領域とに接続されたソース電極と、前記オフ
セット領域に第２導電型高濃度ドレイン領域を介して接
続されたドレイン電極とを備えたトランジスタの第２導
電型オフセット領域表面に形成することを特徴とする半
導体装置。
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