KR100648276B1 - 역방향 다이오드가 구비된 수직형 디모스 소자 - Google Patents

역방향 다이오드가 구비된 수직형 디모스 소자 Download PDF

Info

Publication number
KR100648276B1
KR100648276B1 KR1020040106393A KR20040106393A KR100648276B1 KR 100648276 B1 KR100648276 B1 KR 100648276B1 KR 1020040106393 A KR1020040106393 A KR 1020040106393A KR 20040106393 A KR20040106393 A KR 20040106393A KR 100648276 B1 KR100648276 B1 KR 100648276B1
Authority
KR
South Korea
Prior art keywords
region
conductivity type
epitaxial layer
source region
bipolar transistor
Prior art date
Application number
KR1020040106393A
Other languages
English (en)
Other versions
KR20060067582A (ko
Inventor
장성필
김한구
전찬희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040106393A priority Critical patent/KR100648276B1/ko
Priority to US11/265,583 priority patent/US7417282B2/en
Priority to DE102005061378A priority patent/DE102005061378A1/de
Priority to TW094144195A priority patent/TWI284411B/zh
Publication of KR20060067582A publication Critical patent/KR20060067582A/ko
Application granted granted Critical
Publication of KR100648276B1 publication Critical patent/KR100648276B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Abstract

역방향 다이오드가 구비된 수직형 디모스 소자가 개시된다. 이 소자는
드레인 영역으로 부터 이격된 복수개의 소오스 영역을 포함한다. 상기 드레인 영역에 이웃하는 소오스 영역은 제 2 도전형의 바디 영역 내에 제 2 도전형의 고농도 확산층이 형성된 제 1 확산 구조이고, 다른 소오스 영역은 제 2 도전형의 바디 영역 내에 제 1 도전형의 고농도 확산층 및 제 2 도전형의 고농도 확산층이 형성된 제 2 확산 구조이다. 상기 드레인 영역에 이웃하는 소오스 영역의 불순물 확산구조를 변경하여 다이오드로 동작하게 함으로써 ESD 또는 EOS에 강한 전류 경로를 형성함으로써 소자의 파괴를 방지할 수 있다.

Description

역방향 다이오드가 구비된 수직형 디모스 소자{VDMOS DEVICE INCORPORATING REVERSE DIODE}
도 1 은 종래의 수직형 디모스 소자를 나타낸 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 수직형 디모스 소자를 나타낸 도면이다.
도 3은 본 발명의 바람직한 실시예에 따른 수직형 디모스 소자의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 변형된 실시예에 따른 수직형 디모스 소자를 나타낸 도면이다.
본 발명은 디모스 소자에 관한 것으로서, 더 구체적으로 역방향 다이오드를 구비함으로써 정전기(ESD; ElectroStatic Discharge) 및 과부하(EOS; Electrical OverStress)에 강한 내압을 가지는 수직형 디모스 소자에 관한 것이다.
디모스 소자는 적은 소비전력과 빠른 스피드를 가지는 고전압 소자이다. 디모스 소자는 그 구조에 따라 수평형 디모스(LDMOS)와 수직형 디모스(VDMOS)로 구분 된다. 수직형 디모스 소자는 수평형 디모스 소자에 비해 작은 면적으로 형성할 수 있는 장점을 가지는 반면 정전기 및 과부하에 취약한 단점을 가진다.
수십 볼트 이상의 높은 전압 범위의 동작전압을 가지는 디모스 소자는 동작전압이 높아질 수록 소오스 영역과 드레인 영역을 낮은 농도로 도우핑하여 항복전압을 높인다. 그러나, 소오스 영역과 드레인 영역의 낮은 도우핑 농도는 베이스 푸쉬-아웃 현상에 의해 유도되는 과도 전류(current crowding)을 야기하여 소자의 열적 파괴를 가져올 수 있다. 특히, VDMOS소자에서는 드레인 영역에 이웃하는 소오스 영역과 드레인 영역 사이에서 수평 바이폴라 트랜지스터가 먼저 동작하여 정상적인 경우보다 낮은 전압에서 강한 스냅백(strong snapback)이 발생하여 정전기 및 과부하에 더욱 더 취약해진다.
도 1은 종래의 수직형 디모스 소자의 구조와 파괴 메카니즘을 설명하기 위한 도면이다.
도 1을 참조하면, 종래의 수직형 디모스 소자는 반도체 기판(10) 상에 제 1 도전형의 에피택시얼층(14)이 형성되고, 상기 에피택시얼층(14)과 상기 반도체 기판(10)의 경계 부분에 제 1 도전형의 매몰 확산층(12)이 형성되어 있다. 상기 에피택시얼층(14)에는 소자분리막(16)이 형성되어 소오스 영역과 드레인 영역을 횡 방향으로 분리한다. 상기 에피택시얼층(14) 표면에 제 1 도전형의 드레인 영역(18)이 형성되고, 상기 드레인 영역(18)으로부터 상기 매몰 확산층(12)까지 확장된 제 1 도전형의 싱크 영역(19)이 상기 에피택시얼층(14) 내에 형성되어 있다.
디모스 소자는 상기 드레인 영역(18)으로부터 횡 방향으로 이격된 복수개의 소오스 영역들(25)을 가진다. 각 소오스 영역들(25)은 상기 에피택시얼층(14)의 표면에 형성된 제 2 도전형의 바디 영역(20)과, 상기 바디 영역(20) 내에 형성된 제 1 도전형의 고농도 확산층(22) 및 제 2 도전형의 고농도 확산층(24)으로 이루어진다. 상기 제 1 도전형의 고농도 확산층(22)와 상기 에피택시얼층(14) 사이의 상기 바디 영역(20)의 표면은 디모스 트랜지스터의 채널로서 제공된다.
상기 에피택시얼층(14) 상에 게이트 절연막(26)을 개재하여 게이트 전극(30)이 형성되어 있다. 상기 게이트 전극(30)은 디모스 트랜지스터의 채널로 제공되는 바디 영역(20) 상부에 중첩된다. 상기 드레인 영역(18)과 상기 소오스 영역(25)에 각각 드레인 콘택 플러그(34)와 소오스 콘택 플러그(32)가 연결된다.
정상 동작 전압 하에서 디모스 소자는 저저항 경로인 드레인 영역(18), 싱크 영역(20) 및 매몰 확산층(12)를 통해 에피택시얼층(14)에 전압이 인가되고, 접지된 소오스 영역(25)의 제 1 고농도 확산층(22)과 에피택시얼층(14) 사이의 바디 영역(20)의 표면에 채널이 형성된다. 디모스 소자는 복수개의 소오스 영역(25)을 가지기 때문에 병렬로 연결된 복수개의 디모스 트랜지스터 셀로 구성된다. 병렬로 연결된 트랜지스터 셀들은 디모스 소자의 전체 전류를 재분배하여 임의의 셀에 집중되지 않게하여 소자의 파괴를 피할 수 있다.
상기 드레인 영역에 인가되는 전압이 증가하면 상기 제 1 도전형의 고농도 확산층(22)을 에미터 영역으로, 상기 제 2 도전형의 바디 영역(20)을 베이스 영역으로, 상기 제 1 도전형의 에피택시얼층(14)을 컬렉터 영역으로 구비하는 수직형 바이폴라 트랜지스터가 동작하여 상기 매몰 확산층(12) 및 상기 싱크 영역(19)을 통해 상기 드레인 영역(18)으로 전하가 이동된다. 그러나, 상기 드레인 영역(18)에 이웃한 소오스 영역(25a)과 상기 드레인 영역(18) 사이의 수평거리가 충분하지 않은 경우, ESD 또는 EOS와 같은 강한 전류가 디모스 소자로 유입될 때 수직형 바이폴라 트랜지스터의 턴온 전압 보다 낮은 전압에서 상기 드레인 영역(18) 및 이웃하는 소오스 영역(25a) 사이에 수평 바이폴라 트랜지스터(T1)가 먼저 턴온된다. 이로 인해, 정상적인 1차 스냅백 전압보다 낮은 전압에서 강한 스냅백(strong snapback)이 발생되어 순간적으로 많은 전류가 상기 수평 바이폴라 트랜지스터(T1)의 베이스 영역으로 유입된다. 특히, 높은 동작 전압 범위를 가지도록 소오스 영역(25)의 도우핑 농도가 낮은 경우 베이스 푸쉬 아웃에 의해 과다 전류(current crowding)가 유도되고 디모스 소자의 열적 파괴를 일으키는 결과를 가져온다.
본 발명이 이루고자 하는 기술적 과제는 ESD 및 EOS 등의 강한 전류 스트레스로부터 소자의 파괴를 방지할 수 있는 구조의 디모스 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 순간적으로 발생하는 강한 전류를 재분배하여 전류 스트레스에 취약한 부분으로 집중되지 않는 구조의 디모스 소자를 제공하는데 있다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 역방향 다이오드가 구비된 디모스 소자를 제공한다. 이 소자는 드레인 영역으로 부터 이격된 복수개의 소오스 영역을 포함한다. 상기 드레인 영역에 이웃하는 소오스 영역은 제 2 도전형의 바디 영역 내에 제 2 도전형의 고농도 확산층이 형성된 제 1 확산 구조이고, 다른 소오스 영역은 제 2 도전형의 바디 영역 내에 제 1 도전형의 고농도 확산층 및 제 2 도전형의 고농도 확산층이 형성된 제 2 확산 구조이다.
상기 소오스 영역들은 배선을 통해 서로 연결되어 접지전압이 인가될 수 있다. 본 발명에서 상기 제 1 확산구조의 소오스 영역과 상기 드레인 영역은 다이오드를 구성할 수 있고, 상기 제 2 확산 구조의 소오스 영역과 상기 드레인 영역은 바이폴라 트랜지스터를 구성할 수 있다. 상기 다이오드의 역방향 항복전압은 상기 바이폴라 트랜지스터의 턴온 전압보다 높다. 따라서, 상기 드레인 영역에 이웃한 소오스 영역에서 다이오드의 역방향 항복이 일어나기 전에 상기 드레인 영역으로 부터 충분히 이격된 다른 소오스 영역에서 바이폴라 트랜지스터가 턴온되어 스트레스 전류가 재분배될 수 있다.
본 발명의 디모스 소자의 게이트 전극은 상기 소오스 영역의 일부분 상에 중첩된다. 상기 게이트 전극에 의해 상기 제 2 확산 구조의 제 2 도전형 바디 영역에 모스 트랜지스터의 채널이 정의된다. 상기 모스 트랜지스터의 문턱전압은 상기 바이폴라 트랜지스터의 턴온 전압보다 낮고, 상기 바이폴라 트랜지스터의 턴온 전압은 상기 다이오드의 역방향 항복전압보다 낮다. 이러한 특성에 의해 정상 동작 전압하에서 상기 바디 영역에 형성된 채널을 가지는 고전력 디모스 트랜지스터가 동작하고, ESD 또는 EOS와 같은 강한 스트레스 전류의 발생시에는 드레인 영역으로 부터 충분히 이격된 소오스 영역에서 바이폴라 트랜지스터가 턴온되어 소자의 파괴 를 막을 수 있다.
본 발명의 일 실시예에 따른 디모스 소자는 기판 상에 형성된 제 1 도전형의 에피택시얼층과, 상기 에피택시얼층과 상기 기판의 경계부분에 형성된 제 1 도전형의 매몰 확산층과, 상기 에피택시얼층의 표면에 형성된 제 1 도전형의 드레인 영역과, 상기 드레인 영역으로부터 상기 매몰 확산층까지 신장된 제 1 도전형의 싱크 영역과, 상기 드레인 영역으로부터 이격되어 상기 에피택시얼층의 표면에 형성된 복수개의 소오스 영역들을 포함한다.
상기 소오스 영역들은 제 1 도전형의 제 1 바디 영역과 상기 제 1 바디 영역에 형성된 제 2 도전형의 제 1 고농도 확산층으로 구성된 제 1 소오스 영역과, 제 1 도전형의 제 2 바디 영역과 상기 제 2 바디 영역에 형성된 제 1 도전형의 고농도 확산층 및 제 2 도전형의 제 2 고농도 확산으로 구성된 제 2 소오스 영역으로 구분된다. 상기 드레인 영역과 이웃하는 소오스 영역은 제 1 바디 영역과 제 1 고농도 확산층으로 구성된 제 1 소오스 영역이다.
상기 소오스 영역들은 배선을 통해 연결되어 상기 제 1 소오스 영역 및 상기 제 2 소오스 영역에 접지전압이 인가될 수 있다. 제 1 도전형의 상기 에피택시얼층과 제 2 도전형의 상기 소오스 영역은 역방향 다이오드를 구성할 수 있고, 제 1 도전형의 상기 에피택시얼층과 상기 제 2 도전형의 제 2 바디 영역 및 상기 제 2 소오스 영역의 제 1 도전형 고농도 확산층은 바이폴라 트랜지스터를 구성할 수 있다. 상기 바이폴라 트랜지스터는 상기 제 1 도전형의 고농도 확산층을 에미터 영역으로, 상기 제 2 바디 영역을 베이스 영역으로, 상기 에피택시얼층을 컬렉터 영역으 로 구비한다. 상기 바이폴라 트랜지스터의 턴온 전압은 상기 다이오드의 역방향 항복 전압보다 낮기 때문에 상기 다이오드에서 항복이 일어나기 전에 바이폴라 트랜지스터들이 턴온되어 전류가 배분될 수 있다.
이 디모스 소자는 상기 에피택시얼층 상에 형성된 게이트 절연막과 게이트 전극을 더 포함한다. 상기 게이트 전극은 상기 제 2 도전형의 제 1 고농도 확산층과 상기 에피택시얼층 사이의 제 1 바디 영역에 중첩되과, 상기 제 1 도전형의 고농도 확산층과 상기 에피택시얼층 사이의 제 2 바디 영역에 중첩된다. 상기 게이트 전극은 상기 제 1 도전형의 고농도 확산층과 상기 에피택시얼층 사이의 제 2 바디 영역에 모스 트랜지스터의 채널을 정의한다. 상기 모스 트랜지스터의 문턱 전압은 상기 바이폴라 트랜지스터의 턴온 전압보다 낮다. 따라서, 정상 동작 전압 하에서 상기 모스 트랜지스터가 동작되고, 고전압 하에서는 상기 다이오드의 항복보다 앞서 바이폴라 트랜지스터가 턴온되어 전류가 배분된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 바람직한 실시예에 따른 수직형 디모스 소자를 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 수직형 디모스 소자는 반도체 기판(50) 상에 제 1 도전형의 에피택시얼층(54)가 형성되고, 상기 제 1 도전형의 에피택시얼층(54)와 상기 반도체 기판(50)의 경계부분에 제 1 도전형의 매몰 확산층(52)이 형성되어 있다. 상기 에패택시얼층(54)은 낮은 농도로 도우핑되고, 상기 매몰 확산층(52)은 디모스 소자의 저저항 경로를 제공하기 위하여 높은 농도로 도우핑되는 것이 바람직하다. 상기 에피택시얼층(54)에 소자분리막(56)이 형성되어 드레인 영역과 복수개의 소오스 영역을 횡방향으로 분리한다. 상기 에피택시얼층(54)에 제 1 도전형의 불순물을 주입되어 제 1 도전형의 드레인 영역(58)이 형성된다. 상기 드레인 영역(58) 하부에서 제 1 도전형의 싱크영역(59)이 상기 매몰 확산층(52)까지 확장되어 있다. 상기 드레인 영역(58)으로부터 이격된 에피택시얼층(54)의 표면에 복수개의 소오스 영역들이 형성된다. 상기 소오스 영역들은 두가지 구조로 구분된다. 제 1 소오스 영역(65a)은 상기 에피택시얼층(54)에 형성된 제 2 도전형의 제 1 바디 영역(60a)과, 상기 제 1 바디 영역(60a) 내에 형성된 제 2 도전형의 제 1 고농도 확산층(64a)로 구성되고, 제 2 소오스 영역(65b)는 상기 에피택시얼층(54)에 형성된 제 2 도전형의 제 2 바디 영역(60b)과, 상기 제 2 바디 영역(60b) 내에 형성된 제 1 도전형의 고농도 확산층(62) 및 제 2 도전형의 제 2 고농도 확산층(64b)로 구성된다. 복수개의 소오스 영역들 중에서, 상기 드레인 영역(58)에 이웃하는 소오스 영역들이 제 1 소오스 영역(65a)이고, 상기 드레인 영역(58)으로부터 멀리 이격된 다른 소오스 영역들이 제 2 소오스 영역(65b)이다.
상기 에피택시얼층(54) 상에 게이트 절연막(66)을 개재하여 게이트 전극(70)이 형성되어 있다. 상기 게이트 전극(70)은 상기 소오스 영역들의 일부분 상에 중첩된다. 도시된 것과 같이, 상기 게이트 전극(70)은 상기 제 1 도전형의 고농도 확산층(62)와 상기 에피택시얼층(54) 사이의 상기 제 2 바디 영역(60b) 상부에 중첩된다. 디모스 소자는 병렬로 연결된 복수개의 디모스 트랜지스터 셀들로 구성되는데, 디모스 트랜지스터의 채널은 상기 제 2 바디 영역(60b)의 표면에 정의된다. 상기 드레인 영역(58)에 드레인 콘택 플러그(74)가 연결되고, 상기 제 1 소오스 영역(65a) 및 상기 제 2 소오스 영역(65b)에 각각 소오스 콘택 플러그(72)가 연결된다.
상기 제 1 소오스 영역(65a)과 상기 제 2 소오스 영역(65b)는 배선으로 연결된다. 예컨대, 정상 동작전압 하에서 상기 드레인 콘택 플러그(74)에 부하 전압(Vd), 상기 게이트 전극(70)에 제어 신호(Vg), 상기 소오스 콘택 플러그(72)에 접지전압(Vs)가 인가될 때, 제 2 바디 영역(60b)의 표면에 채널이 형성되어 디모스 트랜지스터 셀이 턴-온된다.
도 3은 본 발명의 바람직한 실시예에 따른 수직형 디모스 소자의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, 이 디모스 소자는 제 1 소오스 영역(65a)과 상기 에피택시얼층(54)으로 구성되는 다이오드(D1)와, 상기 상기 제 2 소오스 영역(65b)과 상기 에피택시얼층(54)으로 구성되는 수직형 바이폴라 트랜지스터(T2)를 구성한다. 예컨대 n형 디모스 소자인 경우, 상기 다이오드(D1)은 제 2 도전형의 제 1 소오스 영역(65a)을 애노드영역으로, 제 1 도전형의 에피택시얼층(54)을 캐소드 영역로 구비한다. 또한, 상기 바이폴라 트랜지스터(T2)는 제 1 도전형의 고농도 확산층(62)을 에미터 영역으로, 제 2 도전형의 제 2 바디 영역(60b)을 베이스 영역으로, 상기 제 1 도전형의 에피택시얼층(54)을 컬렉터 영역으로 구비한다. 상기 제 1 소오스 영역(65a)과 상기 제 2 소오스 영역(64b)는 배선으로 연결되어 동일한 바이어스가 인가된다. 따라서, 상기 바이폴라 트랜지스터(T2)의 이미터 영역과 상기 다이오드(D1)의 애노드 영역이 전기적으로 연결된 등가회로 구조를 가진다.
정상 동작전압 하에서 상기 드레인 콘택 플러그(74)에 부하 전압(Vd), 상기 게이트 전극(70)에 제어 신호(Vg), 상기 소오스 콘택 플러그(72)에 접지전압(Vs)가 인가될 때, 상기 드레인 영역(58), 상기 싱크 영역(59) 및 상기 매몰 확산층(52)으로 구성되는 저저항 경로를 통하여 상기 에피택시얼층(54)에 부하 전압(Vd)이 인가되고, 상기 제 1 도전형의 고농도 확산층(62)와 상기 에피택시얼층(54) 사이의 상기 제 2 바디 영역(60b)의 표면에 채널이 형성되어 디모스 트랜지스터 셀이 턴-온된다. 상기 다이오드(D1)의 역방향 항복 전압이 상기 디모스 트랜지스터의 턴-온 전압보다 충분히 높기 때문에 상기 드레인 영역(58), 상기 싱크 영역(59) 및 상기 매몰 확산층(52)으로 연결되는 저저항 경로를 따라 전류가 흐르고, 상기 에피택시얼 층(54)에서 수직으로 전류 경로가 형성되어 디모스 트랜지스터의 채널을 통해 전류가 흐른다.
상기 드레인 영역(58)에 인가되는 전압이 상기 바이폴라 트랜지스터(T2)의 턴온 전압 이상으로 증가하면, 상기 게이트 전극(70)에 제어 신호(Vg)의 인가 여부와 관계없이, 상기 바이폴라 트랜지스터(T2)가 턴-온되어 상기 디모스 트랜지스터의 채널을 통해 흐르던 전류는 상기 제 2 바디 영역(60b)를 통하여 수직으로 흐르게된다. 고전압 하에서 상기 저저항 경로를 따라 전류가 흐르기 때문에 상기 드레인 영역(58)에 이웃한 소오스 영역으로 표면 전류밀도가 증가하는 것을 방지할 수 있다. 상기 다이오드(D1)의 항복전압은 상기 바이폴라 트랜지스터(T2)의 턴온 전압보다 높은 것이 바람직하다.
종래의 디모스 소자는 ESD 또는 EOS와 같은 강한 전류가 유입될 때 수직형 바이폴라 트랜지스터(T2)의 턴온 전압 보다 낮은 전압에서 상기 드레인 영역 및 이웃하는 소오스 영역 사이에 수평 바이폴라 트랜지스터(도 1의 T1)가 먼저 턴온된다. 이로 인해, 순간적으로 많은 전류가 상기 소오스 영역(25a)으로 집중되어 소자의 열적 파괴를 일으킨다. 그러나, 본 발명은 드레인 영역(58)에 가까운 소오스 영역(60a)와 상기 드레인 영역(58)이 역방향 다이오드 동작하기 때문에 상기 드레인 영역(58)에 가까운 제 1 소오스 영역(60a)으로 전류가 집중되지 않고, 매몰 확산층(52)을 통하여 제 2 소오스 영역(60b)으로 전류 경로가 형성된다.
따라서, 상기 수직형 바이폴라 트랜지스터(T2)의 턴-온으로 짧은 지속시간(duration time)을 가지는 ESD 펄스를 효과적으로 방전할 수 있다. 또한, 다량의 전하가 유입되는 EOS 서지(Electric OverStress surge)에 대해서는 바이폴라 트랜지스터(T2)와 다이오드(D1)로 전류가 분배되어 과다 전류(current crowding)의 발생이 억제될 수 있다. 즉, 바이폴라 트랜지스터(T2)에서 전류가 증가하여 도통 저항(on-resistance)이 증가하면 전류가 제한되고, 바이폴라 트랜지스터(T2)의 전류 제한 및 저항의 증가로 전압이 재상승하면 다이오드가 항복되어 전류 경로가 다이오드(D1)로 변경된다. 바이폴라 트랜지스터(T2)의 도통 저항이 감소하여 바이폴라 트랜지스터(T2)가 턴-온되면 전류 경로는 다이오드(D1)에서 바이폴라 트랜지스터(T2 )로 변경되고, 이 과정을 반복하면서 EOS 서지로 인한 과다전류의 발생이 억제될 수 있다.
다이오드(D1)의 항복전압은 도우핑 농도를 낮추어 높일 수 있다. 베이스 푸쉬-아웃으로 인한 과다 전류(current crowding)가 발생하는 문제로 인해, 종래의 구조에서는 바이폴라 트랜지스터의 베이스 영역으로 작용하는 바디 영역의 도우핑 농도를 낮추는 것이 제한적이었다. 그러나, 본 발명은 ESD 또는 EOS에 대해 취약한 소오스 영역이 다이오드로 동작하기 때문에 바이폴라 트랜지스터의 베이스 농도가 낮아지더라도 전류가 분배되어 소자의 열적파괴에 대해 충분한 내성을 가진다.
도 4는 본 발명의 변형된 실시예에 따른 수직형 디모스 소자를 나타낸 도면 이다.
도 4를 참조하면, 이 디모스 소자는 도 2에 도시된 디모스 소자와 마찬가지로, 반도체 기판(150) 상에 제 1 도전형의 에피택시얼층(154), 제 1 도전형의 매몰 확산층(152)이 형성되고, 제 1 도전형의 드레인 영역(158) 및 싱크 영역(159)이 상기 에피택시얼층(154)에 형성되고, 상기 드레인 영역(158)으로 부터 소자 분리막(156)에 의해 분리된 복수개의 소오스 영역(165a, 165b)이 상기 에피택시얼층(154)에 형성된다. 상기 소오스 영역들(165a, 165b)은 상기 드레인 영역(158) 및 상기 싱크 영역(159)으로 한정된 에피택시얼층(154) 내에 형성된다. 평면적으로는 상기 드레인 영역으로 둘러싸여진 영역 내에 상기 소오스 영역들(165a, 165b)이 배치될 것이다.
본 발명의 특징은 상기 드레인 영역(158)에 이웃한 제 1 소오스 영역(156a)은 제 2 도전형의 제 1 바디 영역(160a) 내에 제 2 도전형의 제 1 고농도 확산층(164a)이 형성된 구조를 가지고, 상기 드레인 영역(158)으로부터 멀리 떨어진 제 2 소오스 영역(156b)은 통상의 디모스 소자와 같은 구조인, 제 2 도전형의 제 2 바디 영역(160b) 내에 제 1 도전형의 고농도 확산층(162) 및 제 2 도전형의 제 2 고농도 확산층(164b)이 형성된 구조를 가지는 것이다. 예컨대 메트릭스 또는 벌집 형상의 소오스 셀 구조를 가지는 디모스 소자를 제조하는 경우, 드레인 영역에 인접하는 가장자리의 소오스 셀들은 제 1 소오스 영역(156a)과 같은 구조로 형성하고, 그 이외의 중앙부분의 소오스 셀들은 제 2 소오스 영역(156b)과 같은 구조로 형성할 수 있다.
상기 에피택시얼층(154) 상에 게이트 절연막(166)을 개재하여 게이트 전극(170)이 형성된다. 평면적으로는 통상의 디모스 소자의 게이트 전극과 같이 소오스 영역들이 노출된 오프닝을 가지는 메사 구조의 게이트 전극 구조를 가질 수 있다.
상기 게이트 전극(170)은 상기 제 2 바디 영역(160b) 상에 중첩되어 상기 제 1 도전형의 고농도 확산층(162)과 상기 제 1 도전형의 에피택시얼층(154) 사이의 제 2 도전형의 제 2 바디 영역(160b) 표면에 채널을 가지는 복수개의 디모스 트랜지스터 셀들을 구성할 수 있다. 이 실시예에 따른 디모스 소자는 복수개의 바이폴라 트랜지스터를 구비하기 때문에 강한 스트레스 전류는 복수개의 바이폴라 트랜지스터 및 다이오드로 배분되어 디모스 소자의 열적 파괴를 방지할 수 있다.
상술한 것과 같이 본 발명에 따르면, 드레인 영역으로 부터 이격된 복수개의 소오스 영역을 가지는 디모스 소자에서, 상기 드레인 영역에 이웃하는 소오스 영역의 불순물 확산구조를 변경하여 다이오드로 동작하게 함으로써 ESD 또는 EOS에 강한 전류 경로를 형성함으로써 소자의 파괴를 방지할 수 있다.
즉, EOS 또는 ESD에 취약한 부분인 드레인 영역에 이웃하는 소오스 영역으로의 전류 경로를 다이오드 동작에 의해 차단하고, 드레인 영역으로부터 이격된 소오스 영역에 매몰 확산층을 경유하는 저저항 경로를 통하여 수직으로 전류를 흐르게함으로써, 전류가 집중되지 않고 배분되어 소자의 파괴를 막을 수 있다.

Claims (17)

  1. 제 1 도전형의 에피택시얼층에 형성된 제 1 도전형의 드레인 영역과, 상기 드레인 영역으로 부터 이격되어 상기 에피택시얼층에 형성된 복수개의 이중확산 소오스 영역들 및 상기 소오스 영역의 일부분 상부에 중첩된 게이트 전극을 포함하는 수직형 디모스 소자에 있어서,
    상기 드레인 영역에 이웃하는 소오스 영역은 제 2 도전형의 바디 영역 내에 제 2 도전형의 고농도 확산층이 형성된 제 1 확산 구조이고, 다른 소오스 영역은 제 2 도전형의 바디 영역 내에 제 1 도전형의 고농도 확산층 및 제 2 도전형의 고농도 확산층이 형성된 제 2 확산 구조이고, 상기 제 1 확산 구조의 소오스 영역 및 상기 제 2 확산 구조의 소오스 영역은 배선으로 서로 연결된 것을 특징으로 하는 수직형 디모스 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 드레인 영역에 정전기 방전 또는 과부하가 인가될 때,
    상기 제 1 확산 구조의 소오스 영역과 상기 드레인 영역은 다이오드 동작하고, 상기 제 2 확산 구조의 소오스 영역과 상기 드레인 영역은 바이폴라 트랜지스터 동작하는 것을 특징으로 하는 수직형 디모스 소자.
  4. 제 3 항에 있어서,
    상기 다이오드의 항복전압은 상기 바이폴라 트랜지스터의 턴온 전압보다 높은 것을 특징으로 하는 수직형 디모스 소자.
  5. 제 1 항에 있어서,
    상기 게이트 전극에 제어 신호가 인가될 때,
    상기 제 2 확산 구조의 제 2 도전형 바디 영역에 모스 트랜지스터의 채널이 형성되는 것을 특징으로 하는 수직형 디모스 소자.
  6. 제 5 항에 있어서,
    상기 드레인 영역에 정전기 방전 또는 과부하가 인가될 때,
    상기 제 1 확산 구조의 소오스 영역과 상기 드레인 영역은 다이오드 동작하고, 상기 제 2 확산 구조의 소오스 영역과 상기 드레인 영역은 바이폴라 트랜지스터 동작하되,
    상기 바이폴라 트랜지스터의 턴온 전압은 상기 모스 트랜지스터의 문턱 전압보다 높고, 상기 다이오드의 역방향 항복전압은 상기 바이폴라 트랜지스터의 턴온 전압보다 높은 것을 특징으로 하는 수직형 디모스 소자.
  7. 기판 상에 형성된 제 1 도전형의 에피택시얼층;
    상기 에피택시얼층과 상기 기판의 경계부분에 형성된 제 1 도전형의 매몰 확산층;
    상기 에피택시얼층의 표면에 형성된 제 1 도전형의 드레인 영역;
    상기 드레인 영역으로부터 상기 매몰 확산층까지 신장된 제 1 도전형의 싱크 영역; 및
    상기 드레인 영역으로부터 이격되어 상기 에피택시얼층의 표면에 형성된 복수개의 소오스 영역들을 포함하되,
    상기 소오스 영역들은 제 2 도전형의 제 1 바디 영역과 상기 제 1 바디 영역에 형성된 제 2 도전형의 제 1 고농도 확산층으로 구성된 제 1 소오스 영역과,
    제 2 도전형의 제 2 바디 영역과 상기 제 2 바디 영역에 형성된 제 1 도전형의 고농도 확산층 및 제 2 도전형의 제 2 고농도 확산으로 구성된 제 2 소오스 영역으로 구분되고,
    상기 드레인 영역과 이웃하는 소오스 영역은 제 1 소오스 영역이고, 상기 제 1 소오스 영역들과 상기 제 2 소오스 영역들은 배선을 통해 서로 연결된 것을 특징으로하는 수직형 디모스 소자.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 드레인 영역에 정전기 방전 또는 과부하가 인가될 때,
    상기 에피택시얼층과 상기 제 1 소오스 영역이 다이오드 동작하는 것을 특징으로 하는 수직형 디모스 소자.
  10. 제 7 항에 있어서,
    상기 드레인 영역에 정전기 방전 또는 과부하가 인가될 때,
    상기 에피택시얼층과 상기 제 2 소오스 영역이 바이폴라 트랜지스터 동작하는 것을 특징으로 하는 수직형 디모스 소자.
  11. 제 10 항에 있어서,
    상기 바이폴라 트랜지스터는,
    상기 제 1 도전형의 고농도 확산층을 에미터 영역, 상기 제 2 바디 영역을 베이스 영역, 상기 에피택시얼층을 컬렉터 영역으로 구비하는 것을 특징으로 하는 수직형 디모스 소자.
  12. 제 7 항에 있어서,
    정전기 방전 또는 과부하가 인가될 때,
    상기 에피택시얼층과 상기 제 1 소오스 영역은 다이오드 동작하고,
    상기 에피택시얼층과 상기 제 2 소오스 영역은 바이폴라 트랜지스터 동작하되,
    상기 바이폴라 트랜지스터의 턴온 전압은 상기 다이오드의 역방향 항복 전압보다 낮은 것을 특징으로 하는 수직형 디모스 소자.
  13. 제 7 항에 있어서,
    상기 에피택시얼층 상에 형성된 게이트 절연막; 및
    상기 게이트 절연막 상에 형성되어 상기 제 2 도전형의 제 1 고농도 확산층과 상기 에피택시얼층 사이의 제 1 바디 영역과, 상기 제 1 도전형의 고농도 확산층 및 상기 에피택시얼층 사이의 제 2 바디 영역에 중첩된 게이트 전극을 더 포함하는 것을 특징으로 하는 수직형 디모스 소자.
  14. 제 13 항에 있어서,
    상기 게이트 전극에 제어 신호가 인가될 때,
    상기 제 1 도전형의 고농도 확산층과 상기 에피택시얼층 사이의 제 2 바디 영역에 모스 트랜지스터의 채널이 형성되는 것을 특징으로 하는 수직형 디모스 소자.
  15. 제 14 항에 있어서,
    정전기 방전 또는 과부하가 인가될 때,
    상기 에피택시얼층과 상기 제 1 소오스 영역은 다이오드 동작하고,
    상기 에피택시얼층과 상기 제 2 소오스 영역은 바이폴라 트랜지스터 동작하 되,
    상기 바이폴라 트랜지스터의 턴온 전압은 상기 다이오드의 역방향 항복 전압보다 낮은 것을 특징으로 하는 수직형 디모스 소자.
  16. 제 15 항에 있어서,
    상기 바이폴라 트랜지스터는,
    상기 에피택시얼층을 컬렉터 영역으로, 상기 제 2 바디 영역을 베이스 영역으로, 상기 제 1 도전형의 고농도 확산층을 이미터 영역으로 구비하는 것을 특징으로 하는 수직형 디모스 소자.
  17. 제 15 항에 있어서,
    상기 모스 트랜지스터의 문턱 전압은 상기 바이폴라 트랜지스터의 턴온 전압보다 낮고,
    상기 바이폴라 트랜지스터의 턴온 전압은 상기 다이오드의 역방향 항복전압 보다 낮은 것을 특징으로 하는 수직형 디모스 소자.
KR1020040106393A 2004-12-15 2004-12-15 역방향 다이오드가 구비된 수직형 디모스 소자 KR100648276B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040106393A KR100648276B1 (ko) 2004-12-15 2004-12-15 역방향 다이오드가 구비된 수직형 디모스 소자
US11/265,583 US7417282B2 (en) 2004-12-15 2005-11-02 Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode
DE102005061378A DE102005061378A1 (de) 2004-12-15 2005-12-13 VDMOS-Bauelement
TW094144195A TWI284411B (en) 2004-12-15 2005-12-14 Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040106393A KR100648276B1 (ko) 2004-12-15 2004-12-15 역방향 다이오드가 구비된 수직형 디모스 소자

Publications (2)

Publication Number Publication Date
KR20060067582A KR20060067582A (ko) 2006-06-20
KR100648276B1 true KR100648276B1 (ko) 2006-11-23

Family

ID=36580374

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040106393A KR100648276B1 (ko) 2004-12-15 2004-12-15 역방향 다이오드가 구비된 수직형 디모스 소자

Country Status (4)

Country Link
US (1) US7417282B2 (ko)
KR (1) KR100648276B1 (ko)
DE (1) DE102005061378A1 (ko)
TW (1) TWI284411B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101259895B1 (ko) 2011-12-29 2013-05-02 주식회사 동부하이텍 횡형 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4913336B2 (ja) * 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP2008135474A (ja) * 2006-11-27 2008-06-12 Rohm Co Ltd 半導体装置
KR100887017B1 (ko) 2007-05-18 2009-03-04 주식회사 동부하이텍 수평형 디모스 소자의 구조 및 그 제조 방법
TWI397180B (zh) * 2008-12-17 2013-05-21 Vanguard Int Semiconduct Corp 在積體電路中具靜電放電防護能力的水平擴散金氧半導體電晶體（ｌｄｍｏｓ）元件
JP5525736B2 (ja) * 2009-02-18 2014-06-18 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
US8354698B2 (en) * 2010-01-28 2013-01-15 System General Corp. VDMOS and JFET integrated semiconductor device
CN102005450A (zh) * 2010-10-12 2011-04-06 浙江大学 一种应用于vdmos器件的静电放电保护结构
US8604542B2 (en) * 2011-08-23 2013-12-10 Nan Ya Technology Corporation Circuit structure with conductive and depletion regions to form tunable capacitors and resistors
US9054131B2 (en) * 2011-10-25 2015-06-09 Nanya Technology Corporation Vertical MOSFET electrostatic discharge device
CN103165681B (zh) * 2011-12-09 2015-12-02 上海华虹宏力半导体制造有限公司 钳位二极管及其制造方法
TWI548092B (zh) * 2012-11-02 2016-09-01 拓緯實業有限公司 一種垂直擴散金氧半導體（ｖｄｍｏｓ）結構與具有此垂直擴散金氧半導體結構之半導體裝置
JP6252022B2 (ja) * 2013-08-05 2017-12-27 セイコーエプソン株式会社 半導体装置
CN104681550A (zh) * 2013-11-26 2015-06-03 硕颉科技股份有限公司 整合式光源驱动电路及应用其之光源模块
US9601578B2 (en) * 2014-10-10 2017-03-21 Globalfoundries Inc. Non-planar vertical dual source drift metal-oxide semiconductor (VDSMOS)
KR102554414B1 (ko) * 2018-11-01 2023-07-11 삼성전자주식회사 전력 소자
CN113327984B (zh) * 2021-05-26 2022-07-12 深圳市威兆半导体有限公司 槽栅超结vdmos器件、芯片及终端设备
CN113611744B (zh) * 2021-07-07 2024-01-19 上海华虹宏力半导体制造有限公司 适用soi型的静电保护mos结构

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140632A (ja) * 1992-10-27 1994-05-20 Nec Corp 半導体装置
JP2003303964A (ja) * 2002-04-09 2003-10-24 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61182264A (ja) 1985-02-08 1986-08-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
US4975751A (en) * 1985-09-09 1990-12-04 Harris Corporation High breakdown active device structure with low series resistance
JP3528420B2 (ja) 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
JPH10107061A (ja) * 1996-10-02 1998-04-24 Oki Electric Ind Co Ltd 半導体集積回路装置
US5925910A (en) 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
US5977588A (en) * 1997-10-31 1999-11-02 Stmicroelectronics, Inc. Radio frequency power MOSFET device having improved performance characteristics
EP0936674B1 (en) * 1998-02-10 2006-04-26 STMicroelectronics S.r.l. Integrated circuit comprising a VDMOS transistor protected against overvoltages between source and gate
TW428253B (en) 1998-04-20 2001-04-01 United Microelectronics Corp Buried channel vertical doubly-diffused metal oxide semiconductor device
JP2000200902A (ja) 1999-01-05 2000-07-18 Nissan Motor Co Ltd 半導体集積回路及びその製造方法
US6365932B1 (en) * 1999-08-20 2002-04-02 Denso Corporation Power MOS transistor
JP4872141B2 (ja) 1999-10-28 2012-02-08 株式会社デンソー パワーｍｏｓトランジスタ
KR100456691B1 (ko) * 2002-03-05 2004-11-10 삼성전자주식회사 이중격리구조를 갖는 반도체 소자 및 그 제조방법
KR100432887B1 (ko) * 2002-03-05 2004-05-22 삼성전자주식회사 다중격리구조를 갖는 반도체 소자 및 그 제조방법
KR100481850B1 (ko) * 2002-05-22 2005-04-13 삼성전자주식회사 수직형 디모스 소자 및 그 제조방법
KR100448915B1 (ko) * 2002-07-26 2004-09-16 삼성전자주식회사 고전압 출력회로의 풀업 트랜지스터 어레이
DE60322828D1 (de) * 2003-01-31 2008-09-25 St Microelectronics Srl Emitterschaltkonfiguration und entsprechende integrierte Struktur
KR20040070692A (ko) 2003-02-04 2004-08-11 삼성전자주식회사 정전기 방전 보호소자로 사용될 반도체 소자의제조방법
JP4198006B2 (ja) * 2003-07-25 2008-12-17 株式会社リコー 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140632A (ja) * 1992-10-27 1994-05-20 Nec Corp 半導体装置
JP2003303964A (ja) * 2002-04-09 2003-10-24 Sanyo Electric Co Ltd Ｍｏｓ半導体装置およびその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
06140632 *
15303964 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101259895B1 (ko) 2011-12-29 2013-05-02 주식회사 동부하이텍 횡형 절연 게이트 바이폴라 트랜지스터 및 그 제조 방법
US8530967B2 (en) 2011-12-29 2013-09-10 Dongbu Hitek Co., Ltd. Lateral insulated-gate bipolar transistor and manufacturing method thereof

Also Published As

Publication number Publication date
US7417282B2 (en) 2008-08-26
US20060124994A1 (en) 2006-06-15
KR20060067582A (ko) 2006-06-20
TW200620631A (en) 2006-06-16
DE102005061378A1 (de) 2006-06-29
TWI284411B (en) 2007-07-21

Similar Documents

Publication Publication Date Title
US7417282B2 (en) Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode
US8872264B2 (en) Semiconductor device having a floating semiconductor zone
US8698195B2 (en) Semiconductor device
JP4185157B2 (ja) 半導体素子及び電気機器
JP4772843B2 (ja) 半導体装置及びその製造方法
US5686750A (en) Power semiconductor device having improved reverse recovery voltage
US8912632B2 (en) Semiconductor device
US6548860B1 (en) DMOS transistor structure having improved performance
JPH10209432A (ja) 半導体デバイスの改良
US20150187877A1 (en) Power semiconductor device
JP2004047923A (ja) Ｍｉｓ半導体装置およびその製造方法
US9373710B2 (en) Insulated gate bipolar transistor
JP2002353452A (ja) 電力用半導体素子
US20220045205A1 (en) Trench gate power switch with doped regions to induce breakdown at selected areas
US8324688B2 (en) Electrostatic discharge protection device for high voltage operation
US20080116520A1 (en) Termination Structures For Semiconductor Devices and the Manufacture Thereof
JPH10135458A (ja) 半導体装置
CN111092114A (zh) 半导体装置及半导体装置的制造方法
KR20150069117A (ko) 전력 반도체 소자
JP2005150348A (ja) 半導体装置
US8039906B2 (en) High-voltage metal oxide semiconductor device and fabrication method thereof
KR20150076717A (ko) 전력 반도체 소자
JP3692786B2 (ja) 半導体装置
JP4142943B2 (ja) 高耐圧半導体素子
KR100621556B1 (ko) 전력용 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141031

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 13