JP3692786B2

JP3692786B2 - 半導体装置

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Publication number: JP3692786B2
Application number: JP21085798A
Authority: JP
Inventors: 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1998-07-27
Filing date: 1998-07-27
Publication date: 2005-09-07
Anticipated expiration: 2018-07-27
Also published as: JP2000049336A

Description

【０００１】
【発明の属する技術分野】
本発明はＵ字型絶縁電極を有する電流制御型パワー素子に関する。
【０００２】
【従来の技術】
本発明に関わる構造として、本出願人が出願した特開平６−２５２４０８号公開特許公報から図を引用し、図１１および図１２（ａ）、（ｂ）に示す。なお、図中番号および部位の名称などは、説明のため後記発明の実施の形態に記載するものと一致させるべく、適宜変更して記載する。図１１は当該半導体装置を示す斜視図。図１２（ａ）は断面図で、図１１中の前面の断面に相当する。図１２（ｂ）は当該半導体装置の別の断面図で、図１１の側面の断面と同じ部位を示す。ここでは半導体はシリコンとする。なお、説明を明確にするため、図１１においてはソース電極１３、ゲート電極１８などの表面電極の記載を省いてある。また、図１２（ｂ）中の破線は紙面の向こう側の固定電位絶縁電極の存在を暗示している。
【０００３】
この半導体装置の動作を説明する。この半導体装置はソース電極１３を接地（０Ｖに）し、ドレイン電極１１は負荷を介して然るべき正電位に接続して使用する。ゲート電極１８が接地状態もしくは負電位の時、デバイスは遮断状態である。固定電位絶縁電極６の周囲にはビルトイン電位に伴う空乏領域が形成されていて、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離〔図１２（ａ）参照。以下、これを「チャネル厚みＨ」と呼ぶことにする〕が充分狭ければ、チャネル領域７内にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。たとえばチャネル領域７の不純物濃度を１×１０¹⁴ｃｍ~³程度、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ｎ⁺型ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動する事を阻む充分なポテンシャル障壁を得ることができる。また、ドレイン領域２側からの電界の影響によってこのポテンシャル障壁の高さが低下することのないように、ソース領域３から固定電位絶縁電極６の底部までの距離〔図１２（ａ）参照。以下、これを「チャネル長Ｌ」と呼ぶことにする〕を、前記チャネル厚みＨの２乃至３倍以上と設定してある。この条件により、チャネル領域７の遮断状態はアバランシェ降伏条件まで保持される。また、ｐ型ゲート領域８が負電位になっても、この固定電位絶縁電極６の存在によって、その電界はソース領域３近傍には影響しない。
【０００４】
ゲート電極１８に正電位が印加されるとｐ型ゲート領域８の電位が上昇し、これと接する絶縁膜界面に正孔が流れ込んで反転層が形成される。反転層はｐ⁺型であるＭＯＳ型電極４からチャネル領域７への電界を遮蔽するので、空乏領域が縮小もしくは消滅してソース領域３の電子はチャネル領域７を通ってドレイン領域２側へ流れることができるようになる。ゲート領域８の電位がさらに高くなると、ｐ型のゲート領域８とｎ型のドレイン領域２もしくはチャネル領域７との間のｐｎ接合が順バイアス状態となり、少数キャリアである正孔がｎ型領域へ注入される。これらｎ型領域は高い耐圧もしくはチャネルの遮断性を向上させるために、不純物濃度が低く作られているので少数キャリアが大量に注入されると伝導度が向上し、ソース領域３から放出された電子は高い伝導度で基板領域１へと移動する。
【０００５】
【発明が解決しようとする課題】
ところで、現実のトランジスタの使用時には、スイッチングの過渡期、特にターンオフ時に、ゲート電位を接地電位もしくは所定の負電位になるように操作した場合、配線の寄生インダクタンスにより、印加したゲート電位よりも大きな負電位がゲート電極１８に発生することがある。その電位は主に固定電位絶縁電極６の絶縁膜５とｐ型ゲート領域８の間に掛かる。ゲート電位が一定以上の大きさの負電位になるとアバランシェ降伏が起きる。たとえば二酸化珪素で出来た絶縁膜５は直接絶縁破壊には至らないが、アバランシェ降伏で発生したキャリアが絶縁膜５に注入されると絶縁特性が劣化し、やがて絶縁破壊へと至る。実際の回路ではこのゲート・ソース間耐圧に至らない条件で動作する設計になっているが、誘導やサージ電圧、ＥＳＤなどによってゲート電位が大きく負電圧に振れることが予想され、そのような突発現象の際には破壊するおそれがある。
【０００６】
本発明はこのような課題を解決し、サージ等によってゲート電位が負に大きく振れることによる素子破壊を回避することのできる、コンパクトで有効な手段をもつ当該構造の半導体装置を実現することを目的としている。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するような構成をとる。すなわち請求項１においては、まずこの発明の利用される半導体装置の構造として、ドレイン領域である一導電型（たとえばｎ型）の半導体基体の一主面に、同一導電型（ここではｎ型）のソース領域と、これと接しない反対導電型（ここではｐ型）のゲート領域と、前記ソース領域に接した溝とを有し、その溝の内部には絶縁膜によって前記ドレイン領域と前記ゲート領域とは絶縁され、かつ、前記ソース領域とは同電位に保たれた（たとえば両者がソース電極などに接続していることによって）固定電位絶縁電極を有する半導体装置がある。本発明では、このような構造の半導体装置において、さらに前記ドレイン領域とは絶縁され、前記固定電位絶縁電極と整流性接合を形成し、前記ゲート領域と同電位に保たれた（たとえば両者がゲート電極などに接続していることによって）カソード領域を有する構成とする。
【０００８】
さらに前記請求項１のより具体的な構成のひとつとして請求項２においては、前記固定電位絶縁電極が反対導電型（ここではｐ型）半導体よりなり、前記カソード領域が同一導電型（ここではｎ型）半導体よりなり、両者でｐｎ接合を形成している。かつ、前記カソード領域が前記基体表面上に形成された構成とする。
なお、これは後記図１〜図３に示す実施の形態に相当する。
【０００９】
さらに、やはり請求項１のより具体的な構成のひとつを限定したものとして請求項３においては、前記固定電位絶縁電極が反対導電型（ここではｐ型）半導体よりなり、前記カソード領域を前記固定電位絶縁電極との間にショットキー接合を形成する金属とした構成とする。
なお、これは後記図７〜図８に示す実施の形態に相当する。
【００１０】
さらに、やはり請求項１のより具体的な構成のひとつを限定したものとして請求項４においては、前記固定電位絶縁電極が反対導電型（ここではｐ型）半導体よりなり、前記カソード領域が同一導電型（ここではｎ型）半導体よりなり、かつ、前記固定電位絶縁電極と同じ前記溝の内部にある構成とする。
なお、これは後記図９〜図１０に示す実施の形態に相当する。
【００１１】
これらの発明の作用について説明する。このような構成とすることにより、ゲート・ソース間には、ソース電極に対するゲート電極の電位が、上記の例えに従えば、負になる方向を順バイアスとする整流ダイオードが組み込まれたことになり、強い負電位がゲート・ソース間に印加されることがなくなる。
【００１２】
【発明の効果】
上記のような本発明の構成にすると、当該トランジスタのゲート・ソース間に、トランジスタが導通状態となる極性とは逆極性の電圧が印加された状態にて導通状態となる整流性ダイオードを並列接続した構成となる（たとえば後記図６の回路参照）。そのためゲート・ソース間には大きな逆バイアスは掛からないので、前記の課題は解決される。なお、このような構成は回路上は公知であるが、個別素子で同じ回路を構成した場合、トランジスタとダイオードをつなぐ配線のインダクタンス成分によって高速の変化には対応できない。しかし、本発明においてはこれをチップ内に内蔵することにより回避できる。
【００１３】
また、トランジスタの基本構造やセルサイズを変化させることなくコンパクトに実現できる。
また、逆極性のゲート電圧がかかつている状態における素子のゲート・ソース間は等価的に容量性負荷であり、この負電位を誘導したゲート駆動回路中の寄生インダクタンスと相まって、印加された大きな逆電圧は電気的振動のきっかけとなるが、本発明の構造においてはこれも回避される、という効果もある。
請求項１は請求項２〜請求項４の上位概念であり、請求項２の構成はこれを最も簡単に実現できる。
また、請求項３では、ｐｎ接合の代わりにショットキー接合を用いることにより、正味のゲート電極の負電位を小さく抑えることができる。このショットキー接合構造はゲート電極の金属パターンを適宜選定することで実現でき、製造が容易である。
さらに請求項４では、たとえばイオン注入工程などによってカソード領域を形成でき、さらに構造が簡便になる。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
図１〜図５は本発明第１の実施の形態である半導体装置の構造を示した図で、請求項１および請求項２に対応する。図１は斜視図、図２は図１の前面と同じ断面図、図３は図１の側面と同じ断面図、図４は図２中の線分Ｋ−Ｋを通って紙面に垂直な面で切った断面図、図５は図３中の線分Ａ−Ａを通って紙面に垂直な面で切った断面図である。
【００１５】
ここでは半導体はシリコンとする。図中番号、１はｎ⁺型基板領域、２はｎ^-型ドレイン領域、３はｎ⁺型ソース領域である。半導体表面には側壁をほぼ垂直に、かつ、互いに平行に掘られた複数の溝が存在する。その内壁にはｐ⁺型のポリシリコンからなるＭＯＳ型電極４が、絶縁膜５によって周囲のｎ型領域と絶縁されて埋め込まれている。この絶縁膜５はたとえば二酸化珪素よりなる。また、図３に示すようにソース電極１３はソース領域３とＭＯＳ型電極４とにオーミックコンタクトしている。したがって、ＭＯＳ型電極４はソース領域３と常に同電位で固定されていることから、このＭＯＳ型電極４と絶縁膜５をあわせて「固定電位絶縁電極６」と呼ぶことにする。７は２つの固定電位絶縁電極６に挟まれたドレイン領域２の一部で、この半導体装置の「チャネル領域」である。８はｐ型半導体領域からなるゲート領域で、ソース領域３からは離れているが、ドレイン領域２と絶縁膜５に接している。９は層間絶縁膜である。１１はドレイン領域１とオーミックコンタクトするドレイン電極、１８はゲート電極８にオーミックコンタクトするゲート電極である。なお、説明を明確にするため、図１においてはソース電極１３やゲート電極１８等の表面電極の記載を省いてある。また、図３中の破線は紙面の向こう側の固定電位絶縁電極の存在を暗示している。
【００１６】
さらに図中、２２はｎ型ポリシリコンよりなるカソード領域で、図５に示すように層間絶縁膜９の上にあって、一端においては図４に示すようにｐ⁺型ポリシリコン４と接続してｐｎ接合３０を形成し、他端においてはゲート電極１８と接続している。図１ではその下部の構造を説明するため、表面電極は省いてあり、さらにカソード領域２２の一部を削除して示している。１９はカソード領域上の層間絶縁膜である。
【００１７】
次に動作を説明する。このデバイスはたとえば一般のｎｐｎ型バイポーラトランジスタ同様、ソース電極１３が接地（０Ｖに）され、ドレイン電極１１に然るべき正電位が印加された状態で動作する。ゲート電極１８が接地状態の時、デバイスはオフ状態を保つ。ゲート電極１８にたとえば０.７Ｖ程度の正電位を印加すると、デバイスはターンオンする。この時、ｐｎ接合３０は逆バイアス状態になるが、印加される逆バイアス電位は、過渡期の瞬時最大値を考慮してもせいぜい数Ｖであるから、ポリシリコン同士で形成されるｐｎ接合でも降伏することはない。
【００１８】
逆に、一定以上のゲート電位が印加された場合、ｐｎ接合３０が降伏することによって余分な電流をバイパスしてデバイス本体を保護する、という効果もある。ゲート電極１８の電位を０Ｖもしくは極性を反転させる方向に操作すると、デバイスはターンオフする。この時、ゲート電極１８にはオン状態と逆方向の電流が流れ、ｎ^-型ドレイン領域２内に存在していた余分な少数キャリアが排出される。ゲート電極１８が接続する外部回路には必ずインダクタンス成分が存在し、この少数キャリアが出払うことによってこの逆電流が途切れると、誘導起電力によってゲート電極１８には大きな負電位が発生する。その理由は、（１）ゲート電極１８が接続する外部回路には必ずインダクタンス成分を持つことと、（２）この逆電流の源はドレイン領域２やチャネル領域７内に溜まった過剰少数キャリアであり、それらが出払うと電流が急激に途絶えるためで、これらにより駆動回路中のインダクタンス成分の誘導起電力によってゲート電極１８に印加電圧以上に大きい負電位を発生する。また、過剰キャリアがなくなった後の素子のゲート・ソース間は等価的に容量性負荷であり、この負電位発生によってゲート駆動回路内には電気的振動が発生しうる。しかし、ゲート電位が約−０.７Ｖ以下になると、ｐｎ接合３０が順バイアス状態になって導通するので、大きな負電圧がかかることはない。実際には−２Ｖ程度で収まる。よって、固定電位絶縁電極６とｐ型ゲート領域８の間に大きな電界が発生することは回避される。さらに、ｐｎ接合３０が電流を流すことで寄生インダクタンスに蓄積されたエネルギーが消費され、この電流が収まってｐｎ接合３０の順バイアス状態が保てなくなる頃には、電気振動を維持できるほどのエネルギーは残らない。
【００１９】
図６は本発明が実現しようとしている構造を回路図で表現したものである。図中、Ｔは当該トランジスタを示し、ここでは同じ電流制御型トランジスタであることからｎｐｎバイポーラトランジスタの記号を用いて表示した。Ｄは当該トランジスタのゲート・ソース間に付加されたダイオードである。これを当該トランジスタに応用し、トランジスタ構造内に実現したものが本発明である。このような構成は一般的に知られたものであるが、本発明では図示したように、この機能をコンパクトにトランジスタの単位セル内に実現することができる。
【００２０】
個別の素子で図６の回路を構成すると、トランジスタＴとダイオードＤを接続する配線が存在し、その配線の持つインダクタンスの影響を回避できず、高速の過渡現象にはあまり効果が現れないことがある。しかし、本発明のようにトランジスタの単位セルにダイオードＤを組み込むことにより、この問題を有効に回避することが出来る。
【００２１】
（第２の実施の形態）
図７および図８は本発明第２の実施の形態を説明する構造図で、請求項１ならびに請求項３に対応する。図７は前記図４に対応する断面図。図８は図４中の線分Ｂ−Ｂを通って紙面に垂直な面で切った断面図で、前記図５に対応する断面図である。斜視図は前記図１とほぼ同じである。
【００２２】
この構造では、ｐ型の固定電位絶縁電極６に金属製のゲート電極１８が直接接触し、ショットキー接合３１を形成している。動作は前記第１の実施の形態と同じであるが、この構造では前記第１の実施の形態で使ったような新たなポリシリコン膜を必要とせず、従来のデバイス構造の製造工程そのままに、ゲート電極１８のコンタクト部分のパターンのみを変更することで実現できるという利点がある。この時、固定電位絶縁電極６のｐ型不純物濃度はチャネルの遮断性を確保できるほどの範囲であり、かつ、少なくともゲート電極と接触する部分だけはショットキー接合が形成されうるに充分なほど低い値に設定する。この条件を満たす濃度の範囲は、チャネルの幾何学的構造などに依存するが、チャネル領域の不純物濃度とチャネル厚みが第１の実施の形態のようであれば、およそ１×１０¹⁸ｃｍ~³程度の不純物濃度があれば、チャネルを遮断することができる。
【００２３】
（第３の実施の形態）
図９および図１０は、本発明第３の実施の形態を説明する構造図で、請求項４に対応する。図９は図１に対応する斜視図。図１０は前記図４に対応する断面図である。前記第１の実施の形態では、カソード領域２２は本来のトランジスタ構造に新たにポリシリコン領域を形成していたが、本実施の形態ではｐ型ポリシリコンよりなる固定電位絶縁電極６の表面にｎ型不純物をイオン注入し、熱処理によって活性化させて形成している。よって、この機能を実現するための工程はさらに簡便になる。また、前記図７の実施の形態では、ショットキー接合３１の逆バイアス時の漏れ電流がいくらか大きいが、この実施の形態では漏れ電流は第１の実施の形態と同じ程度で済む。
【００２４】
以上、説明したように本発明によれば図６のダイオードＤをトランジスタのセル単位に、セルサイズを増加させたりトランジスタの機能を損ねたりすることなく内蔵することが出来るので、前述したスイッチング時の課題を解決することができる。また、以上で説明した実施の形態の不純物の極性を入れ替えた素子でも同様に成立する。
【図面の簡単な説明】
【図１】本発明第１の実施の形態の構造体の斜視図。
【図２】図１の前面と同じ断面図。
【図３】図１の側面と同じ断面図。
【図４】図２中の線分Ｋ−Ｋを通って紙面に垂直な面で切った断面図。
【図５】図３中の線分Ａ−Ａを通って紙面に垂直な面で切った断面図。
【図６】本発明が実現しようとする構造の等価回路図。
【図７】本発明第２の実施の形態の構造体の断面図。
【図８】本発明第２の実施の形態の構造体の他の断面図。
【図９】本発明第３の実施の形態の構造体の斜視図。
【図１０】図９の側面と同じ断面図。
【図１１】本発明が関連する従来の半導体装置の斜視図。
【図１２】図１１の断面図であり、（ａ）は図１１の前面と同じ断面図、（ｂ）は図１１の側面と同じ断面図。
【符号の説明】
１・・・ｎ⁺型基板
１１・・・ドレイン電極
２・・・ｎ^-型ドレイン領域
３・・・ｎ⁺型ソース領域
１３・・・ソース電極
４・・・ＭＯＳ型電極（ｐ⁺型ポリシリコンよりなる）
５・・・絶縁膜
６・・・固定電位絶縁電極
７・・・チャネル領域
８・・・ｐ型ゲート領域
１８・・・ゲート電極
９・・・層間絶縁膜
１９・・・層間絶縁膜
２２・・・カソード領域
３０・・・整流性接合（ｐｎ接合など）
３１・・・ショットキー接合

Claims

ドレイン領域である一導電型の半導体基体の一主面に、同一導電型のソース領域と、前記ソース領域と接しない反対導電型のゲート領域と、前記ソース領域に接した溝と、を有し、前記溝の内部には、絶縁膜によって前記ドレイン領域と前記ゲート領域とは絶縁され、かつ、前記ソース領域とは同電位に保たれた固定電位絶縁電極を有する半導体装置において、
前記ドレイン領域とは絶縁され、前記固定電位絶縁電極と整流性接合を形成し、前記ゲート領域とは同電位に保たれている同一導電型のカソード領域を有する、ことを特徴とする半導体装置。
前記固定電位絶縁電極が反対導電型半導体よりなり、前記カソード領域が同一導電型半導体よりなり、かつ、前記基体表面上に付加されている、ことを特徴とする請求項１に記載の半導体装置。
前記固定電位絶縁電極が反対導電型半導体よりなり、前記カソード領域が前記固定電位絶縁電極とショットキー接合を形成する金属よりなる、ことを特徴とする請求項１に記載の半導体装置。
前記固定電位絶縁電極が反対導電型半導体よりなり、前記カソード領域が同一導電型半導体よりなり、かつ、前記固定電位絶縁電極と同じ前記溝の内部にある、ことを特徴とする請求項１に記載の半導体装置。