KR20150031668A - 전력 반도체 소자 - Google Patents

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KR20150031668A
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drift layer
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성재규
박재훈
엄기주
송인혁
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삼성전기주식회사
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Abstract

본 발명은 트랜치 게이트가 형성되어 있는 제1 도전형의 드리프트 층; 상기 드리프트 층의 상부에 상기 트랜치 게이트에 접하도록 형성되는 제2 도전형의 웰 영역; 상기 웰 영역의 상부에 상기 트랜치 게이트에 접하도록 형성되는 제1 도전형의 소스 영역; 및 높이 방향으로 상기 소스 영역의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역;을 포함하는 전력 반도체 소자에 관한 것이다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 신뢰성이 높은 전력 반도체 소자에 관한 것이다.
일반적으로 전력 반도체 소자는 모터의 제어 혹은 인버터 등의 각종 스위칭 소자로서 널리 활용되고 있다.
구체적으로 전력 반도체 소자는 전력 장치에 사용되는 반도체 소자를 의미하는 것으로서, 전력의 변환이나 제어에 최적화되어 있는 전력 장치의 핵심이다.
일반적인 반도체 소자에 비하여 고 내압화, 대 전류화, 고 주파수화된 것을 특징으로 한다.
대표적인 전력 반도체 소자의 종류는 모스펫(MOSFET; Metal Oxide semiconductor Field Effect Transistor)과 절연 게이트 바이폴라 트랜지스터(IGBT; Insulated Gate Bipolar Transistor) 등이 있다.
IGBT와 MOSFET은 기본적으로 npn 접합 구조를 갖는다. 즉, 정류 방향이 서로 반대가 되도록 다이오드 2개가 npn접합되므로, 전류가 흐르지 않는다.
하지만, 산화물을 이용하여 p형 반도체 영역과 절연되는 게이트에 + 전압이 인가되면, 상기 p형 반도체 영역에 존재하는 전자들을 끌어당기며, 이에 따라 p형 반도체 영역과 상기 산화물이 접하는 부분에 전도성 채널이 형성된다.
상기 전도성 채널을 통하여, 에미터와 콜랙터 또는 소스와 드레인 사이에 전류가 흐르게 되는 것이다.
특히, IGBT란 게이트를 MOS(Metal Oxide semiconductor)를 이용하여 제작하고, 후면에 p 형의 콜랙터층을 형성시킴으로써 바이폴라(bipolar)를 갖는 트랜지스터를 의미한다.
구체적으로, IGBT의 동작 원리에 대해서 살펴보면, 게이트 전극에 소자의 문턱 전압보다 높은 전압이 인가되면, 상기 게이트 전극의 하단에 위치하는 p형의 바디 영역의 표면의 극성이 역전되어 n형의 채널(channel)이 형성됨으로써, 양극과 음극 사이에 전류가 흐리게 된다.
채널(channel)을 통해 드리프트(drift) 영역으로 주입된 전자 전류는 바이폴라 트랜지스터(bipolar transistor)의 베이스(base) 전류와 마찬가지로 IGBT 소자의 하부에 위치하는 고농도의 p형의 콜랙터층으로부터 정공(hole) 전류의 주입을 유도한다.
이러한 소수 캐리어(carrier)의 고농도 주입으로 인해 드리프트(drift) 영역에서의 전도도가 수십에서 수백배 증가하는 전도도 변조(conductivity modulation)가 발생하게 된다.
MOSFET과 달리 전도도 변조로 인하여 드리프트 영역에서의 저항 성분이 매우 작아지므로, 매우 큰 고압에서의 응용이 가능하다.
IGBT는 낮은 순방향 손실과 빠른 스위칭 스피드를 특징으로 하여, 기존의 싸이리스터(thyristor), 바이폴라 트랜지스터(bipolar transistor), MOSFET(Metal Oxide Semiconductor Field Emission Transistor) 등으로는 실현이 불가능하였던 분야를 대상으로 적용이 확대되어 가고 있는 추세이다.
일반적으로 전력 반도체 소자는 1개의 소자에 수십만 내지 수백만개의 셀(cell)로 구성된다.
이러한 전력 반도체 소자는 하나의 셀(cell)에 래치-업(latch up) 또는 단락(short circuit)이 발생하는 경우에 인접하는 셀(cell) 사이를 절연시켜주는 구조가 없기 때문에 소자 전체가 파괴된다.
상술한 래치-업 또는 단락이 발생하는 경우에 소자의 정션(junction)에 해당하는 부분에서 고열이 발생하게 된다.
극단적인 경우, 정션에서 발생하는 열로 인하여 해당 부분의 온도가 1400 ℃ 이상으로 올라가게 된다.
실리콘(Si)의 녹는 점이 1414 ℃ 이기 때문에 소자에 해당 부분이 완전히 파괴되어 소자 전체가 사용할 수 없는 상태가 된다.
따라서 셀(cell)에 래치-업 또는 단락이 발생하여 해당 셀(cell)이 파괴되어 소자가 사용불가능한 상태가 되기 전에 문제가 발생한 셀(cell)을 차단하는 기술이 필요한 실정이다.
하기의 선행기술문헌에 기재된 특허문헌 1은 반도체 장치에 관한 발명이다.
특허문헌 1에 기재된 발명은 높은 강복 전압을 갖는 반도체 장치에 관한 것이다.
구체적으로 특허문헌 1에 기재된 발명은 절연층을 소정의 피치로 배열된 게이트 트렌치 사이에 배치함으로써, 에미터 부근 위치에서 캐리어 밀도를 증가시키고, 높은 강복 전압을 갖도록 하는 것을 기술적 특징으로 한다.
하지만 특허문헌 1에 기재된 발명은 이미 전기적으로 절연 성질을 갖는 영역을 형성시킨 것으로, 본 발명의 소자 보호층이 래치-업 또는 단락으로 인한 고열이 발생하기 전에는 통전될 수 있는 영역인 것과 차이가 있다.
한국 등록특허공보 제10-0223198호
본 발명은 소자의 동작 시에 래치-업 또는 단락으로 인해 고열이 발생하는 경우, 문제가 발생한 셀(cell)을 차단할 수 있는 전력 반도체 소자를 제공하고자 한다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 트랜치 게이트가 형성되어 있는 제1 도전형의 드리프트 층; 상기 드리프트 층의 상부에 상기 트랜치 게이트에 접하도록 형성되는 제2 도전형의 웰 영역; 상기 웰 영역의 상부에 상기 트랜치 게이트에 접하도록 형성되는 제1 도전형의 소스 영역; 및 높이 방향으로 상기 소스 영역의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역;을 포함할 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 상기 소스 영역의 하부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 웰 영역에 형성될 수 있다.
일 실시예에 있어서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 상기 채널 영역의 일부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 상기 드리프트 층과 상기 웰 영역이 접하는 부분에 형성될 수 있다.
일 실시예에 있어서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 상기 채널 영역의 하부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 상기 드리프트 층에 형성될 수 있다.
일 실시예에 있어서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 높이 방향으로 상기 채널 영역의 하부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 산소 원자 또는 질소 원자 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 래치-업 또는 단락이 발생하였을 때에 절연성으로 성질이 변화할 수 있다.
본 발명의 일 실시예에 따른 전력 반도체 소자는 제1 도전형의 드리프트 층; 상기 드리프트 층에 소정의 간격을 가지고, 일 방향으로 길게 형성되는 복수의 트랜치 게이트; 상기 복수의 트랜치 게이트의 사이에 형성되는 제2 도전형의 웰 영역; 상기 트랜치 게이트와 접하도록 상기 웰 영역에 형성되며, 일 방향으로 소정의 간격을 가지고 형성되는 제1 도전형의 소스 영역; 및 높이 방향으로 상기 소스 영역의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역;을 포함할 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 상기 소스 영역의 하부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 웰 영역에 형성될 수 있다.
일 실시예에 있어서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 상기 채널 영역의 일부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 상기 드리프트 층과 상기 웰 영역이 접하는 부분에 형성될 수 있다.
일 실시예에 있어서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 상기 채널 영역의 하부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 상기 드리프트 층에 형성될 수 있다.
일 실시예에 있어서, 본 발명의 일 실시예에 따른 전력 반도체 소자는 소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고, 상기 소자 보호 영역은 높이 방향으로 상기 채널 영역의 하부에 형성될 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 산소 원자 또는 질소 원자 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 소자 보호 영역은 래치-업 또는 단락이 발생하였을 때에 절연성으로 성질이 변화할 수 있다.
본 발명에 따른 전력 반도체 소자는 웰 영역과 드리프트 층이 접하는 부분 또는 드리프트 층에 소자 보호 영역을 형성시킴으로써, 소자에 존재하는 셀(cell)에 래치-업 또는 단락이 발생하였을 때 해당 셀(cell)을 전기적으로 차단시킬 수 있다.
구체적으로 소자 보호 영역에 산소 원자 또는 질소 원자를 주입함으로써, 해당 셀(cell)에 래치-업 또는 단락으로 인한 고열이 발생하는 경우에 실리콘과 산소 원자 또는 질소 원자가 반응하여 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)이 형성되어 해당 셀(cell)이 전기적으로 차단된다.
문제가 발생한 셀(cell)이 파괴되기 전에 전기적으로 차단함으로써 인접하는 셀(cell)이 연쇄적으로 파괴되는 것을 방지할 수 있으며, 이에 따라 소자의 신뢰성 및 내구성이 향상된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자의 개략적인 단면도를 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자에 단락 또는 래치-업이 발생한 후의 상태를 도시한 개략적인 단면도이다.
도 3은 본 발명의 실시예 1에 따른 전력 반도체 소자의 개략적인 사시도를 도시한 것이다.
도 4은 본 발명의 실시예 2에 따른 전력 반도체 소자의 개략적인 사시도를 도시한 것이다.
도 5는 본 발명의 실시예 3에 따른 전력 반도체 소자의 개략적인 사시도를 도시한 것이다.
도 6은 실시예 4에 따른 전력 반도체 소자의 개략적인 평면도를 도시한 것이다.
도 7은 실시예 5에 따른 전력 반도체 소자의 개략적인 평면도를 도시한 것이다.
도 8은 실시예 6에 따른 전력 반도체 소자의 개략적인 평면도를 도시한 것이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다.
이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다.
본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다.
예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도면에서 x방향은 폭 방향, y방향은 길이 방향, z방향은 높이 방향으로 정의하여 사용하였다.
전력용 스위치는 전력용 MOSFET, IGBT, 싸이리스터 및 이와 유사한 것들 중 어느 하나에 의해 구현될 수 있다. 여기에 개시된 신규한 기술들 대부분은 IGBT를 기준으로 설명된다. 그러나 여기에서 개시된 본 발명의 여러 실시예들이 IGBT로 한정되는 것은 아니며, 예컨대 다이오드 외에도, 전력용 MOSFET과 여러 형태의 싸이리스터를 포함하는 다른 형태의 전력용 스위치 기술에도 대부분 적용될 수 있다. 더욱이, 본 발명의 여러 실시예들은 특정 p형 및 n형 영역을 포함하는 것으로 묘사된다. 그러나 여기에서 개시되는 여러 영역의 도전형이 반대인 소자에 대해서도 동일하게 적용될 수 있다는 것은 당연하다.
또, 여기서 사용되는 n형, p형은 제1 도전형 또는 제2 도전형이라고 정의될 수 있다. 한편, 제1 도전형, 제2 도전형은 상이한 도전형을 의미한다.
또, 일반적으로, '+'는 고농도로 도핑된 상태를 의미하고, '-'는 저농도로 도핑된 상태를 의미한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 개략적인 단면도를 도시한 것이다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)의 단면 구조에 대해서 설명하도록 한다.
본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 트랜치 게이트(40)가 형성되어 있는 제1 도전형의 드리프트 층(10); 상기 드리프트 층(10)의 상부에 상기 트랜치 게이트(40)에 접하도록 형성되는 제2 도전형의 웰 영역(20); 상기 웰 영역(20)의 상부에 상기 트랜치 게이트(40)에 접하도록 형성되는 제1 도전형의 소스 영역(30); 및 높이 방향(z 방향)으로 상기 소스 영역(30)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(50);을 포함할 수 있다.
상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형 일 수 있다.
상기 드리프트 층(10)은 소자의 내압을 유지하기 위하여, 저농도의 n형의 도전형의 불순물을 갖도록 형성될 수 있다.
상기 웰 영역(20)의 노출된 상면 및 상기 소스 영역(30)의 노출된 상면에는 소스 금속층(미도시)이 형성될 수 있다.
상기 드리프트 층(10)의 하부에는 버퍼 층(11)이 형성될 수 있다.
상기 버퍼 층(11)은 n형 또는 p형일 수 있으며, n형인 경우에는 MOSFET으로 작동하며, p형인 경우에는 IGBT로 작동할 수 있다.
상기 버퍼 층(11)의 하부에는 콜랙터 금속층(60)이 형성될 수 있다.
상기 트랜치 게이트(40)는 상기 드리프트 층(10)을 식각한 뒤, 게이트 절연층(41)을 형성시키고, 내부를 폴리 실리콘(42)으로 충전하여 형성될 수 있다.
상기 소자 보호 영역(50)은 산소 원자 또는 질소 원자를 주입하여 형성된다.
상기 웰 영역(20)은 제2 도전형의 불순물을 갖도록 형성될 수 있으며, 상기 소스 영역(30)은 고농도의 제1 도전형의 불순물을 갖도록 형성될 수 있다.
상기 소스 영역(30)-상기 웰 영역(20)-상기 드리프트 층(10)은 n-p-n 접합을 갖게 된다.
전력 반도체 소자(100)는 소자 전체에 수십만 내지 수백만 개의 n-p-n 접합을 갖게 되며, 하나의 n-p-n 접합은 하나의 셀(cell)로 작동하게 된다.
상기 트랜치 게이트(40)에 아무런 전압이 인가되지 않은 경우에 n-p-n 접합으로 인해 전류가 흐르지 않게 된다.
하지만 상기 트랜치 게이트(40)에 양 전압이 인가되는 경우, 상기 웰 영역(20)의 전자들이 상기 트랜치 게이트(40)로 끌려와 상기 웰 영역(20)의 채널 영역(21)에 도전성 채널이 형성되게 된다.
즉, 상기 채널 영역(21)에 도전성 채널이 형성됨으로써 상기 소스 금속층(미도시)과 상기 콜랙터 금속층(60) 사이에 전류가 흐르게 된다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)에 단락 또는 래치-업이 발생한 후의 상태를 도시한 개략적인 단면도이다.
도 1 및 도 2를 비교해 보면, 상기 소자 보호 영역(50)의 일부가 변화한 것을 알 수 있다.
즉, 전력 반도체 소자(100)의 셀(cell)에 단락 또는 래치-업과 같은 문제가 발생한 경우, 상기 소자 보호 영역(50)의 일부가 절연 영역(51)으로 변화하게 됨으로써 상기 셀(cell)이 영구적으로 차단되므로 전력 반도체 소자(100) 전체가 파괴되는 것을 방지할 수 있다.
상기 소자 보호 영역(50)이 소자를 보호하는 원리를 구체적으로 살펴보도록 한다.
전력 반도체 소자(100)에서 소자를 제어하는 회로에 오류가 발생하거나 단락(short circuit)이 발생하는 경우, 정션 파괴(junction breakage)가 발생하게 된다.
정션 파괴란 상기 드리프트 층(10)과 상기 웰 영역(20)이 접합하는 부분에 고열이 발생하여 해당 부분이 파괴되는 것을 의미한다.
특히, IGBT의 경우에 상기 버퍼 층(11)이 p형이기 때문에, 상기 소스 영역(30)-상기 웰 영역(20)-상기 드리프트 영역(10)-상기 버퍼 층(11)은 n-p-n-p 접합을 갖게 된다.
n-p-n-p 접합은 IGBT에서 기생 싸이리스터로 작동된다.
전력 반도체 소자(100)가 동작하는 중에 상기 기생 싸이리스터가 온(on)이 되면, 상기 기생 싸이리스터를 통하여 매우 큰 전류가 흐르게 된다.
따라서 상기 기생 싸이리스터가 온(on) 동작하는 셀(cell)의 상기 드리프트 층(10)과 상기 웰(20) 층이 접하는 부분에 고열이 발생하여 상기 셀(cell)이 파괴되고, 나아가 전력 반도체 소자(100) 전체가 파괴된다.
상기한 바와 같이 기생 싸이리스터가 온(on) 동작하여 전력 반도체 소자(100)가 파괴되는 것을 래치-업(latch-up)이라 한다.
즉, 셀(cell)에 단락(short circuit) 또는 래치-업(latch-up)이 발생하는 경우에 상기 셀(cell)에서 고열이 발생하게 되고, 나아가 전력 반도체 소자(100) 전체가 파괴된다.
전력 반도체 소자(100)가 가지는 복수의 셀(cell) 중 매우 적은 수의 셀(cell)에 단락 또는 래치-업이 발생하여 전력 반도체 소자(100) 전체가 파괴되는 것을 방지하기 위하여, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 높이 방향(z 방향)으로 상기 소스 영역(30)의 최하부 높이보다 아래 쪽에 소자 보호 영역(50)이 형성된다.
상기 소자 보호 영역(50)은 산소 원자 또는 질소 원자를 주입하여 형성된다.
전력 반도체 소자(100)에 단락 또는 래치-업과 같은 문제가 발생하는 경우, 상기 문제가 발생한 부분에 해당하는 셀(cell)에 최대 1400 ℃ 이상의 고열이 발생하게 된다.
이에 반해, 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)은 약 700 ℃ 내지 1000 ℃의 온도에서 형성므로, 상기 문제가 발생한 부분의 온도가 1400 ℃가 되기 전에 상기 소자 보호 영역(50)이 실리콘 산화물 또는 실리콘 질화물로 형성되는 절연 영역(51)으로 변화하게 된다.
상기 실리콘 산화물 또는 실리콘 질화물은 전기가 통하지 않는 절연 성질을 나타내기 때문에 문제가 발생한 셀(cell)에 흐르는 전류가 영구적으로 차단된다.
즉, 단락 또는 래치-업이 발생하기 전의 상기 소자 보호 영역(50)은 산소 원자 또는 질소 원자가 원자 상태로 존재하기 때문에 전류가 흐르는 도전 영역으로 작동한다.
하지만 단락 또는 래치-업이 발생한 후의 상기 소자 보호 영역(50)은 산소 원자 또는 질소 원자가 실리콘과 결합하여 실리콘 산화물 또는 실리콘 질화물 상태로 변하여 존재하기 때문에 전류가 흐르지 않는 절연 영역(51)이 된다.
실시예 1
도 3은 본 발명의 실시예 1에 따른 전력 반도체 소자(100)의 개략적인 사시도를 도시한 것이다.
도 3을 참조하면, 실시예 1에 따른 전력 반도체 소자(100)는 트랜치 게이트(140)가 형성되어 있는 n-형의 드리프트 층(110); 상기 드리프트 층(110)의 상부에 상기 트랜치 게이트(140)에 접하도록 형성되는 p0형의 웰 영역(120); 상기 웰 영역(120)의 상부에 상기 트랜치 게이트(140)에 접하도록 형성되는 n+의 소스 영역(130); 및 높이 방향으로 상기 소스 영역(130)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(150);을 포함할 수 있으며, 상기 소자 보호 영역(150)은 상기 드리프트 층(110)과 상기 웰 영역(120)이 접하는 부분의 전체에 형성될 수 있다.
즉, 실시예 1에 따른 전력 반도체 소자(100)의 상기 소자 보호 영역(150)은 상기 드리프트 층(110)과 상기 웰 영역(120)의 사이에 위치하도록 형성될 수 있다.
도 1을 참조하면, 실시예 1에 따른 전력 반도체 소자(100)는 상기 소자 보호 영역(110)이 상기 드리프트 층(110)과 상기 웰 영역(120)이 접하는 부분의 전체에 형성되기 때문에 전력 반도체 소자(100)의 신뢰성이 매우 높아 진다.
특히, 전력 반도체 소자(100)에 단락 또는 래치-업과 같은 문제가 발생하는 경우, 상기 드리프트 층(110)과 상기 웰 영역(120)이 접하는 부분에서 열이 발생하여 해당 부분이 열로 인해 파괴된다.
이를 정션 파괴(junction breakage)라고 하는데, 실시예 1에 따른 전력 반도체 소자(100)는 상기 소자 보호 영역(110)이 상기 드리프트 층(110)과 상기 웰 영역(120)이 접하는 부분에 형성되어 이러한 정선 파괴가 발생하는 것을 방지할 수 있다.
실시예 2
도 4은 본 발명의 실시예 2에 따른 전력 반도체 소자(200)의 개략적인 사시도를 도시한 것이다.
도 4를 참조하여, 본 발명의 실시예 2에 따른 전력 반도체 소자(200)는 트랜치 게이트(240)가 형성되어 있는 n-형의 드리프트 층(210); 상기 드리프트 층(210)의 상부에 상기 트랜치 게이트(240)에 접하도록 형성되는 p0형의 웰 영역(220); 상기 웰 영역(220)의 상부에 상기 트랜치 게이트(240)에 접하도록 형성되는 n+의 소스 영역(230); 및 높이 방향으로 상기 소스 영역(230)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(250);을 포함할 수 있으며, 상기 소자 보호 영역(250)은 상기 웰 영역(220)에 형성될 수 있다.
본 발명의 실시예 2에 따른 전력 반도체 소자(200)는 채널 영역(221)이 위치하는 상기 웰 영역(220)에 상기 소자 보호 영역(250)이 형성되기 때문에, 단락 또는 래치-업과 같은 문제가 발생하였을 때에 상기 채널 영역(221)이 직접적으로 절연된다.
따라서 단락 또는 래치-업과 같은 문제가 발생하였을 때에 문제가 발생한 셀(cell)만 영구적으로 차단되기 때문에, 실시예 2에 따른 전력 반도체 소자(200)는 상기 소자 보호 영역(50)이 절연 영역으로 변화한 경우에도 성능 저하가 거의 없다.
실시예 3
도 5는 본 발명의 실시예 3에 따른 전력 반도체 소자(300)의 개략적인 사시도를 도시한 것이다.
도 5를 참조하여, 본 발명의 실시예 3에 따른 전력 반도체 소자(300)는 트랜치 게이트(340)가 형성되어 있는 n-형의 드리프트 층(310); 상기 드리프트 층(310)의 상부에 상기 트랜치 게이트(340)에 접하도록 형성되는 p0형의 웰 영역(320); 상기 웰 영역(320)의 상부에 상기 트랜치 게이트(340)에 접하도록 형성되는 n+의 소스 영역(330); 및 높이 방향으로 상기 소스 영역(330)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(350);을 포함할 수 있으며, 상기 소자 보호 영역(350)은 상기 드리프트 층(310)에 형성될 수 있다.
상기 소자 보호 영역(350)은 산소 원자 또는 질소 원자를 주입하여 형성되기 때문에, 상기 드리프트 층(310)의 내압을 향상시킬 수 있다.
즉, 상기 소자 보호 영역(350)은 단락 또는 래치-업과 같은 문제가 발생하였을 때에 문제가 발생한 셀(cell)을 영구적으로 차단하는 효과 외에도 상기 드리프트 층(310)의 내압을 향상시킬 수 있다.
실시예 4
도 6은 실시예 4에 따른 전력 반도체 소자(400)의 개략적인 평면도를 도시한 것이다.
도 6을 참조하면, 실시예 4에 따른 전력 반도체 소자(400)는 n-형의 드리프트 층; 상기 드리프트 층 소정의 간격을 가지고, 일 방향으로 길게 형성되는 복수의 트랜치 게이트(440); 상기 복수의 트랜치 게이트(440)의 사이에 형성되는 p0형의 웰 영역(420); 상기 트랜치 게이트(440)와 접하도록 상기 웰 영역(420)에 형성되며, 일 방향으로 소정의 간격을 가지고 형성되는 n+형의 소스 영역(430); 및 높이 방향으로 상기 소스 영역(430)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(450);을 포함할 수 있으며, 상기 소자 보호 영역(450)은 상기 소스 영역(430)의 하부에 형성될 수 있다.
도 6에서 보는 바와 같이, 실시예 4의 상기 소자 보호 영역(450)은 상기 소스 영역(430)의 위치에 대응되도록 상기 소스 영역(430)의 하부에 형성될 수 있다.
상기 소자 보호 영역(450)은 산소 원자 또는 질소 원자가 주입되어 있는 영역이기 때문에, 전력 반도체 소자(400)가 온(on) 동작을 할 때, 온(on) 저항을 증가시키는 일 요소가 될 수 있다.
또한, 상기 전력 반도체 소자(400)의 셀(cell)에 단락 또는 래치-업과 같은 문제가 발생하였을 때에 전류는 상기 소스 영역(430)를 통하여 가장 많이 흐르기 때문에, 상기 소스 영역(430)에 대응되는 정션이 파괴되는 경우가 많다.
따라서 상기 소자 보호 영역(450)을 상기 소스 영역(430)의 위치에 대응되도록 상기 소스 영역(430)의 하부에 형성시킴으로써 전력 반도체 소자(400)의 온(on) 저항이 증가되는 것을 방지하면서, 상기 전력 반도체 소자(400)의 셀(cell)에 단락 또는 래치-업과 같은 문제가 발생하였을 때에 문제가 발생한 상기 셀(cell)을 상기 소자 보호 영역(450)이 영구적으로 차단하여 전력 반도체 소자(400) 전체가 파괴되는 것을 방지할 수 있다.
실시예 4에 있어서, 상기 소자 보호 영역(450)은 상기 소스 영역의 하부에 형성되며, 실시예 1 내지 3과 같이 드리프트 층과 웰 영역이 접하는 부분, 드리프트 층 및 웰 영역 중 적어도 한 곳에 형성될 수 있다.
그에 따른 효과는 실시예 1 내지 3에서 설명한 바와 동일하다.
실시예 5
도 7은 실시예 5에 따른 전력 반도체 소자(500)의 개략적인 평면도를 도시한 것이다.
도 7을 참조하면, 실시예 5에 따른 전력 반도체 소자(500)는 n-형의 드리프트 층; 상기 드리프트 층 소정의 간격을 가지고, 일 방향으로 길게 형성되는 복수의 트랜치 게이트(540); 상기 복수의 트랜치 게이트(540)의 사이에 형성되는 p0형의 웰 영역(520); 상기 트랜치 게이트(540)와 접하도록 상기 웰 영역(520)에 형성되며, 일 방향으로 소정의 간격을 가지고 형성되는 n+형의 소스 영역(530); 및 높이 방향으로 상기 소스 영역(530)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(550);을 포함할 수 있으며, 상기 소자 보호 영역(550)은 소자의 온(on) 동작 시에 상기 웰 영역(520)의 상기 트랜치 게이트(540)와 접하는 부분에 형성되는 채널 영역(521)을 더 포함하고, 상기 소자 보호 영역(550)은 상기 채널 영역(521)과 대응하는 위치에 형성될 수 있다.
즉, 상기 소자 보호 영역(550)이 드리프트 층과 웰 영역(520)이 접하는 부분에 형성되는 경우에는 상기 소자 보호 영역(550)은 상기 채널 영역(521)의 하부에 형성될 수 있다.
또한, 상기 소자 보호 영역(550)이 웰 영역(520)에 형성되는 경우에는 상기 소자 보호 영역(550)은 상기 채널 영역(521)의 일부에 형성될 수 있다
마지막으로, 상기 소자 보호 영역(550)이 드리프트 층에 형성되는 경우에는 상기 소자 보호 영역(550)은 상기 채널 영역(521)의 하부에 형성될 수 있다.
전력 반도체 소자(500)에 있어서, 전자 전류는 상기 트랜치 게이트(540)에 양 전압이 인가된 경우에 상기 채널 영역(521)에 형성되는 도전성 채널을 통하여 흐르게 된다.
따라서 x 방향 및 y 방향으로 상기 채널 영역(521)에 대응하는 위치에 상기 소자 보호 영역(550)을 형성시킴으로써, 단락 또는 래치-업이 발생한 셀(cell)을 효과적으로 차단할 수 있다.
실시예 5에 있어서, 상기 소자 보호 영역(550)은 상기 채널 영역(521)과 대응하는 위치에 형성될 수 있으며, 실시예 1 내지 3과 같이 드리프트 층과 웰 영역이 접하는 부분, 드리프트 층 및 웰 영역 중 적어도 한 곳에 형성될 수 있다.
그에 따른 효과는 실시예 1 내지 3에서 설명한 바와 동일하다.
실시예 6
도 8은 실시예 6에 따른 전력 반도체 소자(600)의 개략적인 평면도를 도시한 것이다.
도 8을 참조하면, 실시예 4에 따른 전력 반도체 소자(600)는 n-형의 드리프트 층; 상기 드리프트 층 소정의 간격을 가지고, 일 방향으로 길게 형성되는 복수의 트랜치 게이트(640); 상기 복수의 트랜치 게이트(640)의 사이에 형성되는 p0형의 웰 영역(620); 상기 트랜치 게이트(640)와 접하도록 상기 웰 영역(620)에 형성되며, 일 방향으로 소정의 간격을 가지고 형성되는 n+형의 소스 영역(630); 및 높이 방향으로 상기 소스 영역(630)의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역(650);을 포함할 수 있으며, 상기 소자 보호 영역(650)은 상기 소스 영역(630)의 하부에 형성되고, 상기 소자 보호 영역(650)은 상기 채널 영역(621)과 대응하는 위치에 형성될 수 있다.
상기 소자 보호 영역(650)은 x 방향으로는 상기 채널 영역(621)에 대응하는 위치에 형성되는 것을 만족하고, y 방향으로 상기 소스 영역(630)에 대응하는 위치에 형성되는 것을 만족하게 된다.
즉, 상기 소자 보호 영역(650)은 단락 또는 래치-업과 같은 문제가 발생하였을 때, 가장 전류가 많이 흐르는 부분에 형성되게 된다.
따라서 상기 소자 보호 영역(650)의 면적을 최소화시켜 전력 반도체 소자(600)의 온(on) 저항이 높아지는 것을 방지하면서, 단락 또는 래치-업과 같은 문제가 발생한 셀(cell)을 효과적으로 차단시켜, 전력 반도체 소자(600) 전체가 파괴되는 것을 방지할 수 있다.
실시예 6의 상기 소자 보호 영역(650)은 실시예 1 내지 3과 같이 드리프트 층과 웰 영역이 접하는 부분, 드리프트 층 및 웰 영역 중 적어도 한 곳에 형성될 수 있다.
그에 따른 효과는 실시예 1 내지 3에서 설명한 바와 동일하다.
이상에서 설명한 실시예들은 각 실시예가 독립적인 것이 아니며, 각 실시예를 병합하여 실시할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 결정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
10: 드리프트 층
11: 버퍼 층
20: 웰 영역
30: 소스 영역
40: 트랜치 게이트
41: 게이트 절연층
42: 폴리 실리콘
50: 소자 보호 영역
51: 절연 영역
60: 콜랙터 금속층

Claims (20)

  1. 트랜치 게이트가 형성되어 있는 제1 도전형의 드리프트 층;
    상기 드리프트 층의 상부에 상기 트랜치 게이트에 접하도록 형성되는 제2 도전형의 웰 영역;
    상기 웰 영역의 상부에 상기 트랜치 게이트에 접하도록 형성되는 제1 도전형의 소스 영역; 및
    높이 방향으로 상기 소스 영역의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역;을 포함하는 전력 반도체 소자.
  2. 제1항에 있어서,
    상기 소자 보호 영역은 상기 소스 영역의 하부에 형성되는 전력 반도체 소자.
  3. 제1항에 있어서,
    상기 소자 보호 영역은 상기 웰 영역에 형성되는 전력 반도체 소자.
  4. 제3항에 있어서,
    소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 상기 채널 영역의 일부에 형성되는 전력 반도체 소자.
  5. 제1항에 있어서,
    상기 소자 보호 영역은 상기 드리프트 층과 상기 웰 영역이 접하는 부분에 형성되는 전력 반도체 소자.
  6. 제5항에 있어서,
    소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 상기 채널 영역의 하부에 형성되는 전력 반도체 소자.
  7. 제1항에 있어서,
    상기 소자 보호 영역은 상기 드리프트 층에 형성되는 전력 반도체 소자.
  8. 제7항에 있어서,
    소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 높이 방향으로 상기 채널 영역의 하부에 형성되는 전력 반도체 소자.
  9. 제1항에 있어서,
    상기 소자 보호 영역은 산소 원자 또는 질소 원자 중 적어도 하나를 포함하는 전력 반도체 소자.
  10. 제1항에 있어서,
    상기 소자 보호 영역은 래치-업 또는 단락이 발생하였을 때에 절연성으로 성질이 변화하는 전력 반도체 소자.
  11. 제1 도전형의 드리프트 층;
    상기 드리프트 층에 소정의 간격을 가지고, 일 방향으로 길게 형성되는 복수의 트랜치 게이트;
    상기 복수의 트랜치 게이트의 사이에 형성되는 제2 도전형의 웰 영역;
    상기 트랜치 게이트와 접하도록 상기 웰 영역에 형성되며, 일 방향으로 소정의 간격을 가지고 형성되는 제1 도전형의 소스 영역; 및
    높이 방향으로 상기 소스 영역의 최하부 높이보다 아래 쪽에 형성되는 소자 보호 영역;을 포함하는 전력 반도체 소자.
  12. 제11항에 있어서,
    상기 소자 보호 영역은 상기 소스 영역의 하부에 형성되는 전력 반도체 소자.
  13. 제11항에 있어서,
    상기 소자 보호 영역은 상기 웰 영역에 형성되는 전력 반도체 소자.
  14. 제13항에 있어서,
    소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 상기 채널 영역의 일부에 형성되는 전력 반도체 소자.
  15. 제11항에 있어서,
    상기 소자 보호 영역은 상기 드리프트 층과 상기 웰 영역이 접하는 부분에 형성되는 전력 반도체 소자.
  16. 제15항에 있어서,
    소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 상기 채널 영역의 하부에 형성되는 전력 반도체 소자.
  17. 제11항에 있어서,
    상기 소자 보호 영역은 상기 드리프트 층에 형성되는 전력 반도체 소자.
  18. 제17항에 있어서,
    소자의 온(on) 동작 시에 상기 웰 영역의 상기 트랜치 게이트와 접하는 부분에 형성되는 채널 영역을 더 포함하고,
    상기 소자 보호 영역은 높이 방향으로 상기 채널 영역의 하부에 형성되는 전력 반도체 소자.
  19. 제11항에 있어서,
    상기 소자 보호 영역은 산소 원자 또는 질소 원자 중 적어도 하나를 포함하는 전력 반도체 소자.
  20. 제11항에 있어서,
    상기 소자 보호 영역은 래치-업 또는 단락이 발생하였을 때에 절연성으로 성질이 변화하는 전력 반도체 소자.
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