DE19651108C2 - Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren - Google Patents

Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren

Info

Publication number
DE19651108C2
DE19651108C2 DE19651108A DE19651108A DE19651108C2 DE 19651108 C2 DE19651108 C2 DE 19651108C2 DE 19651108 A DE19651108 A DE 19651108A DE 19651108 A DE19651108 A DE 19651108A DE 19651108 C2 DE19651108 C2 DE 19651108C2
Authority
DE
Germany
Prior art keywords
layer
gate
doping
main surface
recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19651108A
Other languages
English (en)
Other versions
DE19651108A1 (de
Inventor
Akio Uenishi
Katsumi Nakamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=13970720&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=DE19651108(C2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE19651108A1 publication Critical patent/DE19651108A1/de
Application granted granted Critical
Publication of DE19651108C2 publication Critical patent/DE19651108C2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung des Gategrabentyps mit einer hohen Durchbruchsspannung und ihr Herstellungsverfahren. Eine derartige Halbleitereinrichtung wird z. B. in einem Hochspannungsinverter verwendet.
Es wurde in letzter Zeit verlangt, daß Halbleitereinrichtungen mit einer hohen Durchbruchsspannung zur Verwendung in Hochspannungsinvertern und ähn­ lichen eine höhere Betriebsgeschwindigkeit und eine niedrigere EIN-Spannung aufweisen, um eine Betriebseffizienz und eine Betriebssteuerbarkeit der Hoch­ spannungsinverter zu verbessern. In dem Feld der Klasse von Tausenden von Volt wurden GTO(Gateabschalt- bzw. Abschalt-)-Thyristoren weit verwendet. Es wurde jedoch in letzter Zeit untersucht, die Durchbruchsspannungen von IGBTs (Bipolartransistoren mit isoliertem Gate) zu verbessern, was einen An­ stieg der Geschwindigkeit der Einrichtungen ermöglicht.
Es werden nun Arbeiten durchgeführt, um IGBTs eines Gategrabentyps durch mikroskopische Verarbeitung zu entwickeln, die eine Versorgungskapazität von Elektronen erhöhen können. Das Erreichen einer hohen Betriebsgeschwindig­ keit und einer niedrigen EIN-Spannung verursacht jedoch unvorteilhaft eine Reduzierung der Durchbruchsspannung, und es ist daher notwendig, die Grenzen für diese zu erhöhen.
Es wird im folgenden mit Bezug zu Fig. 49 eine Beschreibung einer Struktur eines IGBTs eines Gategrabentyps mit einer hohen Durchbruchsspannung ange­ geben, der untersucht wurde.
Fig. 49 ist eine schematische Querschnittsansicht eines IGBTs eines Gate­ grabentyps, der eine hohe Durchbruchsspannung aufweist.
Der IGBT des Gategrabentyps, der eine hohe Durchbruchsspannung aufweist, enthält ein leicht dotiertes n--Siliziumsubstrat 1 und p-Wannen 4, die aus p-Typ- Dotierungsdiffusionsbereichen gebildet sind, die in einer ersten Hauptober­ fläche (obere Oberfläche in der Figur) des n--Siliziumsubstrates 1 gebildet sind. Die Gategräben 70, die sich von den p-Wannen 4 in das n--Siliziumsubstrat 1 erstrecken, sind mit einem gewissen Abstand angeordnet. Jeder Gategraben 70 ist aus einer Gategrabenausnehmung 7a, die eine Tiefe ähnlich zu dem obigen Abstand aufweist, einem Gateisolierfilm 7, der auf einer inneren Oberfläche der Gategrabenausnehmung 7a angeordnet ist, und einer innerhalb des Gateiso­ lierfilms 7 angeordneten Gateelektrode 8 gebildet.
An Abschnitten der p-Wannen 4, die an die ersten Hauptoberflächen der Gate­ gräben 70 anschließen, sind n+-Emitterbereiche 7 angeordnet, die aus stark dotierten n-Typ-Dotierungsdiffusionsbereichen gebildet sind.
Abschnitte der Gateelektrode 8 und des Gateisolierfilmes 7 von jedem Gate­ graben 70, die über die erste Hauptoberfläche hervorstehen, sind mit einem Silikatglasfilm 19 bedeckt. Es ist auch eine Emitterelektrode 10 gebildet, die die erste Hauptoberfläche komplett bedeckt und die aus beispielsweise einem Metallfilm gebildet ist und elektrisch mit den n+-Emitterbereichen 5 und den p- Wannen 4 verbunden ist.
Es ist eine n-Pufferschicht 2, die aus einem n+-Dotierungsdiffusionsbereich gebildet ist, auf einer zweiten Hauptoberfläche (untere Oberfläche in der Figur) des n--Siliziumsubstrates 1 angeordnet. Ein aus einem p+-Typ-Dotierungsdiffu­ sionsbereich gebildeter p-Kollektorbereich 3 ist auf einer Oberfläche der n- Pufferschicht 2 gebildet. Eine Kollektorelektrode 11, die beispielsweise aus einem Metallfilm gebildet ist, ist auf einer Oberfläche des p-Kollektorbereiches 3 gebildet. Die n-Pufferschicht 2, die als ein sogenannter Durchgriffs- bzw. Durchbruchstyp entworfen ist, wird zur Verbesserung der Präzision der Halb­ leitereinrichtung verwendet und ist nicht wesentlich.
Der Betrieb des obigen IGBTs des Gategrabentyps mit einer hohen Durch­ bruchsspannung wird im folgenden beschrieben.
Zuerst wird ein Betrieb in einem AUS-Zustand beschrieben. Es wird eine Span­ nung über die Kollektorelektrode 11 und die Emitterelektrode 10 angelegt, während eine Spannung, die wesentlich kleiner als eine Gatedurchbruchsspan­ nung ist, über die Gateelektrode 8 und die Emitterelektrode 10 angelegt wird. Dadurch erreicht ein Übergang zwischen dem n--Siliziumsubstrat 1 und der p- Wanne 4 einen rückwärts- bzw. inversgespannten Zustand und eine Ver­ armungsschicht erstreckt sich hauptsächlich zu dem n--Siliziumsubstrat 1. Da das Gatepotential niedrig ist, werden Löcher in der p-Wanne 4 angezogen und an Oberflächen der p-Wanne 4, die an den Gategraben 70 angrenzen, angesam­ melt, so daß der Gategrabenkanal einen AUS-Zustand erreicht.
Es wird im folgenden ein Betrieb eines EIN-Zustandes beschrieben. Es wird eine Spannung über die Kollektorelektrode 11 und die Emitterelektrode 10 an­ gelegt, während eine Spannung, die wesentlich größer als die Gatedurchbruchs­ spannung ist, über die Gateelektrode 7 und die Emitterelektrode 10 angelegt wird. Dabei zieht eine Oberfläche, die an den Gategraben 70 angrenzt, Elektro­ nen in der p-Wanne 4 an, da das Gatepotential hoch ist. Daher tritt eine n-In­ version auf, und ein Grabenkanal wird gebildet. Dadurch werden Elektronen in dem n--Siliziumsubstrat 1 von dem n+-Emitterbereich 5 durch den Grabenkanal in das n--Siliziumsubstrat 1 geliefert, und Elektronen fließen zu der p-Kollek­ torschicht 3, die ein positives Potential trägt.
Wenn die Elektronen in die p-Kollektorschicht 3 fließen, werden Löcher von der p-Kollektorschicht 3 in die n-Pufferschicht 2 geliefert. Diese Löcher verur­ sachen eine Leitfähigkeitsmodulation in dem n--Siliziumsubstrat 1. Wenn eine Lebensdauer in dem n--Siliziumsubstrat 1 genügend lang ist, erreichen diese Löcher die Nähe des Grabenkanals und werden in die p-Wanne 4 mit einem ge­ ringeren Potential gezogen.
Im folgenden wird eine Beschreibung eines sogenannten Ausschaltzustandes angegeben, in dem sich der Zustand von einem EIN-Zustand zu dem AUS-Zu­ stand, der oben beschrieben wurde, ändert. In einer Inverterschaltung, die eine typische Anwendung eines Schaltungselementes mit einer hohen Durchbruchs­ spannung ist, wird eine induktive Last in vielen Fällen gesteuert. Fig. 50 zeigt die Ergebnisse einer Untersuchung des Ausschaltbetriebes in einem Fall, bei dem die induktive Last in dem der Anmelderin bekannten IGBT mit hoher Durchbruchsspannung des Gategrabentyps gesteuert wird.
Wenn sich Ladungen, die in der Gatekapazität angesammelt sind, verringern und sich die Gatespannung erniedrigt, kann ein ausreichender Arbeitsstrom nicht in dem IGBT mit hoher Durchbruchsspannung des Gategrabentyps fließen, wobei in diesem Fall eine Kollektorspannung ansteigt. Wenn die Kollektorspannung 3000 V übersteigt, die eine Busspannung der Inverterschal­ tung ist, umgeht der Arbeitsstrom den IGBT und fließt durch eine Busschal­ tung, so daß der Kollektorstrom in dem IGBT mit hoher Durchbruchsspannung des Gategrabentyps sich erniedrigt. Wenn überschüssige Ladungsträger, die in dem n--Siliziumsubstrat 1 und der n-Pufferschicht 2 in dem IGBT mit hoher Durchbruchsspannung des Gategrabentyps während des EIN-Zustands ange­ sammelt wurden, entladen oder freigelassen werden, fließt der Kollektorstrom des IGBTs mit hoher Durchbruchsspannung des Gategrabentyps nicht mehr, und der Ausschaltbetrieb ist beendet.
Der IGBT mit hoher Durchbruchsspannung des Gategrabentyps, der oben be­ schrieben wurde, weist in dem AUS-Zustand die folgende Schwierigkeit auf. Ein anderer Strom außer ein schwacher Leckstrom, der innerhalb einer Ver­ armungsschicht erzeugt ist, fließt nicht zwischen der Kollektorelektrode 11 und der Emitterelektrode 10, und eine hohe Impedanz ist vorzuweisen.
Mit dem Anstieg der Kollektorspannung dehnt sich die Verarmungsschicht weiter zu der n-Pufferschicht 2 aus. Das elektrische Feld in dem IGBT erhöht sich, so wie die Spannung ansteigt. Obwohl das Potential am Boden des Gate­ grabens 70 im wesentlichen gleich zu dem an der Gateelektrode 8 ist, erhöht sich das Potential, das das n--Siliziumsubstrat 1 unter der p-Wanne 4 an einer Position der gleichen Tiefe wie der Boden trägt über das Potential an der p- Wanne 4 (Emitterpotential) aufgrund von Donatorionen zwischen der oben er­ wähnten Position und der p-Wanne 4. Speziell tendiert das elektrische Feld in einer Ecke des Bodens des Gategrabens 70 dahin, daß es sich erhöht.
In dem obigen Zustand, wenn das elektrische Feld innerhalb des IGBT ein elektrisches Durchbruchsfeld übersteigt und dadurch dazu tendiert, einen star­ ken Stoß verursachen, steigt ein Leckstrom zwischen der Kollektorelektrode 11 und der Emitterelektrode 10 stark an, was in einem Durchbruch der IGBTs resultiert.
Es ist daher, um eine hohe Durchbruchsspannung des IGBTs zu erreichen, not­ wendig, einen Spannungsabfall, der in der Verarmungsschicht existiert, bis das elektrische Feld das elektrische Durchbruchsfeld erreicht, zu erhöhen. Zu diesem Zweck wird die Dicke des n--Siliziumsubstrates 1 so erhöht, daß eine Dotierungskonzentration verringert wird. Es wurde auch, um das elektrische Feld an der unteren Ecke der Grabenausnehmung 70 zu schwächen und damit das elektrische Durchbruchsfeld zu erhöhen, eine solche Struktur verwendet, bei der der Gategraben 70 eine abgerundete untere Ecke aufweist oder bei der ein Abstand zwischen den Gategräben 70 reduziert ist (siehe die folgende Refe­ renz 1).
Referenz 1: K Matsushita, I Omura und T Ogura, "Blocking Voltage Design Consideration for Deep Trench MOS Gate High Power Devices" Proc., ISPSD' 95, Seiten 256-260.
Eine Reduzierung eines Abstandes zwischen Gategräben 70 erhöht eine Fläche der Gategräben 70 pro Einheitsfläche, wodurch nicht bevorzugt die Gate­ kapazität ansteigt und eine schwere Grenze für die Verarbeitung zur Herstel­ lung des IGBTs geschaffen wird.
Dann wird eine Schwierigkeit während des EIN-Zustands im folgenden be­ schrieben.
Eine Elektronendichte und eine Löcherdichte erhöht sich in dem n--Silizium­ substrat 1 und es wird eine niedrige Impedanz (Widerstand) zwischen der Kollektorelektrode 11 und der Emitterelektrode 10 erreicht. Es werden jedoch eine relativ große Anzahl von Löchern in die p-Wanne 4 angezogen. Dies be­ grenzt das Einbringen von Elektronen von dem Grabenkanal in das n--Silizium­ substrat 1.
Ein der Anmelderin bekannter IGBT, der für eine praktische Verwendung untersucht wurde, zeigt eine solche Ladungsträgerdichteverteilung, daß eine Ladungsträgerdichte nahe der Kollektorelektrode höher ist als nahe der Emit­ terelektrode, wie in Fig. 51 gezeigt ist.
Die EIN-Spannung kann durch Verstärken der Leitfähigkeitsmodulation des n-- Siliziumsubstrates 1 verringert werden. Die EIN-Spannung wird entsprechend einem Ansteigen der Lebensdauer der Ladungsträger in dem n--Siliziumsubstrat 1, einem Ansteigen der Versorgung von Elektronen von der Grabenkanalseite und einem Ansteigen der Versorgung von Löchern von der p-Kollektorschicht 3 verringert. Speziell bei IGBTs der Klasse von Tausenden von Volt verursacht eine Versorgung einer übermäßigen großen Anzahl von Löchern von der p- Kollektorschicht 3 eine Schwierigkeit, so daß ein solches Design benötigt wird, daß soviel Elektronen wie möglich von der Grabenkanalseite geliefert werden können.
Um die Lieferung der Elektronen von der Grabenkanalseite zu erhöhen, ist es notwendig, eine Menge von Löchern, die in die p-Wanne 4 fließen, zu reduzie­ ren. Um dies zu erreichen, wurden im Stand der Technik folgende Strukturen vorgeschlagen:
  • a) eine Struktur, bei der ein Abstand der Gategräben reduziert ist (siehe Referenz 2).
  • b) eine Struktur, in der die Gräben eine große Tiefe aufweisen (siehe Referenz 2).
  • c) eine Struktur, die der Struktur des in Fig. 49 gezeigten IGBTs ent­ spricht und eine stark dotierte n-Typ-Schicht unter der p-Wanne ent­ hält.
  • d) eine Struktur, in der ein Emitterkontakt der p-Wanne 4 und ein Ab­ schnitt des Gategrabens 70, der nicht mit dem n-Emitterbereich 5 vor­ gesehen ist, zwischen den Abschnitten des Grabens IGBTs eingefügt sind (siehe Fig. 50 und Referenz 2 und 3).
Referenz 2: M. Kitagawa, A Nakagawa, K Matsushita, S Hasegawa, Y Inoue, A Yahata und H Takenaka "4500 V IEGTs having Switching Characteristics Superior to GTO" Proc. ISPSD' 95, Seiten 485-491.
Referenz 3: JP 7-50405 A (1995).
Wenn jedoch IGBTs wie oben beschrieben entworfen werden, würden die Strukturen von (i), (ii) und (iv) die Schwierigkeit aufweisen, daß die Gate­ kapazität ansteigt, und würden die Strukturen von (ii) und (iii) die Schwierig­ keiten der Erniedrigung von Durchbruchsspannungen aufweisen. Die erst ge­ nannte Schwierigkeit ist geometrisch von der Tatsache ersichtlich, daß ein Flächenverhältnis des Gateisolierfilmes groß ist. Ein Beispiel der zuletzt ge­ nannten Schwierigkeit, wird im folgenden mit Bezug zu Fig. 53 beschrieben, die Ergebnisse einer Untersuchung von Durchbruchsspannungen und Sätti­ gungsspannungen in IGBTs einer Klasse von 4500 V mit verschiedenen stark dotierten n-Typ-Schichten, die in verschiedenen Tiefen unter den p-Wannen 4 gebildet sind und verschiedene Dotierungskonzentrationen aufweisen, zeigt. Als Strukturparameter des Referenz IGBTs für die obige Untersuchung ist die Dotierungskonzentration des n--Siliziumsubstrates 1 1,3 × 1013/cm3, beträgt die Dicke 625 µm, beträgt ein Abstand der Gategräben 70 5 µm und beträgt eine Tiefe davon 5 µm.
Wie in Fig. 53 gezeigt ist, ist die Sättigungsspannung sicherlich niedriger als die des Referenz IGBTs (in dem Diagramm als Referenz TIGBT dargestellt). Sowie sich die Sättigungsspannung in einem höheren Maße erniedrigt, ernied­ rigt sich jedoch auch die Durchbruchsspannung in einem höheren Maße, so daß es unmöglich ist, praktisch akzeptable Bedingungen der Dotierungskonzentra­ tion und der Position der n-Typ-Schicht zu finden.
Im folgenden wird eine Schwierigkeit beschrieben, die durch den Ausschalt­ betrieb verursacht ist.
Wie in Fig. 50 wiederum gezeigt ist, gibt es einen Bereich, der durch Z in der Figur bezeichnet ist, in dem die stark angestiegene Kollektorspannung (VCE) von ungefähr 1200 V langsam zu ungefähr 3000 V ansteigt. Mit Bezug zu einer kumulierten Wellenform eines Schaltverlustes (EOFF), der durch die Strichlinie dargestellt ist, wird ein Hauptbereich des Einschaltverlustes in dem Bereich, der durch Z bezeichnet ist, verbraucht.
Als Charakteristika des in Fig. 50 gezeigten IGBT sind Kurvenformen eines Elementes gezeigt, dessen Sättigungsspannung auf ungefähr 3 V durch Steuern des Einbringens von Löchern von der p-Kollektorschicht 3 gesetzt ist. Die Strukturparameter sind wie folgt. Die Dotierungskonzentration des Silizium­ substrates ist 1,0 × 1013/cm3, eine Dicke beträgt 425 µm, ein Gategrabenabstand beträgt 5,3 µm, eine Tiefe beträgt 5 µm und eine Breite beträgt 1 µm.
Das obige Phänomen wurde durch Analysieren eines internen Zustandes des IGBTs, der für die Einrichtungssimulation benutzt wurde, wie folgt aufgeklärt. Wenn in dem IGBT angesammelte Ladungsträger entladen werden und die Kollektorspannung ansteigt, erstreckt sich die Verarmungsschicht nicht schnell von der Emitterelektrodenseite, wenn eine große Menge von Ladungsträgern in einem neutralen Bereich des n--Siliziumsubstrates 1 nahe der Kollektorelek­ trode angesammelt sind, so daß die Kollektorspannung langsam ansteigt.
Zur gleichen Zeit tritt das folgende Phänomen auf. Ein Unterschied in der Ladungsdichte zwischen den Löchern und den Elektronen, der eine Strom bil­ det, wirkt so, daß er das elektrische Feld in der Verarmungsschicht moduliert und daher verstärkt, und stoßerzeugte Ladungsträger liefern vorübergehend einen Elektronenstrom, der das Ausschalten verzögert.
Um das obige Phänomen zum Reduzieren des Ausschaltverlustes zu unter­ drücken, ist es notwendig ein Design zu verwenden, daß eine übermäßige An­ sammlung von Ladungsträgern in dem neutralen Bereich in dem n--Silizium­ substrat 1 nahe der Kollektorelektrode in dem EIN-Zustand zu verhindern. Lediglich eine Unterdrückung des Einbringens von Löchern von der p-Kollek­ torschicht 3 würde jedoch in einem Anstieg der Sättigungsspannung resultieren und daher einen Anstieg des EIN-Zustandverlustes erhöhen.
Aufgabe der Erfindung ist es, eine Halbleitereinrichtung des Gategrabentyps mit einer hohen Durchbruchsspannung zur Verfügung zu stellen, die eine hohe Durchbruchs­ spannung erreichen kann, ohne eine Gatekapazität in einem AUS-Zustand der Einrichtung zu erhöhen, deren Sättigungsspannung reduziert werden kann, ohne die Durchbruchsspannung im Aus-Zustand zu reduzieren, und deren Ausschaltverlust bei einer Ausschaltoperation reduziert ist.
Weiterhin soll ein Herstellungsverfahren für die genannte Halbleitereinrichtung zur Verfügung gestellt werden.
Die Aufgabe wird durch die Halbleitereinrichtung des Anspruchs 1, 2 oder 3 oder durch das Herstellungs­ verfahren des Anspruchs 4, 5 oder 6 gelöst.
Entsprechend der Halbleitereinrichtung des Anspruchs 1 und den Herstellungsverfahren der Ansprüche 4 oder 5, wird die Isolierschicht an Positionen in dem Halbleitersubstrat zwischen den Gate­ gräben angeordnet.
Diese Isolierschicht dient als eine Art Kondensator während des AUS-Zustands der Halbleitereinrichtung mit einer hohen Durchbruchsspannung. Die Elektro­ nen werden zu der oberen Oberfläche der Isolierschicht so angezogen, daß sie stark negative Raumladungen bilden. Diese stark negativen Raumladungen unterbrechen ein elektrisches Feld, das leicht durch Donatorionen verstärkt würde und was von der unteren Seite des Halbleitersubstrats zu der ersten Dotierungsschicht angelegt wäre, so daß ein elektrisches Feld im wesentlichen nicht zwischen der Isolierschicht und der ersten Dotierungsschicht vorhanden ist. Dadurch erniedrigt sich das Potential auf der oberen Oberfläche der Iso­ lierschicht zu einem Potential, das im wesentlichen gleich zu dem auf der ersten Hauptelektrode ist, die mit der ersten Dotierungsschicht verbunden ist.
Inzwischen trägt das Innere des Gategrabens ein Potential, das nicht höher ist als das auf der ersten Hauptelektrode, und ein elektrisches Feld wird an einer Ecke des Bodens des Gategrabens verstärkt. Wenn jedoch ein Ende der Isolier­ schicht nahe an der Ecke des Bodens des Gategrabens ist, wird eine Poten­ tialdifferenz zwischen ihnen klein und das elektrische Feld wird geschwächt, da das Potential unter der Isolierschicht gering ist. Folglich kann die Durch­ bruchsspannung verbessert werden.
Während des EIN-Zustands der Halbleitereinrichtung mit einer hohen Durch­ bruchsspannung dient die Isolierschicht zum Verhindern des Anziehens von Löchern in die erste Dotierungsschicht. Da der Gategraben stark positiv vorge­ spannt ist, werden Elektronen zu einer Wand des Gategrabens angezogen und Löcher werden zurückgestoßen, so daß Löcher nicht einfach zwischen der Wand des Gategrabens und der Isolierschicht passieren können und im wesent­ lichen nicht an der ersten Dotierungsschicht ankommen. Daher verringert sich der Lochstrom und eine Effizienz des Einbringens von Elektronen von dem Grabenkanal erhöht sich, so daß eine große Menge von Elektronen und Löchern zu dem Halbleitersubstrat geliefert werden, wodurch sich die Leit­ fähigkeit bzw. die Konduktanz erhöht. Daher kann die Sättigungsspannung re­ duziert werden.
Zusätzlich führt, wenn die Halbleitereinrichtung mit einer hohen Durchbruchs­ spannung als ein IGBT verwendet wird, ein Anstieg der Ladungsträgerdichte innerhalb des Halbleitersubstrates des ersten Leitungstyps im EIN-Zustand zu einem Anstieg der Leitfähigkeit dieses Halbleitersubstrats und einer Verringe­ rung der Sättigungsspannung. Zu dieser Zeit ist jedoch, wenn die Löcherver­ sorgung von der Dotierungsschicht des zweiten Leitungstyps reduziert wird, um die Sättigungsspannung wiederherzustellen, die gezeigte Verteilung der Ladungsträgerdichte so, daß sie höher an der Seite der ersten Hauptelektrode ist als an der Seite der zweiten Hauptelektrode.
Wenn die Halbleitereinrichtung mit hoher Durchbruchsspannung ausgeschaltet wird, erniedrigt sich die Gatespannung, und der Kanal kann nicht eine genü­ gende Menge von Elektronen liefern, so daß die Spannung auf der zweiten Hauptelektrodenschicht anfängt zu steigen. Wenn dieser Anstieg beginnt, wer­ den überschüssige Löcher, die in dem Halbleitersubstrat angesammelt wurden, zu dem Gategraben mit geringer Spannung angezogen und bewegen sich ent­ lang der Wand des Gategrabens zu der ersten Dotierungsschicht und fließen dann in die erste Hauptelektrodenschicht.
Da ein großer Strom nicht durch einen Abschnitt, der unterhalb der ersten Dotierungsschicht angeordnet ist und der durch die Gategräben umgeben ist, fließen würde, sogar wenn die Isolierschicht nicht an diesem Abschnitt vorhan­ den wäre, verursacht die an diesem Abschnitt vorhandene Isolierschicht kein spezielles Problem. Während des EIN-Zustandes werden, wenn ein Element mit einer Ladungsträgerdichte, die mit einer durchgezogenen Linie gezeigt ist, aus­ geschaltet wird, Löcher, die mit einer relativ großen Anzahl nahe der ersten Hauptelektrodenschicht vorhanden sind, von der ersten Hauptelektrodenseite entladen, so daß die Verarmungsschicht, die durch das Entladen der Löcher gebildet ist, sich nur langsam in einen Anfangszustand in dem Ausschaltbetrieb erstreckt und die Spannung der zweiten Hauptelektrode relativ langsam an­ steigt.
Wenn jedoch die Spannung der zweiten Elektrode ansteigt und sich die Ver­ armungsschicht zu einem gewissen Ausmaß erstreckt, ist das Ende der Ver­ armungsschicht in einem Bereich angeordnet, in dem nur eine geringe Anzahl von ursprünglich angesammelten Ladungsträgern vorhanden sind und die Ver­ armungsschicht erstreckt sich aufgrund dem Entladen oder Freilassen von Löchern schnell. Dadurch steigt die Kollektorspannung schnell bis zum Ende des Ausschaltbetriebes. Folglich wird der Ausschaltverlust reduziert und damit ist es möglich den Anstieg der Temperatur innerhalb der Halbleitereinrichtung mit einer hohen Durchbruchsspannung zu unterdrücken.
Ein Herstellungsverfahren der Halbleitereinrichtung des Anspruchs 2 enthält einen Schritt des Vorbereitens eines Halbleitersubstrats eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche. Danach wird eine erste Dotierungs­ schicht eines zweiten Leitungstyps auf der ersten Hauptoberfläche des Halb­ leitersubstrates gebildet.
Es werden eine Mehrzahl von Dotierungsbereichen des ersten Leitungstyps an vorbestimmten Bereichen in einer Oberfläche der ersten Dotierungsschicht je­ weils gebildet. Danach wird eine zweite Dotierungsschicht des zweiten Lei­ tungstyps auf der zweiten Hauptoberfläche gebildet.
Dann wird eine erste Ausnehmung, die sich durch die erste Dotierungsschicht in das zweite Halbleitersubstrat erstreckt, in dem Dotierungsbereich gebildet. Danach werden zweite Aus­ nehmungen, die sich von der Oberfläche der ersten Dotierungsschicht in das Halbleitersubstrat erstrecken, in einem Abschnitt der ersten Dotierungsschicht gebildet, in dem kein Dotierungsbereich vorgesehen ist.
Es werden erste Isolierfilme auf inneren Oberflächen der ersten und der zwei­ ten Ausnehmung gebildet. Danach werden die erste und die zweite Ausnehmung mit einem elektrischen Leiter derart gefüllt, daß eine vergrabene Gateelektrode in der ersten Ausnehmung und vergrabene Emitterelektroden in den zweiten Ausnehmungen gebildet werden.
Es werden Abschnitte der vergrabenen Gateelektrode und der vergrabenen Emitterelektrode, die an der ersten Hauptoberfläche freigelegt sind, mit einem zweiten Isolierfilm bedeckt. Danach wird ein Kontaktloch, das sich zu der vergrabenen Emitterelektrode erstreckt, in dem zweiten Isolierfilm gebildet, der auf der vergrabenen Emitterelektrode gebildet ist.
Dann wird ein Schritt derart durchgeführt, daß eine erste Hauptelektroden­ schicht, die die erste Hauptoberfläche bedeckt und die elektrisch mit der ersten Dotierungsschicht, dem Dotierungsbereich und den vergrabenen Emitterelek­ troden verbunden ist, gebildet wird. Danach wird eine zweite Hauptelektroden­ schicht auf der zweiten Hauptoberfläche gebildet.
Entsprechend der Halbleitereinrichtung des Anspruchs 2 und dem Verfahren zur Herstellung derselben, die oben beschrieben wurden, wird der Emittergraben, der auf das gleiche Potential wie die erste Hauptelek­ trode eingestellt ist, zwischen den Gategräben angeordnet.
Die obige Struktur kann die Sättigungsspannung weiter reduzieren und kann die Ladungsträgermenge, die in das Halbleitersubstrat eingebracht werden, er­ höhen. Auch kann die Struktur die Durchbruchsspannung leicht erhöhen. Daher können die Betriebseigenschaften der Halbleitereinrichtung mit einer hohen Durchbruchsspannung verbessert werden.
Entsprechend dieser Struktur ist, da der Emittergraben auf ein Potential bzw. eine Tiefe gesetzt ist, die gleich zu der der ersten Hauptelektrode ist, eine Ein­ heitsfläche der Gategräben gering, so daß die Gatekapazität deutlich reduziert werden kann. Speziell eine Reduzierung der Kapazität (Feedback-Kapazität) zwischen dem Gategraben und der zweiten Hauptelektrodenschicht ermöglicht ein schnelles Schalten und kann daher einen Effekt der Reduzierung eines Schaltungsverlustes erzielen. Dies wird bei Halbleitereinrichtungen mit einer hohen Durchbruchsspannung, deren Zweck es ist, eine große Leistung zu be­ wältigen stark verlangt und eine Reduzierung der Gatekapazität wird zur Ver­ einfachung einer Treiberschaltung und Verbesserung der Antwortzeit stark verlangt. Daher ist der obige Punkt sehr wichtig.
Ein Herstellungsverfahren der Halbleitereinrichtung des Anspruchs 3 enthält einen Schritt des Vorbereitens eines Halbleitersubstrats eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche.
Dann wird ein Dotierungsbereich des ersten Leitungstyps in einem vorbestimm­ ten Bereich der ersten Hauptoberfläche gebildet. Danach wird eine zweite Dotierungsschicht des zweiten Leitungstyps auf der zweiten Hauptoberfläche gebildet. Dann wird eine erste Ausnehmung, die sich zu dem Halbleitersubstrat erstreckt, in einem vorbestimmten Abschnitt in dem Dotierungsbereich gebil­ det. Danach werden eine Mehrzahl von zweiten Ausnehmungen in dem Halblei­ tersubstrat gebildet, das durch den Dotierungsbereich bestimmt ist.
Es werden erste Isolierfilme an inneren Oberflächen der ersten und zweiten Ausnehmungen gebildet. Danach werden die ersten und zweiten Ausnehmungen mit elektrischen Leitern derart gefüllt, daß jeweils eine vergrabene Gateelek­ trode und eine vergrabene Emitterelektrode gebildet werden.
Die Abschnitte der vergrabenen Gateelektrode und der vergrabenen Emitter­ elektrode, die an der ersten Hauptoberfläche freigelegt sind, werden mit einem zweiten Isolierfilm bedeckt. Danach wird ein Kontaktloch, das sich zu der vergrabenen Emitterelektrode erstreckt, in dem zweiten Isolierfilm, der auf der vergrabenen Emitterelektrode gebildet ist, gebildet.
Dann wird ein Schritt derart durchgeführt, daß eine erste Hauptelektroden­ schicht, die die erste Hauptoberfläche bedeckt und die elektrisch mit dem Halbleitersubstrat, dem Dotierungsbereich und der vergrabenen Emitterelek­ trode verbunden ist, gebildet wird. Danach wird eine zweite Hauptelektroden­ schicht auf der zweiten Hauptoberfläche gebildet.
Entsprechend der Halbleitereinrichtung des Anspruchs 3 und dem Herstellungsverfahren derselben, die oben beschrieben wurden, sind eine Mehrzahl von Emittergräben, die auf das gleiche Potential wie die erste Hauptelektrodenschicht gesetzt sind, zwischen den Gategräben vorgesehen. Aufgrund dieser Struktur ist es möglich, ein Verhältnis eines Abstands zwi­ schen dem Gategraben und dem Emittergraben in Bezug zu dem Abstand der Gategräben zu einem notwendigen Wert zu reduzieren, sogar wenn der Gate­ graben und der Emittergraben die gleich Anordnung aufweisen. Daher kann die Halbleitereinrichtung einfach hergestellt werden.
Weitere Zweckmäßigkeiten der Erfindung ergeben sich aufgrund der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 eine Querschnittsansicht, die einen Aufbau eines IGBTs mit hoher Durchbruchsspannung des Gategrabentyps entsprechend einer ersten Ausführungsform zeigt;
Fig. 2 die Abhängigkeit einer Durchbruchsspannung und einer Sättigungs­ spannung in vertikaler Spezifikation bzw. Richtung einer Isolierschicht 1 in der ersten Ausführungsform;
Fig. 3 die Abhängigkeit einer Durchbruchsspannung und einer Sättigungs­ spannung in lateraler Richtung bzw. Spezifikation einer Isolierschicht 1 in der ersten Ausführungsform;
Fig. 4 die Abhängigkeit einer Durchbruchsspannung und einer Sättigungs­ spannung in Abhängigkeit des Gategrabenabstandes in der ersten Aus­ führungsform und des der Anmelderin bekannten IGBTs;
Fig. 5 die Abhängigkeit einer Durchbruchsspannung und einer Sättigungs­ spannung von einem Gategrabenabstand und laterale Angaben einer Isolierschicht in der ersten Ausführungsform;
Fig. 6 Sättigungsspannungcharakteristika der Struktur der ersten Ausführungs­ form und der der Anmelderin bekannten Struktur zum Vergleich;
Fig. 7 die Einschaltcharakteristika der induktiven Last in der ersten Ausfüh­ rungsform;
Fig. 8 eine vertikale Verteilung der Elektronendichte in der ersten Ausfüh­ rungsform;
Fig. 9 bis 20 Querschnittsansichten, die den ersten bis zwölften Schritt der Herstellung des IGBTs mit hoher Durchbruchsspannung des Gategraben­ typs der ersten Ausführungsform jeweils zeigen;
Fig. 21 bis 29 Querschnittsansichten, die den ersten bis neunten Schritt zur Herstellung eines IGBTs mit hoher Durchbruchsspannung eines Gate­ grabentyps einer zweiten Form der ersten Ausführungsform jeweils zeigen;
Fig. 30 eine Querschnittsansicht einer Struktur eines IGBTs mit hoher Durch­ bruchsspannung des Gategrabentyps einer zweiten Ausführungsform;
Fig. 31 die Abhängigkeit einer Durchbruchsspannung und einer Sättigungs­ spannung von dem Gategrabenabstand des IGBTs der zweiten Aus­ führungsform und des der Anmelderin bekannten IGBTs;
Fig. 32 bis 40 Querschnittsansichten, die den ersten bis neunten Schritt zur Herstellung des IGBTs mit hoher Durchbruchsspannung des Gategraben­ typs entsprechend der zweiten Ausführungsform zeigen;
Fig. 41 eine Draufsicht, die das Muster entsprechend zu Fig. 39 entsprechend der zweiten Ausführungsform zeigt;
Fig. 42 eine Querschnittsansicht, die einen IGBT mit hoher Durchbruchsspan­ nung des Gategrabentyps entsprechend einer dritten Ausführungsform zeigt;
Fig. 43 bis 46 Querschnittsansichten, die den ersten bis vierten Schritt zur Herstellung des IGBTs mit hoher Durchbruchsspannung des Gategraben­ typs der dritten Ausführungsform zeigen;
Fig. 47 eine andere erste Querschnittsansicht, die einen IGBT mit hoher Durch­ bruchspannung des Gategrabentyps entsprechend der dritten Ausfüh­ rungsform zeigt;
Fig. 48 eine andere zweite Querschnittsansicht, die einen IGBT mit hoher Durchbruchsspannung des Gategrabentyps entsprechend der dritten Ausführungsform zeigt;
Fig. 49 eine Querschnittsansicht, die einen IGBT mit hoher Durchbruchs­ spannung des Gategrabentyps im Stand der Technik zeigt;
Fig. 50 die Einschaltcharakteristika der induktiven Last des IGBTs des Standes der Technik;
Fig. 51 die vertikale Verteilung der Elektronendichte des IGBTs des Standes der Technik;
Fig. 52 eine Querschnittsansicht, die eine Anwendungsstruktur des IGBTs mit hoher Durchbruchsspannung des Gategrabentyps im Stand der Technik zeigt, und
Fig. 53 die Abhängigkeit einer Durchbruchsspannung und einer Sättigungs­ spannung in Abhängigkeit von Spezifikationen einer n-Schicht, die unter einer p-Wanne in dem IGBT mit hoher Durchbruchsspannung des Gate­ grabentyps im Stand der Technik zeigt.
Erste Ausführungsform
Es wird im folgenden eine Beschreibung einer Halbleitereinrichtung mit hoher Durchbruchsspannung und eines Herstellungsverfahrens dafür entsprechend einer ersten Ausführungsform angegeben.
Es wird eine Querschnittsstruktur eines IGBTs des Gategrabentyps mit hoher Durchbruchsspannung im folgenden als ein Beispiel einer Halbleitereinrichtung mit einer hohen Durchbruchsspannung der ersten Ausführungsform mit Bezug zu Fig. 1 angegeben. Der IGBT mit hoher Durchbruchsspannung des Gate­ grabentyps (im folgenden einfach als "IGBT" bezeichnet) enthält ein schwach dotiertes n--Siliziumsubstrat 1. Es ist eine p-Wanne 4, die aus einem p-Typ- Dotierungstypdiffusionsbereich gebildet ist, auf einer ersten Hauptoberfläche (obere Oberfläche in Fig. 1) des Siliziumsubstrates 1 gebildet.
Es sind Gategräben 70 in dem n--Siliziumsubstrat 1 mit einem vorbestimmten Abstand voneinander gebildet. Jeder Gategraben 70 ist aus einer Gategraben­ ausnehmung 7a, die etwas tiefer ist als die p-Wanne 4 und die sich durch die erste Hauptoberfläche bis zu einer Position in einer Tiefe, die ähnlich zu dem oben erwähnten Abstand ist, erstreckt, einem Gateisolierfilm 7, der auf einer inneren Oberfläche der Gategrabenausnehmung 7a angeordnet ist und der aus einem Oxidfilm gebildet ist, und aus einer Gateelektrode 8, die innerhalb des Gateisolierfilms 7 angeordnet ist, gebildet.
Es ist ein n+-Emitterbereich 5, der aus einem stark dotierten n-Typ-Dotie­ rungsdiffusionsbereich gebildet ist, auf bzw. in einer Oberfläche der p-Wanne 4 angrenzend an die erste Hauptoberfläche von jedem Gategraben 70 gebildet. Abschnitte der Gateelektrode 8 und des Isolierfilms 7, die auf der ersten Hauptoberfläche freigelegt sind, sind mit einem Zwischenschichtisolierfilm 19, der beispielsweise aus einem Oxidfilm gebildet ist, bedeckt. Es ist auch eine Emitterelektrode 10 angeordnet, die elektrisch mit den Emitterbereichen 5 und den p-Wannen 4 verbunden ist, die die erste Hauptoberfläche bedeckt und die aus beispielsweise einem Metallfilm gebildet ist.
Es ist eine n-Pufferschicht 2, die aus einem n-Typ-Dotierungsdiffusionsbereich gebildet ist, auf einer zweiten Hauptoberfläche (untere Oberfläche in der Figur) des Siliziumsubstrates 1 angeordnet, und eine p-Kollektorschicht 3, die aus einem p-Typ-Dotierungsdiffusionsbereich gebildet ist, ist auf der Oberfläche der n-Pufferschicht 2 angeordnet. Es ist eine Kollektorelektrode 11, die beispielsweise aus einem Metallfilm gebildet ist, auf der Oberfläche der p- Kollektorschicht 3 gebildet. Der Zweck der n-Pufferschicht 2 ist es, die Be­ triebseigenschaften beim Design eines so genannten Durchbruchtyps zu verbes­ sern, und ist nicht wesentlich.
Als ein unterscheidendes Merkmal in der Struktur des IGBTs entsprechend der ersten Ausführungsform ist eine Isolierschicht 15, die aus einem Siliziumoxid­ film gebildet ist, auf jedem der Bereiche des n--Siliziumsubstrates 1, die zwi­ schen den Gategräben 70 sind, angeordnet.
Die Strukturparameter des in Fig. 1 gezeigten IGBTs sind wie folgt. Die Dotie­ rungskonzentration des n--Siliziumsubstrates 1 beträgt 1,0 × 1013/cm3 und eine Dicke (D) des n--Siliziumsubstrates beträgt 425 µm. Der Abstand der Gate­ gräben beträgt 5,3 µm. Eine Tiefe (d) und eine Breite (W) des Gategrabens 17 betragen jeweils 5 µm und 1 µm.
Eine Dicke (Y') und eine Position (dx) der Isolierschicht 15 sind wichtige Faktoren, die die Charakteristika des IGBTs bestimmen.
Fig. 2 zeigt die Ergebnisse einer Untersuchung von der Variation in einer Durchbruchsspannung und einer Sättigungsspannung entsprechend der Varia­ tion in der longitudinalen Position (Y) der Isolierschicht 15. Ein Referenz- TIGBT in Fig. 2 stellt die Ergebnisse des in Fig. 47 gezeigten IGBTs dar und ist daher nicht mit einer Isolierschicht 15 vorgesehen.
Wie Fig. 2 entnommen werden kann, reduziert das Vorsehen der Isolierschicht 15 die Sättigungsspannung, aber die vertikale Position (Y) der Isolierschicht 15 ist bevorzugt in einem Niveau, das höher ist als der Gategraben 70, zum Verbessern der Sättigungsspannung.
Die Isolierschicht 15 mit einer Dicke (Y') die wesentlich kleiner als 0,3 µm ist, kann die Durchbruchsspannung im Vergleich mit der der Anmelderin bekannten Struktur des IGBTs verbessern.
Mit Bezug zu der Dicke (Y') der Isolierschicht 15 wird eine Kompromißbe­ ziehung zwischen der Durchbruchsspannung und der Sättigungsspannung zu einem gewissen Maß gefunden, aber eine dünnere Isolierschicht 15 ist bevor­ zugt, da die Durchbruchsspannung eine Priorität über die anderen in dem IGBT einnimmt.
Bei den in Fig. 2 gezeigten Werten ist, da der Gateisolierfilm 7 in dem Gate­ graben 17 eine Dicke von 0,075 µm aufweist, eine geeignete Beziehung der Dicke zwischen dem Gateisolierfilm 7 und der Isolierschicht 15, daß die Dicke der Isolierschicht 15 wesentlich kleiner als ein Vierfaches von der des Gateiso­ lierfilms 7 ist. In diesem Beispiel beträgt ein Abstand (dx) von einer Wandoberfläche des Gategrabens 70 zu der Isolierschicht 15 0,2 µm.
Fig. 3 zeigt die Ergebnisse einer Untersuchung der Variation der Durchbruchs­ spannung und der Sättigungsspannung entsprechend zu der Variation in der lateralen Position (X) der Isolierschicht 15. Es ist aus den in Fig. 3 gezeigten Werten ersichtlich, daß ein kürzerer Abstand (dx) von der Wandoberfläche des Gategrabens 70 zu der Isolierschicht 15 einen Effekt der Reduzierung der Sättigungsspannung fördert, und die Durchbruchsspannung, die eine leichte Variation zeigt, weist den maximalen Wert bei dx von ungefähr 0,2 µm auf.
Für die Struktur des der Anmelderin bekannten IGBTs, der in Fig. 47 gezeigt ist, und die Struktur des IGBTs der ersten Ausführungsform, der in Fig. 1 ge­ zeigt ist, wurde die Variation der Durchbruchsspannung und der Sättigungs­ spannung mit verschiedenen Werten des Abstandes der Gategräben 70 unter­ sucht. Diese Ergebnisse sind in Fig. 4 gezeigt. In Fig. 4 bezeichnet 2 × TIGBT ein Ergebnis, das erzielt wurde, als der Abstand der Gategräben 70 in dem der Anmelderin bekannten IGBT, der in Fig. 47 gezeigt ist, verdoppelt war, und 2 × B.O.TIGBT bezeichnet ein Ergebnis, das erzielt wurde, als der Abstand in dem in Fig. 1 gezeigten IGBT verdoppelt war.
Wie aus Fig. 4 ersichtlich ist, erhöht sich die Sättigungsspannung und ernied­ rigt sich die Durchbruchsspannung sowie sich der Abstand der Gategräben 70 in dem IGBT der der Anmelderin bekannten Struktur erhöht, was in einer Ver­ schlechterung der Betriebseigenschaften des IGBTs resultiert. In der Struktur des IGBTs der Ausführungsform kann ein Erhöhen des Abstands die Durch­ bruchsspannung verbessern, obwohl die Verbesserung nur mit einem geringen Ausmaß erzielt wird. Wenn er zu ungefähr 10 × (53 µm in dieser Ausführungs­ form) erhöht wird, verringert sich die Sättigungsspannung und dann erhöht sich die Sättigungsspannung sowie er auf 20 × erhöht wird.
Es wurde auch gefunden, daß, wenn die Rekombinationsgeschwindigkeit am Übergang zwischen der Isolierschicht 15 und dem n--Siliziumsubstrat 1 groß ist, der Abstand, der die Sättigungsspannung minimiert, klein ist und daß der Effekt der Reduzierung der Sättigungsspannung gering ist.
Fig. 5 zeigt die Ergebnisse einer Untersuchung der Variation der Durchbruchs­ spannung und der Sättigungsspannung entsprechend der Variation des Abstan­ des der Gategräben 70 und des Abstandes (dx) von der Seitenwand des Gate­ grabens 70 zur Isolierschicht 15 in Kombination.
Wie in Fig. 5 gezeigt ist, erhöht sich die Sättigungsspannung mit Erhöhung von dx zu 1 µm, wenn der Abstand der Gategräben 70 5,3 µm ist. Durch Erhöhen des Abstandes der Gategräben 70 um das vierfache, kann jedoch die Sättigungs­ spannung zu einem Wert verbessert werden, der ähnlich zu dem ist, der mit einem Abstand von 5,3 µm und dx von 0,2 µm erreicht wird.
Daher ist es notwendig, wenn der Gategraben 70 und die Isolierschicht in einer nicht-selbstjustierenden Art in dem Herstellungsverfahren des IGBTs gebildet werden, dx in einigen Fällen erhöhen. Sogar in diesen Fällen, wenn dx wesent­ lich kleiner als 1 µm ist, können beabsichtigte Betriebseigenschaften des IGBTs sichergestellt werden.
Wie oben beschrieben wurde, muß der Abstand dx der Isolierschicht 15 und der Wandoberfläche des Gategrabens 70 sehr viel kleiner sein als der Abstand der Gategräben 70, um die Ladungsträgerdichte zu verbessern. Wenn dx fast 1/20 des Abstandes ist, kann ein ausreichender Effekt erreicht werden. Sogar wenn dx aufgrund der zulässigen Verarbeitungsgenauigkeit nicht reduziert werden kann, kann ein ausreichender Effekt mit dx, das fast 1/10 des Gategrabenab­ standes ist, erzielt werden.
Basierend auf den Charakteristika des IGBTs dieser Ausführungsform, die oben beschrieben ist, wurden ein IGBT mit hoher Durchbruchsspannung des Gate­ grabentyps unter Verwendung einer der Kombinationen der Parameter, die die optimierte Durchbruchsspannung und die optimierte Sättigungsspannung ent­ halten, vorbereitet. Die Sättigungsspannungscharakteristika dieses IGBTs mit hoher Durchbruchsspannung des Gategrabentyps wurden mit denen des IGBTs, der die der Anmelderin bekannte Struktur aufweist, verglichen. Die Ergebnisse sind in Fig. 6 als Wellenform mit Kreisen gezeigt. In dem IGBT dieser Ausfüh­ rungsform sind die Gategräben 70 mit einem Abstand von 5,3 µm angeordnet, und jeder weist eine Tiefe von 5 µm und eine Breite von 1 µm auf. X beträgt 0,7 µm, und dx beträgt 0,2 µm. Die Isolierschicht weist eine Dicke (Y') von 0,2 µm und eine Tiefe (Y) von 3,5 µm auf. Das Einbringen von Löchern von der p-Kollektorschicht 3 ist so gesteuert, daß die Sättigungsspannung auf ungefähr 3 V mit der Kollektorstromdichte von 100 A/cm2 eingestellt ist.
Wie in Fig. 6 gezeigt ist, kann der IGBT dieser Ausführungsform vorteilhaft die Sättigungsspannung bei geringer Stromdichte reduzieren, und die Verluste im EIN-Zustand mit einer praktischen Stromdichte (kleiner als der Kenn- bzw. Nennwert), die für die Anwendung in praktischen Schaltungen in Betracht ge­ zogen werden muß, kann reduziert werden.
Der Ausschaltbetrieb der induktiven Last wurde mit dem oben beschriebenen IGBT untersucht. Die Ergebnisse sind in Fig. 7 gezeigt. Verglichen mit der Untersuchung der der Anmelderin bekannten Struktur, die in Fig. 48 gezeigt ist, ist der Ausschaltverlust auf ungefähr 40% reduziert, obwohl fast gleiche Sättigungsspannungen benutzt werden.
Speziell eine solche Schwierigkeit der der Anmelderin bekannten Struktur, das eine Verzögerung im Spannungsanstieg in einem Gebiet der Kollektorspannung (Vce) höher als ungefähr 1200 V auftritt, ist im wesentlichen gelöst. Der interne Temperaturanstieg während einer Zeitdauer von dem EIN-Zustand bis zum Abschluß des Ausschaltzustandes wurde berechnet. Es wurde von den Er­ gebnissen dieser Berechnung gefunden, daß der Temperaturanstieg in dem IGBT der Ausführungsform um ungefähr 40% kleiner ist, als der in dem der Anmelderin bekannten IGBT.
Ein erstes praktisches Beispiel eines Herstellungsverfahrens des IGBT ent­ sprechend der ersten obigen Ausführungsform wird im folgenden mit Bezug zu Fig. 9 bis 20 beschrieben, die Querschnittsstrukturen des in Fig. 1 gezeigten IGBTs in verschiedenen Schritten zeigen.
Wie in Fig. 9 gezeigt ist, wird eine Isolierschicht 15 mit einer Dicke von tox, die aus einem Oxidfilm gebildet ist, auf einem n--Siliziumsubstrat 1a mit einer Dicke von 400 bis 630 µm und einer Dotierungskonzentration von 200 bis 1000 Ωcm gebildet. Die Isolierschicht 15 wird durch Naß- oder Trockenoxi­ dation unter der Bedingung von 820 bis 1215°C gebildet. Die Filmdicke tox in der Isolierschicht 15 ist bevorzugt gleich oder kleiner als das vierfache der des Gateisolierfilmes 7, der in dem Gategraben 70 gebildet ist.
Es wird auch ein n--Siliziumsubstrat 1b mit einer Dicke von 3 bis 50 µm, das die gleiche Dotierungskonzentration wie das n--Siliziumsubstrat 1a aufweist, vorbereitet.
Wie in Fig. 10 gezeigt ist, wird das Siliziumsubstrat 1b über die Isolierschicht 15 auf dem n--Siliziumsubstrat 1 derart geschichtet, daß das n--Siliziumsubstrat 1 fertiggestellt wird.
Die Oberflächen an der oberen und unteren Seite des n--Siliziumsubstrates 1 werden als erste und zweite Hauptoberfläche bezeichnet.
Wie in Fig. 11 gezeigt ist, wird eine p-Wanne 4 auf bzw. in der ersten Haupt­ oberfläche des Siliziumsubstrates 1 in bzw. zu einer Tiefe von 1,5 bis 4,0 µm gebildet und eine Spitzenkonzentration von der p-Typ-Dotierung beträgt 1 × 1015 bis 5 × 1018 cm-3. Es werden n+-Emitterbereiche 5 mit einer Tiefe von 0,8 bis 2,0 µm und einer Oberflächendotierungskonzentration von 1 × 1019 bis 1 × 1020 cm- 3 in vorbestimmten Bereichen in der Oberfläche der p-Wanne 4 gebildet.
Auf und nahe der zweiten Hauptoberfläche des n--Siliziumsubstrates 1 werden eine n+-Pufferschicht 2 und eine p+-Kollektorelektrode 3 gebildet. Die n+- Pufferschicht 2 weist eine Tiefe von 10 bis 30 µm und eine Spitzendotierungs­ konzentration von 1 × 1014 bis 1 × 1018 cm-3 auf. Die p+-Kollektorschicht 3 weist eine Spitzendotierungskonzentration auf, die größer ist als die der n+-Puffer­ schicht 2.
Wie in Fig. 12 gezeigt ist, wird ein Oxidfilm 26, der ein vorbestimmtes Muster aufweist, auf der p-Wanne 4 gebildet. Unter Benutzung des Oxidfilms 26 als Maske wird ein anisotropes Trockenätzen derart durchgeführt, daß Gate­ grabenausnehmungen 7a, die die Isolierschicht 15 erreichen, gebildet werden. Jede so gebildete Gategrabenausnehmung 7a weist eine Breite (tW) von unge­ fähr 0,8 bis ungefähr 3,0 µm und eine Tiefe von ungefähr 3,0 bis 15,0 µm auf. Die Tiefe der Gategrabenausnehmung 7a ist ein Parameter, der von der Dicke (tox) der Isolierschicht 15 abhängt.
Wie in Fig. 13 gezeigt ist, wird ein Abscheidungsfilm (nicht gezeigt), der auf der Gategrabenausnehmung 7a gebildet ist, nach dem Bilden der Gategraben­ ausnehmung 7a, das in Fig. 12 gezeigt ist, entfernt. In diesem Schritt wird jede Kante bzw. jeder Rand des Oxidfilms, der die Isolierschicht 15 bildet, auch lateral um eine Länge dx entfernt.
Wie in Fig. 14 gezeigt ist, wird ein Siliziumfilm 16 mit einer Dicke von dx und der gleichen Dotierungskonzentration wie das n--Siliziumsubstrat 1 über die inneren Oberflächen der Gategrabenausnehmungen 7a durch ein epitaktisches Wachstumsverfahren gebildet. In diesem Schritt diffundiert, wie in Fig. 15 ge­ zeigt ist, eine Wärmebehandlung während des epitaktischen Wachsens die Dotierung in dem n+-Emitterbereich 5 und in der p-Wanne 4 in die Silizium­ schicht 16.
Der durch das epitaktische Wachsen gebildete Siliziumfilm 16 kann durch polykristallines Silizium ersetzt werden, das einen hohen Widerstand aufweist und das aus dem gleichen Material wie das n--Siliziumsubstrat 1 gebildet ist.
Wie in Fig. 16 gezeigt ist, werden Gateisolierfilme 7 in den Gategrabenaus­ nehmungen 7a durch beispielsweise eine Wärmeoxidation gebildet. Es ist be­ vorzugt, daß eine solche Beziehung sichergestellt wird, daß die Filmdicke der Isolierschicht 15 wesentlich kleiner ist als das vierfache der des Isolierfilmes 7, wie schon beschrieben wurde.
Vor Bilden des Gateisolierfilmes 7 aber nach Bilden der Gategrabenausneh­ mung 7a kann ein isotropes Plasmaätzen durchgeführt werden und kann ein Opfer- bzw. Schutzoxid derart gebildet werden, daß die Charakteristika des Graben MOS und Gateisolierfilms 7 verbessert werden kann. Genauer würde, wenn eine Öffnung und ein Boden der Gategrabenausnehmung 7a scharfe Kanten oder Ecken aufweist, eine lokale Reduktion der Dicke des Gateoxid­ films 7 auftreten und eine Konzentration des elektrischen Feldes würde auftre­ ten. Im Gegensatz dazu können eine in Fig. 16 gezeigte abgerundete Öffnung und ein abgerundeter Boden der Gategrabenausnehmung 7a die Konzentration des elektrischen Feldes unterdrücken.
Wie in Fig. 17 gezeigt ist, werden die Gategrabenausnehmungen 7a mit einem leitenden Material 8a, wie z. B. ein dotiertes n-Typ polykristallines Silizium durch ein CVD-Verfahren oder ähnlichem aufgefüllt. Danach werden das lei­ tende Material 8a und der Gateisolierfilm 7 so bemustert, daß die n+-Emitter­ bereiche 5 und die p-Wannen 4, wie in Fig. 18 gezeigt ist, freigelegt werden. In dieser Art wird jeder Gategraben 70, der aus einer Gategrabenausnehmung 7a, einem Gateisolierfilm 7 und einer Gateelektrode 8 gebildet ist, fertiggestellt.
Wie in Fig. 19 gezeigt ist, werden ein Silikatglas(BPSG)-Film 19 und ein CVD- Film 20, die Bor und Phosphor enthalten, die eine gute Beschichtungseigen­ schaft aufweisen, gebildet. Danach werden der Silikatglasfilm 19 und der CVD- Oxidfilm 20 so geätzt, daß Kontaktlöcher 20a gebildet werden, die jeweils den n+-Emitterbereich 5 und die p-Wanne 4 freilegen.
Wie in Fig. 20 gezeigt ist wird nach dem Bilden der Kontaktlöcher 20a eine Emitterelektrode 10, die elektrisch mit den n+-Emitterbereichen 5 und den p- Wannen 4 verbunden ist, auf der gesamten Oberfläche oberhalb der ersten Hauptoberfläche des n--Siliziumsubstrates 1 gebildet.
Eine Kollektorelektrode 11 wird auf den p-Kollektor 3 über die zweite Hauptoberfläche des Siliziumsubstrates 1 gebildet. In dieser Art wird der IGBT entsprechend der ersten Ausführungsform, der in Fig. 1 gezeigt ist, fertigge­ stellt.
Ein zweites spezielles Beispiel des IGBTs entsprechend der ersten Ausfüh­ rungsform wird im folgenden mit Bezug zu Fig. 21 bis 29 beschrieben.
Wie in Fig. 21A gezeigt ist, wird ein Muster, das aus Isolierschichten 15 gebil­ det ist, die jeweils eine Breite von tW + 2dx aufweisen, auf einem n--Silizium­ substrat 1a, das eine Dotierungskonzentration von 200 bis 1000 Ωcm aufweist, gebildet. Unter Benutzung der Isolierschicht 15 wird das n--Siliziumsubstrat 1A so bemustert, daß Konkavitäten bzw. Ausnehmungen 1C mit einer Tiefe von tox, wie in Fig. 22 gezeigt ist, gebildet werden.
Wie in Fig. 21B gezeigt ist, wird eine andere Isolierschicht 15, die beispiels­ weise aus einem Oxidfilm gebildet ist und die eine Filmdicke von tox aufweist, auf einem n--Siliziumsubstrat 1B mit der gleichen Dotierungskonzentration wie das Siliziumsubstrat 1A abgeschieden. Es wird ein Resistfilm 22 mit einem Muster, das eine Öffnungsbreite von tW + 2dx aufweist, auf der Isolierschicht 15 gebildet. Die Isolierschicht 15 wird bemustert, und dann wird der Resistfilm 22, wie in Fig. 22B gezeigt ist, entfernt.
Wie in Fig. 23 gezeigt ist, werden die n--Siliziumsubstrate 1A und 1B nach Entfernen der Isolierschicht 15 auf dem n--Siliziumsubstrat 1A gewaschen bzw. gespült. Die n--Siliziumsubstrate 1A und 1B werden, wie in Fig. 23 gezeigt ist, aufeinander geschichtet, und es wird eine Wärmebehandlung bei einer Tempera­ tur von 850 bis 1100°C in einer O2-Atmosphäre durchgeführt.
Wie in Fig. 24 gezeigt ist, wird der gleiche Schritt wie der in dem speziellen Beispiel 1, der in Fig. 11 gezeigt ist, derart durchgeführt, daß eine p-Wanne 4, n+-Emitterbereiche 5, eine n-Pufferschicht 2 und eine p-Kollektorschicht 3 gebildet werden. Die n-Pufferschicht 2 und die p-Kollektorschicht 3 können vorher auf dem n--Siliziumsubstrat 1B gebildet werden.
Obwohl die p-Kollektorschicht 3 auf einer gesamten Fläche der zweiten Hauptoberfläche des n--Siliziumsubstrates 1 gebildet wird, kann eine n-Typ- Diffusionsschicht oder eine schwach dotierte p-Diffusionsschicht lokal ange­ ordnet werden, so daß die Betriebseigenschaft des IGBTs verbessert werden kann.
Wie in Fig. 25 gezeigt ist wird ein CVD-Oxidfilm 26, der ein geeignetes Öff­ nungsmuster aufweist, auf der p-Wanne 4 gebildet. Unter Benutzung des Oxidfilms 26 als Maske werden Gategrabenausnehmungen 7a, die sich zwischen den Isolierschichten 15 erstrecken, gebildet. In diesem Beispiel der Ausfüh­ rungsform weist die Gategrabenausnehmung 7a eine Breite (tW) von ungefähr 0,8 bis ungefähr 3,0 µm und eine Tiefe von ungefähr 3,0 bis ungefähr 15 µm auf. Hier ist die Tiefe der Gategrabenausnehmung 7a ein Parameter, der von der Dicke der Isolierschicht 15 abhängt. Ein Abstand zwischen der Gategrabenaus­ nehmung 7a und der Isolierschicht 15 ist als dx definiert.
Wie in Fig. 26 gezeigt ist, wird ein Gateisolierfilm 7 auf den inneren Ober­ flächen der Gategrabenausnehmungen 7a gebildet. Ebenso wie in dem ersten praktischen Beispiel, das schon beschrieben wurde, wird ein Opfer- bzw. Schutzoxidfilm gebildet und eine Verarbeitung, wie z. B. ein isotropes Plasmaätzen und eine Schutzoxidation oder ähnliches, wird vor dem Bilden des Gateisolierfilmes 7 aber nach dem Bilden der Gategrabenausnehmung 7a durch­ geführt, so daß die Öffnung und der Boden von jeder Gategrabenausnehmung 7a abgerundet sind und eine unregelmäßige Seitenoberfläche der Gategraben­ ausnehmung 7a geglättet wird. Daher können die Eigenschaften des Graben MOS und Gateisolierfilmes 7 verbessert werden.
Wie in Fig. 27 gezeigt ist, wird ein leitendes Material 8a, das beispielsweise aus dotiertem n-polykristallinem Silizium gebildet ist, in der Gategrabenaus­ nehmung 7a abgeschieden. Danach werden, wie in Fig. 28 gezeigt ist, das lei­ tende Material 8a und der Gateisolierfilm 7 so in einer vorbestimmten Anord­ nung bemustert, daß die Gateelektrode 8 fertiggestellt wird und somit das Grabengate 70, das aus der Gategrabenausnehmung 7a, dem Gateisolierfilm 7 und der Gateelektrode 8 gebildet ist, fertiggestellt wird. Danach werden ein Silikatglas 19, der nur den Gategraben 70 bedeckt, sowie ein CVD-Oxidfilm 20 gebildet und ein Kontaktloch 20a wird gebildet.
Wie in Fig. 29 gezeigt ist, wird eine Emitterelektrode 10, die elektrisch mit dem n+-Emitterbereich 5 und der p-Wanne 4 verbunden ist, auf der ersten Hauptoberfläche des n--Siliziumsubstrates 1 gebildet, und es wird eine Kollek­ torelektrode 11 auf der Oberfläche der p-Kollektorschicht 3, die über die zweite Hauptoberfläche des n--Siliziumsubstrates 1 gebildet ist, gebildet. In dieser Art des zweiten praktischen Beispiels kann der in Fig. 1 gezeigte IGBT hergestellt werden.
In dem IGBT der ersten Ausführungsform dient die Isolierschicht 15 als eine Art Kondensator während des AUS-Zustandes. Die Elektronen werden auf die obere Oberfläche der Isolierschicht 15 angezogen, so daß stark negative Raumladungen gebildet werden. Ein elektrisches Feld, das schwach durch Donatorionen erhöht ist, das von einer unteren Seite des n--Siliziumsubstrates 1 kommt, und das dahin tendiert, an die p-Wanne angelegt zu werden, wird durch die obige stark negativen Raumladungen unterbrochen, so daß ein elek­ trisches Feld zwischen der Isolierschicht 15 und der p-Wanne 4 im wesent­ lichen nicht vorhanden ist. Dadurch erniedrigt sich das Potential an der unteren Oberfläche der Isolierschicht 15 zu einem Potential, das nahezu gleich zu dem Potential an und unter dem Emitterbereich 5, der mit der p-Wanne 4 verbunden ist, ist.
Das Potential an der unteren Oberfläche der Isolierschicht 15 steigt zu einem Ausmaß entsprechend dem Spannungsabfall innerhalb der Isolierschicht 15 und dieser Potentialanstieg ist proportional zu der Dicke der Isolierschicht 15. Da­ her kann dieser Potentialanstieg so unterdrückt werden, daß nur ein schwacher Anstieg erlaubt ist, durch Reduzieren der Dicke der Isolierschicht 15.
Währenddessen wird ein Potential, das nicht höher ist als das Emitterpotential, an den Gategraben 70 eingestellt und das elektrische Feld wird an der Ecke des Bodens des Gategrabens 70 verstärkt. Wenn jedoch das Ende der Isolierschicht 15 nahe zu der Bodenoberfläche des Grabens ist, ist die Potentialdifferenz zwi­ schen ihnen klein, da ein niedrigeres Potential unter der Isolierschicht 15 ge­ tragen bzw. vorhanden ist. Dadurch wird das elektrische Feld reduziert, so daß die Durchbruchsspannung verbessert werden kann.
Wie oben beschrieben wurde, ist in Sicht der Durchbruchsspannung eine dünnere Isolierschicht 15 vorteilhaft, um einen Unterschied zwischen dem Potential unter der Isolierschicht 15 und dem Potential am Gategraben 70 zu reduzieren. Entsprechend den Untersuchungsergebnissen kann angenommen werden, daß die optimale Dicke der Isolierschicht 15 wesentlich kleiner als das vierfache der Dicke des Gateisolierfilms 7 des Gategrabens 70 ist.
Der optimale Abstand dx zwischen der Wandoberfläche des Gategrabens 70 und der Isolierschicht 15 ist im wesentlichen gleich zu der Dicke der Isolier­ schicht 15. Wenn der Abstand dx wesentlich kleiner ist, steigt die Durch­ bruchsspannung an. Es ist wünschenswert, daß die Tiefe der Isolierschicht 15 im wesentlichen gleich zu der Tiefe des Gategrabens 17 vom Standpunkt der Durchbruchsspannung aus ist.
Während des EIN-Zustandes des IGBTs dient die Isolierschicht 15 zum Ver­ hindern des Anziehens von Löchern in die p-Wanne 4. Da der Gategraben 70 stark positiv gespannt ist, werden Elektronen auf der Wand des Gategrabens 70 angezogen und Löcher werden abgestoßen. Daher können Löcher sich nicht einfach durch eine Lücke (dx) zwischen der Wand des Gategrabens 70 und der Isolierschicht 15 bewegen, und somit können sie nicht einfach an der p-Wanne 4 ankommen.
Aus dem obigen Grund verringert sich der Löcherverlust an der Emitterseite und die Effizienz des Einbringens von Elektronen von dem Grabenkanal erhöht sich, so daß eine große Menge von Elektronen und Löchern in das n--Silizium­ substrat 1 geliefert werden, was die elektrische Konduktanz bzw. Leitfähigkeit verbessert und die Sättigungsspannung reduziert. Daher ist es notwendig, eine Lücke zwischen der Wand des Gategrabens 70 und der Isolierschicht 15 zu verengen, um die Sättigungsspannung in dieser Art zu reduzieren, und für diesen Zweck muß die Isolierschicht 15 flacher als der Gategraben 70 sein.
So wie sich der Abstand der Gategräben 70 erhöht, verringert sich ein Ver­ hältnis von dx zu dem Abstand und die Löcher werden um ein weiteres Maß daran gehindert, die p-Wanne 5 zu erreichen, so daß die Ladungsträgerdichte sich erhöht. Wenn jedoch der Abstand übermäßig groß wäre, würden die Löcher aufgrund der Rekombination zwischen ihnen verschwinden, was in einer Reduzierung der Ladungsträgerdichte resultieren würde.
Wie oben beschrieben, erhöht sich die Leitfähigkeit des n--Siliziumsubstrates 1, wenn die Dichte der Ladungsträger in dem n--Siliziumsubstrat 1 sich an der Emitterseite während des EIN-Zustandes des IGBTs erhöht, und die Sätti­ gungsspannung verringert sich. In diesem Fall wird, wenn die Versorgung von Löchern von dem p-Kollektor 3 reduziert wird, um die Sättigungsspannung wiederzugewinnen bzw. wiederherzustellen, eine solche Verteilung eingestellt, daß die Ladungsträgerdichte an der Emitterelektrodenseite größer ist als an der Kollektorelektrodenseite, wie in Fig. 8 gezeigt ist.
Der Betrieb während des Ausschaltens des IGBTs wird im folgenden beschrie­ ben. Im allgemeinen werden, wenn der Kanal aufgrund der Verringerung der Gatespannung nicht mehr genügend Elektronen liefern kann und dadurch die Kollektorspannung anfängt zu steigen, überschüssige Löcher, die in dem n-- Siliziumsubstrat 1 gespeichert sind, zu dem Gategraben 70 angezogen, der eine niedrigere Spannung trägt. Als Ergebnis bewegen sich die Löcher entlang der Wand des Gategrabens 70 zu der p-Wanne 4.
Folglich würde ein großer Strom nicht durch einen Abschnitt unter der p- Wanne 4, der durch die Gategräben 70 umgeben ist, während des Ausschalt­ zustandes fließen, sogar wenn die Isolierschicht 15 an diesem Abschnitt nicht vorhanden wäre, so daß die Existenz der Isolierschicht 15 in diesem Abschnitt keine spezielle Schwierigkeit verursacht.
Wenn der IGBT, der die Ladungsträgerverteilung, die in Fig. 8 gezeigt ist, aufweist, während des EIN-Zustandes ausgeschaltet wird, werden viele Löcher, die an der Emitterelektrodenseite vorhanden sind, von der Emitterelektroden­ seite entladen, so daß die durch Entladen von Löchern gebildete Verarmungs­ schicht sich nur langsam in einem Anfangszustand während des Ausschaltens ausdehnt und die Kollektorspannung fängt relativ langsam zum Steigen an.
Wenn die Kollektorspannung zu einem gewissen Maß ansteigt und sich in die Verarmungsschicht erstreckt, erreicht das Ende der Verarmungsschicht einen Bereich, der nur eine geringe Anzahl von Ladungsträgern aufweist, die ur­ sprünglich angesammelt wurden, so daß die Ausdehnung der Verarmungs­ schicht aufgrund von Entladen von Löchern schnell eintritt.
Ähnlich zu dem IGBT der der Anmelderin bekannten Struktur wird das elek­ trische Feld der Verarmungsschicht durch Modulation mit einem Unterschied zwischen den Ladungsträgerdichten der Elektronen und Löchern, die den Strom bilden, verstärkt, und stoßerzeugte Ladungsträger liefern vorübergehend einen Elektronenstrom, so daß das Ausschalten verzögert wird. In diesem Fall ist je­ doch der Unterschied der Dichte zwischen den Löchern und den Elektronen sehr gering, so daß die obige Verzögerung nur zu einem geringen Ausmaß auftritt.
Als Ergebnis führt die Kollektorspannung das schnelle Ansteigen bis zum Ende des Ausschaltens fort. Wie in Fig. 7 gezeigt ist, wird daher der Ausschaltver­ lust reduziert und es ist möglich, den Anstieg der Temperatur innerhalb des IGBTs aufgrund des Ausschaltverlustes zu reduzieren.
In Fig. 7 ist der Gategrabenabstand viermal so groß wie der Referenzabstand, so daß die Gatekapazität auf ¼ reduziert ist entsprechend der Reduzierung der Gategräbenanzahl pro Flächen. Obwohl der Gatetreibwiderstand, der für die Untersuchung des Ausschaltbetriebes benutzt wird, im Vergleich zu dem Refe­ renz IGBT um das vierfache erhöht ist, kann das Beispiel in Fig. 7 das Aus­ schalten leicht aber schneller durchführen, so daß es den Effekt der Reduzie­ rung der Gatekapazität erreichen kann.
Weiterhin kann diese Ausführungsform die Gategrabenausnehmungen mit einem erhöhten Abstand verwenden und kann dadurch die Betriebseigenschaften ver­ bessern.
In dieser Ausführungsform ist die dünne Isolierschicht nahe der Bodenecke des Gategrabens angeordnet, um ein niedriges Potential oberhalb der Isolierschicht zu halten, was ein wichtiger Punkt zum Verbessern der Betriebseigenschaften ist, was aus der oben angegebenen Beschreibung verstanden werden kann. Diese Bedingung kann durch andere Strukturen als die Isolierschicht, die in einer planaren Art vergraben ist, erreicht werden, und die zweite und dritte Ausführungsform, die im folgenden beschrieben werden, können als eine prak­ tische Anwendung verwendet werden.
2. Ausführungsform
Eine Halbleitereinrichtung mit hoher Durchbruchsspannung und ein Herstel­ lungsverfahren derselben entsprechend der zweiten Ausführungsform werden im folgenden beschrieben.
Wie in Fig. 30 gezeigt ist, wird eine Querschnittsstruktur eines IGBTs mit hoher Durchbruchsspannung des Gategrabentyps im folgenden als ein Beispiel einer Halbleitereinrichtung mit einer hohen Durchbruchsspannung der zweiten Ausführungsform beschrieben. Abschnitte und Teile, die die gleichen Bezugs­ zeichen wie in der ersten Ausführungsform tragen, weisen die gleichen Funk­ tionen auf.
Zusätzlich zu der Struktur des IGBTs der ersten Ausführungsform enthält die Struktur des IGBTs der zweiten Ausführungsform einen Emittergraben 80 zwi­ schen den Gategräben 70.
Der Emittergraben 80 weist eine Emittergrabenausnehmung 80a mit der gleichen Tiefe wie die Gategrabenausnehmung 7a des Gategrabens 70, einen Emitterisolierfilm 80b, der eine innere Oberfläche der Emittergrabenausneh­ mung 80a bedeckt, und eine Emittergrabenelektrode 80c, die die Emitter­ grabenausnehmung 80a bedeckt und die aus dotiertem polykristallinem Silizium gebildet ist, auf. Die Emittergrabenelektrode 80c ist elektrisch mit der Emit­ terelektrode 10 verbunden.
Man hat IGBT hergestellt, die die obige Struktur aufwiesen, wobei jeder einen Abstand dx von 0,2 µm zwischen dem Gategraben und dem Emittergraben 18 aufwiesen. Bei den IGBTs waren der Abstand der Gategräben 70 auf einen Referenzwert von 5,2 µm und 2,4 µm jeweils eingestellt. Die Sättigungsspan­ nungen und Durchbruchsspannungen dieser IGBTs wurden mit denen der der Anmelderin bekannten Struktur verglichen. Die Ergebnisse sind in Fig. 31 ge­ zeigt. (In dem Diagramm entspricht "Dummy" den Werten der vorliegenden Struktur. Der Standard TIGBT mit einem Abstand von 5,3 µm entspricht der Struktur, die dx von 4,3 µm aufweist.)
Verglichen mit dem Standard IGBT wiesen jede der Strukturen mit dx von 0,2 µm eine reduzierte Sättigungsspannung und eine erhöhte Menge von Ladungsträgern, die in das Siliziumsubstrat 1 eingebracht sind, auf. Es ist auch ersichtlich, daß die Durchbruchsspannung leicht erhöht ist und daher der IGBT verbesserte Betriebseigenschaften aufweist.
Ein Herstellungsverfahren des IGBT der zweiten Ausführungsform, der so auf­ gebaut ist, wird im folgenden mit Bezug zu Fig. 32 bis 40 beschrieben. Fig. 32 bis 40 sind Querschnittsansichten, die der von Fig. 3 entsprechen, und zeigen jeweils Herstellungsschritte.
Wie in Fig. 32 gezeigt ist, wird ein Schritt so durchgeführt, daß ein n--Sili­ ziumsubstrat 1 mit einer Dotierungskonzentration von 200 bis 1000 Ωcm vorbe­ reitet wird.
Wie in Fig. 33 gezeigt ist, wird eine Verarbeitung ähnlich zu der der ersten Ausführungsform so durchgeführt, daß eine p-Wanne 4 und n+-Emitterbereiche 5 auf und nahe der ersten Hauptoberfläche des n--Siliziumsubstrates 1 gebildet werden. Die p-Wanne 4 weist eine Tiefe von 1,5 bis 4,0 µm und eine Dotie­ rungsspitzenkonzentration von 1 × 1015 bis 5 × 1018 cm-3 auf. Die n+-Emitterbe­ reiche 5 weisen eine Tiefe von 0,8 bis 2,0 µm und eine Oberflächendotierungs­ konzentration von 1 × 1019 bis 1 × 1020 cm-3 auf.
Eine n-Pufferschicht 2, die eine Tiefe von 10 bis 30 µm und eine Spitzenkon­ zentration von 1 × 1014 bis 1 × 1018 cm-3 aufweist, und eine p-Kollektorschicht 3, die eine Tiefe von 3 bis 10 µm und eine Dotierungsspitzenkonzentration, die größer ist als die der n-Pufferschicht 2 aufweist, werden auf und nahe der zweiten Hauptoberfläche des n--Siliziumsubstrates 1 gebildet.
Wie in Fig. 34 gezeigt ist, wird eine Verarbeitung derart durchgeführt, daß Gategrabenausnehmungen 7a, die sich durch die n+-Emitterbereiche 5 er­ strecken, und eine Emittergrabenausnehmung 80a, die zwischen den n+-Emit­ terbereichen 5 angeordnet ist, gebildet werden. Wie in Fig. 35 gezeigt ist wird eine Verarbeitung, wie z. B. isotropes Plasmaätzen zum Bilden eines Schutz- bzw. Opferoxidfilms nach dem Bilden der Gategrabenausnehmungen 7a und der Emittergrabenausnehmungen 80a durchgeführt, so daß die Öffnungen und Böden der Gategrabenausnehmungen 7a sowie die Öffnung und der Boden der Emittergrabenausnehmung 80a abgerundet werden und unregelmäßige Ober­ flächen der Seitenwände der Gategrabenausnehmungen 7a und der Emitter­ grabenausnehmung 80a geglättet werden. Folglich ist es möglich, die Charak­ teristika der Isolierfilme, die auf den inneren Oberflächen der Gategrabenaus­ nehmung 7a und der Emittergrabenausnehmung 80a gebildet sind, zu verbes­ sern.
Wie in Fig. 36 gezeigt ist, wird ein Isolierfilm 7b, der aus SIO2 oder ähnlichem gebildet ist und der die Gateisolierfilme 7 und die Emitterisolierfilme 80b bil­ den wird, in den Gategrabenausnehmungen 7a und den Emittergrabenausneh­ mung 80a gebildet.
Wie in Fig. 37 gezeigt ist, wird ein Schritt derart durchgeführt, daß die Gate­ grabenausnehmung 7a und die Emittergrabenausnehmung 80a mit einem leiten­ den Material 8b, das aus dotiertem n-Typ polykristallinen Silizium gebildet ist, gefüllt werden.
Wie in Fig. 38 gezeigt ist, werden der Isolierfilm 7b und das leitende Material 8b in vorbestimmten Anordnungen so bemustert, so daß Gategräben 70, die jeweils aus einer Gategrabenausnehmung 7a, einem Gateisolierfilm 7 und einer Gateelektrode 8 gebildet sind, und ein Emittergraben 80, der aus einer Emit­ tergrabenausnehmung 80a, einen Emitterisolierfilm 80b und einer Emitter­ grabenelektrode 80c gebildet ist, gebildet werden.
Wie in Fig. 39 gezeigt ist, werden eine Silikatglasmarke bzw. ein Silikatglas­ film 19 und ein CVD-Oxidfilm 20 gebildet und Kontaktlöcher 20A und 50 wer­ den geöffnet. Fig. 41 ist eine Draufsicht, die das Muster der Struktur zu dieser Zeit zeigt. Das Kontaktloch 20A bzw. 50 ist in dem Bereich, der durch die Linien A-A''' und B-B''' umgeben ist, gebildet. Zusätzlich wird das n-Typ dotierte polykristalline Silizium 8b zwischen den Linien A-A''' und B-B''' ge­ ätzt, wobei das n-Typ dotierte polykristalline Silizium 80c und 8 voneinander getrennt wird.
Wie in Fig. 40 gezeigt ist, wird eine Verarbeitung, wie z. B. Sputtern, derart durchgeführt, daß eine Emitterelektrode 10 gebildet wird, die oberhalb der ersten Hauptoberfläche des n--Siliziumsubstrates 1 angeordnet ist und die elektrisch mit dem n+-Emitterbereich 5, der p-Wanne 4 und der Emittergraben­ elektrode 80c verbunden ist. Eine Verarbeitung, wie z. B. Sputtern wird auch so durchgeführt, daß eine Kollektorelektrode 11 auf der Oberfläche der p-Kol­ lektorschicht 3 über der zweiten Hauptoberfläche des Siliziumsubstrates 1 ge­ bildet wird. In dieser Art wird der IGBT der zweiten Ausführungsform, der in Fig. 30 gezeigt ist, fertiggestellt.
Wenn die Struktur des IGBTs der zweiten Ausführungsform zu einem größeren Ausmaß verkleinert wird, verringert sich dx, und in der gleichen Querschnitt­ sebene können die p-Wanne 4 und der n+-Emitterbereich 5 in einigen Fällen nicht mit der Emitterelektrode 10 kontaktiert werden, wie aus der Quer­ schnittsansicht 30 ersichtlich ist.
In diesen Fällen werden die p-Wannen 4 und die n+-Emitterbereiche 5 abwech­ selnd angeordnet, wie in einer Draufsicht in Fig. 41 gezeigt ist, wodurch der IGBT eine miniaturisierte Struktur aufweisen kann, die in Fig. 31 gezeigte Struktur ist entlang der Linie A-A' in Fig. 40 entnommen.
Wie oben beschrieben wurde, kann der IGBT der zweiten Ausführungsform den Betrieb und Effekt ähnlich zu denen des IGBTs der ersten Ausführungsform er­ reichen und kann weiter eine hohe Einbringeigenschaft von Ladungsträger und eine gewünschte Durchbruchsspannung nur durch Reduzieren von dx, ohne die Notwendigkeit alle Gategräben auf das Gatepotential einzustellen, sicher­ stellen.
Es kann gesehen werden, daß sogar eine der Anmelderin bekannte Struktur einen ähnlichen Effekt zu dem der Struktur der zweiten Ausführungsform durch Reduzieren des Abstandes von dx erzielen kann. Die Verwendung von jedoch dem Emittergraben entsprechend der obigen Ausführungsform verringert eine Fläche der Gategräben pro Einheitsfläche, so daß die Gatekapazität deutlich verringert werden kann. Speziell die Reduzierung der Kapazität (Feedbackkapazität) zwischen dem Gate und dem Kollektor ermöglicht ein schnelles Schalten, so daß die Schaltungsverluste reduziert werden können. Dieser Effekt kann nicht nur durch diese Ausführungsform sondern auch durch die schon beschriebene erste Ausführungsform und die noch zu beschreibende dritte Ausführungsform erzielt werden.
Bei Halbleitereinrichtungen mit hohen Durchbruchsspannungen, die zum Verar­ beiten von hohen Leistungen verwendet werden, wurde eine Reduzierung der Gatekapazität zur Vereinfachung des Systems stark verlangt. In Anbetracht von diesem ist der Effekt dieser Ausführungsform speziell sehr vorteilhaft. Die Emittergrabenstruktur erlaubt das Bilden von verschiedenen Arten von Gräben, d. h. einem Gategraben und einem Emittergraben nur durch Ändern einer Art der Verbindung mit den in den Gräben vergrabenen Elektroden. Daher kann diese Struktur dieser Ausführungsform einfacher als die Struktur der ersten Ausführungsform hergestellt werden.
3. Ausführungsform
Im folgenden werden eine Halbleitereinrichtung mit einer hohen Durchbruchs­ spannung entsprechend der dritten Ausführungsform und ein Herstellungsver­ fahren derselben beschrieben.
Wie in Fig. 42 gezeigt ist, wird eine Querschnittsstruktur eines IGBTs im fol­ genden als Beispiel einer Halbleitereinrichtung mit hoher Durchbruchsspannung entsprechend der dritten Ausführungsform beschrieben. In Fig. 42 sind Teile und Abschnitte, die die gleichen Funktionen wie die der zweiten Ausführungs­ form aufweisen, mit den gleichen Bezugszeichen bezeichnet. In Fig. 42 beein­ flussen die p-Wannen 4, die zwischen den Emittergräben 80 angeordnet sind, nicht den Betrieb des IGBTs und sind daher nicht wesentlich, so daß das n-- Siliziumsubstrat 1 ohne diese p-Wannen 4 verwendet werden kann.
Im Gegensatz zu dem IGBT der zweiten Ausführungsform, bei dem ein Emit­ tergraben 80 zwischen zwei benachbarten Gategräben 70 angeordnet ist, weist der IGBT der dritten Ausführungsform eine solche Struktur auf, daß eine Mehrzahl von Emittergräben 80 benachbart zu einander zwischen zwei Gate­ gräben 70, die an vorbestimmten Positionen angeordnet sind, angeordnet sind.
In diesem Fall kann ein Verhältnis eines Abstandes dx zwischen dem Gategra­ ben 70 und dem Emittergraben 80 und dem Abstand der Gategräben 70 zu einem beabsichtigten Wert reduziert werden, sogar wenn der Gategraben 70 und der Emittergraben 80 die gleiche Konfiguration aufweisen. Daher kann diese Struktur einfach als die Struktur der zweiten Ausführungsform hergestellt werden.
Wenn man beispielsweise beabsichtigt, eine Struktur fertigzustellen, in der die Grabenbreite und dx 1 µm sind und ein Verhältnis von dx zu dem Abstand der Gategräben 1 : 20 beträgt, kann diese Struktur durch Vorsehen jedes Gate­ grabens 70 an jeder zehnten Position für die Gräben erreicht werden. Durch Verwenden dieser Struktur kann die Gatekapazität auf ungefähr ¼ von der des Standard IGBTs des Gategrabentyps reduziert werden, und die Gatekapazität kann auf 1/10 von der der in Fig. 50 gezeigten Struktur mit dem gleichen Ab­ stand reduziert werden.
Im folgenden wird eine Beschreibung eines Herstellungsverfahrens des IGBTs der dritten Ausführungsform, der so konstruiert ist, mit Bezug zu Fig. 43 bis 46 angegeben. Fig. 43 bis 46 zeigen Querschnittsstrukturen in verschiedenen Herstellungsschritten.
Wie in Fig. 43 gezeigt ist, werden Schritte, die ähnlich zu denen der zweiten Ausführungsform, die in Fig. 32 bis 38 gezeigt sind, so durchgeführt, daß Gategräben 70 und Emittergräben 80 gebildet werden.
Wie in Fig. 44 gezeigt ist, wird dann ein Oxidfilm 18 so gebildet, daß nur die Oberflächen der Gateelektroden 8 der Gategräben 70 bedeckt.
Wie in Fig. 45 gezeigt ist, werden ein Silikatglasfilm 19 und ein CVD-Oxidfilm 20, die die Gategräben 70 bedecken, gebildet, und es werden Silikatglasfilme 10A, die nur Abschnitte der p-Wannen, die zwischen den Emittergräben freige­ legt sind, bedecken, gebildet.
Wie in Fig. 46 gezeigt ist, wird eine Emitterelektrode 10 über die gesamte erste Hauptoberfläche des n--Siliziumsubstrates 1 gebildet, und es wird eine Kollektorelektrode 11 über die p-Kollektorschicht 3, die auf der zweiten Hauptoberfläche des n--Siliziumsubstrates 1 gebildet ist, gebildet. Durch diese Schritte wird der IGBT der dritten Ausführungsform, der in Fig. 42 gezeigt ist, fertiggestellt.
Der IGBT der dritten Ausführungsform kann einen ähnlichen Effekt zu dem der ersten und zweiten Ausführungsform erzielen. Weiter kann die Struktur der dritten Ausführungsform die planare Struktur der zweiten Ausführungsform, die in Fig. 41 gezeigt ist, verwenden, wenn die p-Wannen 4 und die Emitterbe­ reiche 5 nicht auf dem gleichen Abschnitt aufgrund der Miniaturisierung der Einrichtungen angeordnet werden können.
Hier können nicht nur IGBT mit der in Fig. 42 gezeigten Querschnittsstruktur, sondern auch IGBTs, die Querschnittsstrukturen aufweisen, die in Fig. 47 und 48 gezeigt sind, verwendet werden. In dem in Fig. 47 gezeigten IGBT sind zwei Gategräben kontinuierlich bzw. benachbart mit dem n+-Emitterbereich 5, der an einem Abschnitt der p-Wanne 4 zwischen den Gategräben 70 vorgesehen ist und der in Kontakt mit dem Gategraben 70 ist, vorgesehen. Zwischen den Gategräben 70 sind ein oder mehrere Emittergräben 80 und p-Wannen 4 wiederholt vorgesehen. Aufgrund dieser Struktur ist die Freisetzungsrate der p-Wanne 4 reduziert, wodurch die Ladungsträgerlieferungsfähigkeit des Emit­ tergrabens 80 verbessert ist. Zusätzlich kann ein Effekt ähnlich zu dem, der in der Struktur von Fig. 47 erzielt wird, auch erzielt werden, sogar wenn eine Struktur ohne p-Wannen 4 an gegenüberliegenden Endabschnitten des Emit­ tergrabens 80 verwendet wird, wie in Fig. 48 gezeigt ist.
Es ist klar, daß alle oben beschriebenen Ausführungsformen nur als Erklärung und Beispiel beschrieben wurden und nicht als Beschränkung angenommen werden sollen. Obwohl in Verbindung mit der erst 00844 00070 552 001000280000000200012000285910073300040 0002019651108 00004 00725en bis dritten Ausführungs­ form Querschnittsgrabenstrukturen diskutiert wurden, kann die Erfindung nicht nur auf die Strukturen, die gerade Gategrabenausnehmungen enthalten, ange­ wendet werden, sondern auch auf andere Gategrabenausnehmungen, wie z. B. ringförmige Ausnehmungen oder zellförmige Ausnehmungen.
Obwohl die n-Kanal IGBTs, die das n--Siliziumsubstrat 1 benutzen, diskutiert wurden, kann die Erfindung auch auf IGBTs mit entgegengesetzter Polarität, d. h. auf p-Kanal IGBTs angewendet werden. Die Erfindung kann in Elementen des Thyristortyps mit isolierten Gates zum Erhöhen der Ladungsträger, die in das Substrat eingebracht sind, verwendet werden.

Claims (6)

1. Halbleitereinrichtung mit hoher Durchbruchsspannung mit:
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche,
einer auf der ersten Hauptoberfläche gebildeten ersten Dotierungsschicht (4) eines zweiten Leitungstyps,
Gategräben (70), die mit einem vorbe­ stimmten Abstand voneinander angeordnet sind, und von denen jeder eine Ausnehmung (7a), die sich von der ersten Dotierungsschicht (4) in das Halbleitersubstrat (1) erstreckt, einen Gateiso­ lierfilm (7), der eine innere Oberfläche der Ausnehmung (7a) bedeckt, und eine Gateelektrode (8), die die Ausnehmung (7a) füllt und die aus einem elektrischen Leiter gebildet ist, aufweist,
einem Paar von Dotierungsbereichen (5) des ersten Leitungstyps, die nahe einer Oberfläche der ersten Dotierungsschicht (4) gebildet sind und die an gegenüberliegenden Seiten eines Gategrabens (70) angeordnet sind,
einer über der ersten Hauptoberfläche gebildeten ersten Hauptelektroden­ schicht (10), die gegenüber den Gategräben (70) mit einem Isolierfilm (19) da­ zwischen vorgesehen ist und die elektrisch mit den Dotierungsbereichen (5) und der ersten Dotierungsschicht (4) verbunden ist,
einer auf der zweiten Hauptoberfläche gebildeten zweiten Dotierungsschicht (3) des zweiten Leitungstyps und
einer auf einer Oberfläche der zweiten Dotierungsschicht (3) gebildeten zwei­ ten Hauptelektrodenschicht (11), und
einer Isolierschicht (15), die an einer Position in dem Halbleitersubstrat (11) zwischen den Gategräben (70) angeordnet ist.
2. Halbleitereinrichtung mit einer hohen Durchbruchsspannung mit:
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche,
einer auf der ersten Hauptoberfläche gebildeten ersten Dotierungsschicht (4) eines zweiten Leitungstyps,
Gategräben (70), die voneinander mit einem vorbestimmten Abstand angeordnet sind, und von denen jeder eine erste Ausnehmung (7a), die sich von der ersten Dotierungsschicht (4) in das Halbleitersubstrat (1) erstreckt, einen Gateisolierfilm (7), der eine innere Oberfläche der ersten Ausnehmung (7a) be­ deckt, und eine Gateelektrode (8), die die erste Ausnehmung (7a) füllt und die aus einem elektrischen Leiter gebildet ist, aufweist,
einem Paar von Dotierungsbereichen (5) des ersten Leitungstyps, die nahe einer Oberfläche der ersten Dotierungsschicht (4) gebildet sind und die an gegenüberliegenden Seiten eines Gategrabens (70) angeordnet sind,
einer ersten Hauptelektrodenschicht (10), die die erste Hauptoberfläche bedeckt, die gegenüber den Gategräben (70) mit einem Isolierfilm (19) da­ zwischen vorgesehen ist und die elektrisch mit den Dotierungsbereichen (5) und der ersten Dotierungsschicht (4) verbunden ist,
einer auf der zweiten Hauptoberfläche gebildeten zweiten Dotierungsschicht (3) des zweiten Leitungstyps und
einer auf einer Oberfläche der zweiten Dotierungsschicht (3) gebildeten zwei­ ten Hauptelektrodenschicht (11),
und einem Emittergraben (80), der eine zweite Ausnehmung (80a), die sich von der ersten Dotierungsschicht (4) in das Halbleitersubstrat (1) erstreckt, einen Isolierfilm (80b), der eine innere Oberfläche der zweiten Ausnehmung (80a) bedeckt, und
eine zweite Elektrode (80c), die die zweite Ausnehmung (80a) füllt und die elektrisch mit der ersten Hauptelektrodenschicht (10) verbunden ist, aufweist, und der an einer Position zwischen den Gategräben (70) angeordnet ist.
3. Halbleitereinrichtung mit einer hohen Durchbruchsspannung mit:
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche,
Gategräben (70), die voneinander mit einem vorbestimmten Abstand angeordnet sind, und von denen jeder eine erste Ausnehmung (7a), die in einem vorbe­ stimmten Bereich der ersten Hauptoberfläche gebildet ist und sich von der ersten Hauptoberfläche in das Halbleitersubstrat (1) in einer Tiefenrichtung erstreckt, einen Gateisolierfilm (7), der eine innere Oberfläche der ersten Aus­ nehmung (7a) bedeckt, und eine Elektrode (8), die die erste Ausnehmung (7a) füllt und die aus einem elektrischen Leiter gebildet ist, aufweist,
einem Dotierungsbereich (5) des ersten Leitungstyps, der nahe der ersten Hauptoberfläche gebildet ist und der in der Nähe eines Gategrabens (70) ange­ ordnet ist,
einer ersten Hauptelektrodenschicht (10), die die erste Hauptoberfläche be­ deckt, die den Gategräben (70) mit einem Isolierfilm (19) dazwischen gegen­ überliegt und die elektrisch mit dem Dotierungsbereich (5) und dem Halbleiter­ substrat (1) verbunden ist,
einer auf der zweiten Hauptoberfläche gebildeten zweiten Dotierungsschicht (3) des zweiten Leitungstyps und
einer auf einer Oberfläche der zweiten Dotierungsschicht (3) gebildeten zweiten Hauptelektrodenschicht (3), und
einer Mehrzahl von Emittergräben (80),
die jeweils eine zweite Ausnehmung (80a), die sich von der ersten Hauptober­ fläche in das Halbleitersubstrat (1) in einer Tiefenrichtung erstreckt, einen Isolierfilm (80b), der eine innere Oberfläche der zweiten Ausnehmung (80a) be­ deckt, und eine zweite Elektrode (80c), die die zweite Ausnehmung (80a) füllt und die elektrisch mit der ersten Hauptelektrodenschicht (10) verbunden ist, aufweisen, und
an Positionen zwischen den Gategräben (70) angeordnet sind.
4. Herstellungsverfahren einer Halbleitervorrichtung mit hoher Durch­ bruchsspannung mit den Schritten:
Bilden eines Halbleitersubstrates (1A) eines ersten Leitungstyps, das an seiner Hauptoberfläche mit einer Isolierschicht (15) vorgesehen ist,
Anordnen eines zweiten Halbleitersubstates (1B) des ersten Leitungstyps über der Isolierschicht (15) derart, daß ein Halbleitersubstrat (1) gebildet wird, daß eine erste und eine zweite Hauptoberfläche aufweist und daß die Isolierschicht (15) dazwischen vorgesehen enthält,
Bilden einer ersten Dotierungsschicht (4) des zweiten Leitungstyps auf der ersten Hauptoberfläche des Halbleitersubstrates (1),
Bilden eines Dotierungsbereiches (5) des ersten Leitungstyps in einem vorbe­ stimmten Bereich einer Oberfläche der ersten Dotierungsschicht (4),
Bilden einer zweiten Dotierungsschicht (3) des zweiten Leitungstyps auf der zweiten Hauptoberfläche,
Bilden einer Ausnehmung (7a), die sich von der ersten Hauptoberfläche zu der Isolierschicht (15) durch den Dotierungsbereich (15) erstreckt,
Entfernen der Isolierschicht (15), die in der Ausnehmung (7a) freigelegt ist,
Bilden einer epitaktisch gewachsenen Schicht (16), die die gleiche Dotierungs­ konzentration wie das Siliziumsubstrat (1) aufweist, auf einer inneren Ober­ fläche der Ausnehmung (7a) durch ein epitaktisches Wachstumverfahren,
Bilden eines Gateisolierfilmes (7) auf einer Oberfläche der epitaktisch ge­ wachsenen Schicht (16) in der Ausnehmung (7a),
Füllen der Ausnehmung (7a) mit einem elektrischen Leiter (8a) so, daß eine Gateelektrode (8) gebildet wird,
Bedecken der Gateelektrode (8), die an der ersten Hauptober­ fläche freigelegt ist, mit einem Isolierfilm (19),
Bilden einer ersten Hauptelektrodenschicht (10), die die erste Hauptoberfläche bedeckt und die elektrisch mit der ersten Dotierungsschicht (4) und dem Dotie­ rungsbereich (5) verbunden ist, und
Bilden einer zweiten Hauptelektrodenschicht (11) auf der zweiten Hauptober­ fläche.
5. Herstellungsverfahren einer Halbleitereinrichtung mit hoher Durch­ bruchsspannung mit den Schritten:
Bilden eines ersten Halbleitersubstrats (1A) eines ersten Leitungstyps, das auf seiner Hauptoberfläche mit Isolierschichten (15) mit einem vorbestimmten Ab­ stand voneinander vorgesehen ist,
Bilden eines zweiten Halbleitersubstrates (1B) des ersten Leitungstyps, das an seiner Hauptoberfläche mit Ausnehmungen der gleichen Breite und Dicke wie die Isolierschichten (15) und mit dem gleichen Abstand voneinander wie die Isolierschichten (15) vorgesehen ist,
Verbinden der Hauptoberflächen des ersten und zweiten Halbleitersubstrates (1A, 1B) so miteinander, daß ein Halbleitersubstrat (1) mit einer ersten und einer zweiten Hauptoberfläche gebildet wird, das die Isolierschichten (15) da­ zwischen mit einem vorbestimmten Abstand voneinander enthält,
Bilden einer ersten Dotierungsschicht (4) eines zweiten Leitungstyps auf der ersten Hauptoberfläche des Halbleitersubstrats (1),
Bilden eines Dotierungsbereiches (5) des ersten Leitungstyps in einem vorbe­ stimmten Bereich der Oberfläche der ersten Dotierungsschicht (4),
Bilden einer zweiten Dotierungsschicht (3) des zweiten Leitungstyps auf der zweiten Hauptoberfläche,
Bilden einer Ausnehmung (7a), die sich von der Oberfläche der ersten Dotierungsschicht durch den Dotierungsbereich (5) und einen Bereich zwischen den Isolierschichten (15) in das Halbleitersubstrat (1) erstreckt,
Bilden eines Gateisolierfilms (7) auf einer inneren Oberfläche der Ausnehmung (7a),
Füllen der Ausnehmung (7a) mit einem elektrischen Leiter derart, daß eine Gateelektrode (8) gebildet wird,
Bedecken der Gateelektrode (8), die auf der ersten Haupt­ oberfläche freigelegt ist, mit einem Isolierfilm (19),
Bilden einer ersten Hauptelektrodenschicht (10), die elektrisch mit der ersten Dotierungsschicht (4) und dem Dotierungsbereich (5) verbunden ist und die die erste Hauptoberfläche bedeckt, und
Bilden einer zweiten Hauptelektrodenschicht (11) auf der zweiten Hauptober­ fläche.
6. Herstellungsverfahren einer Halbleitereinrichtung mit einer hohen Durchbruchsspannung mit den Schritten:
Vorbereiten eines Halbleitersubstrates (1) eines ersten Leitungstyps mit einer ersten und einer zweiten Hauptoberfläche,
Bilden einer ersten Dotierungsschicht (4) eines zweiten Leitungstyps in einem vorbestimmten Bereich der ersten Hauptoberfläche des Halbleitersubstrates (1),
Bilden eines Dotierungsbereiches (5) des zweiten Leitungstyps in einem vor­ bestimmten Bereich einer Oberfläche der ersten Dotierungsschicht (4),
Bilden einer zweiten Dotierungsschicht (3) des zweiten Leitungstyps auf der zweiten Hauptoberfläche,
Bilden einer ersten Ausnehmung (7a) in dem Dotierungsbereich (5), die sich durch die erste Dotierungsschicht (4) bis in das Halbleitersubstrat (1) erstreckt,
Bilden einer Mehrzahl von zweiten Ausnehmungen (80a) von der Oberfläche der ersten Dotierungs­ schicht (4) in das Halbleiter­ substrat (1), in Bereichen, in denen kein Dotierungsbereich (5) vorgesehen ist,
Bilden von Isolierfilmen (7, 80b) auf inneren Oberflächen der ersten Ausneh­ mung (7a) und der zweiten Ausnehmung (80a),
Füllen der ersten Ausnehmung (7a) und der zweiten Ausnehmungen (80a) mit elektrischen Leitern so, daß eine vergrabene Gateelektrode (8) in der ersten Ausnehmung (7a) und ver­ grabene Emitterelektroden (80c) in den zweiten Ausnehmungen (20a) gebildet werden,
Bedecken der vergrabenen Gateelektrode (8) und der vergrabenen Emitterelektroden (80c), die an der ersten Hauptoberfläche freigelegt sind, mit einem zweiten Isolierfilm (19),
Bilden von Kontaktlöchern (50), die sich zu den vergrabenen Emitterelektroden (80c) erstrecken, in dem zweiten Isolierfilm (19), der auf den vergrabenen Emitterelektroden (80c) gebildet ist,
Bilden einer ersten Hauptelektrodenschicht (10), die die erste Hauptoberfläche bedeckt und die elektrisch mit der ersten Dotierungsschicht (4), dem Dotie­ rungsbereich (5) und den vergrabenen Emitterelektroden (80c) verbunden ist, und
Bilden einer zweiten Hauptelektrodenschicht (11) auf der zweiten Hauptober­ fläche.
DE19651108A 1996-04-11 1996-12-09 Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren Expired - Lifetime DE19651108C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8943996 1996-04-11

Publications (2)

Publication Number Publication Date
DE19651108A1 DE19651108A1 (de) 1997-10-16
DE19651108C2 true DE19651108C2 (de) 2000-11-23

Family

ID=13970720

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19651108A Expired - Lifetime DE19651108C2 (de) 1996-04-11 1996-12-09 Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren

Country Status (3)

Country Link
US (3) US5894149A (de)
KR (1) KR100223198B1 (de)
DE (1) DE19651108C2 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815769B2 (en) 2002-01-28 2004-11-09 Infineon Technologies Ag Power semiconductor component, IGBT and field-effect transistor
DE10161129B4 (de) * 2001-05-29 2009-04-09 Mitsubishi Denki K.K. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE10239815B4 (de) * 2002-01-31 2010-07-01 Mitsubishi Denki K.K. Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem

Families Citing this family (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976374B2 (ja) * 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
US6396102B1 (en) * 1998-01-27 2002-05-28 Fairchild Semiconductor Corporation Field coupled power MOSFET bus architecture using trench technology
DE19808154A1 (de) * 1998-02-27 1999-09-02 Asea Brown Boveri Bipolartransistor mit isolierter Gateelektrode
JP2002505525A (ja) 1998-02-27 2002-02-19 アーベーベー （シュヴァイツ） アクチェンゲゼルシャフト 絶縁ゲートバイポーラトランジスタ
DE19860962B4 (de) * 1998-03-05 2007-02-01 Mitsubishi Denki K.K. Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
JP2000040951A (ja) * 1998-05-18 2000-02-08 Toshiba Corp 半導体素子、その駆動方法及び駆動装置
JP3400348B2 (ja) * 1998-05-19 2003-04-28 株式会社東芝 絶縁ゲート型半導体装置
US6303410B1 (en) 1998-06-01 2001-10-16 North Carolina State University Methods of forming power semiconductor devices having T-shaped gate electrodes
US6229161B1 (en) * 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
DE19848596C2 (de) * 1998-10-21 2002-01-24 Roland Sittig Halbleiterschalter mit gleichmäßig verteilten feinen Steuerstrukturen
JP2002530869A (ja) 1998-11-18 2002-09-17 インフィネオン テクノロジース アクチエンゲゼルシャフト 誘電性または半絶縁性シールド構造体を有する半導体構成素子
US6190970B1 (en) * 1999-01-04 2001-02-20 Industrial Technology Research Institute Method of making power MOSFET and IGBT with optimized on-resistance and breakdown voltage
US6191447B1 (en) 1999-05-28 2001-02-20 Micro-Ohm Corporation Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same
US6690038B1 (en) 1999-06-05 2004-02-10 T-Ram, Inc. Thyristor-based device over substrate surface
JP3518427B2 (ja) * 1999-07-01 2004-04-12 トヨタ自動車株式会社 半導体装置
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
US6566691B1 (en) * 1999-09-30 2003-05-20 Kabushiki Kaisha Toshiba Semiconductor device with trench gate having structure to promote conductivity modulation
DE10001128C1 (de) * 2000-01-13 2001-09-27 Infineon Technologies Ag Halbleiterbauelement
US6392273B1 (en) * 2000-01-14 2002-05-21 Rockwell Science Center, Llc Trench insulated-gate bipolar transistor with improved safe-operating-area
US6376315B1 (en) * 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
JP4581179B2 (ja) * 2000-04-26 2010-11-17 富士電機システムズ株式会社 絶縁ゲート型半導体装置
DE10031781A1 (de) * 2000-07-04 2002-01-17 Abb Semiconductors Ag Baden Halbleiterbauelement und Verfahren zu dessen Herstellung
SE518797C2 (sv) * 2000-07-19 2002-11-19 Ericsson Telefon Ab L M Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar
US6903411B1 (en) * 2000-08-25 2005-06-07 Agere Systems Inc. Architecture for circuit connection of a vertical transistor
WO2002019434A1 (de) * 2000-08-30 2002-03-07 Infineon Technologies Ag Trench-igbt
EP2398058B1 (de) * 2001-01-19 2016-09-07 Mitsubishi Denki Kabushiki Kaisha Halbleiterbauelement
WO2002061845A1 (en) * 2001-02-01 2002-08-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
DE10123818B4 (de) * 2001-03-02 2006-09-07 Infineon Technologies Ag Anordnung mit Schutzfunktion für ein Halbleiterbauelement
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6727528B1 (en) 2001-03-22 2004-04-27 T-Ram, Inc. Thyristor-based device including trench dielectric isolation for thyristor-body regions
JP2005056868A (ja) * 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
DE10129958B4 (de) * 2001-06-21 2006-07-13 Infineon Technologies Ag Speicherzellenanordnung und Herstellungsverfahren
JP4225711B2 (ja) * 2001-06-29 2009-02-18 株式会社東芝 半導体素子及びその製造方法
JP4566470B2 (ja) * 2001-07-17 2010-10-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
DE10319515B4 (de) * 2003-04-30 2005-06-23 Infineon Technologies Ag Trench-IGBT
JP4136778B2 (ja) * 2003-05-07 2008-08-20 富士電機デバイステクノロジー株式会社 絶縁ゲート型バイポーラトランジスタ
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
CN101308870B (zh) * 2003-08-27 2011-05-18 三菱电机株式会社 绝缘栅型晶体管以及逆变器电路
DE10351932A1 (de) * 2003-11-07 2005-06-16 Infineon Technologies Ag MOS-Feldeffekttransistor mit kleiner Miller-Kapazität
JP4623956B2 (ja) * 2003-11-12 2011-02-02 株式会社豊田中央研究所 Ｉｇｂｔ
JP4803965B2 (ja) * 2004-03-18 2011-10-26 日本碍子株式会社 接合ゲート型静電誘導型サイリスタおよび当該接合ゲート型静電誘導型サイリスタを用いた高圧パルス発生装置
JP4731848B2 (ja) * 2004-07-16 2011-07-27 株式会社豊田中央研究所 半導体装置
JP4398824B2 (ja) * 2004-09-08 2010-01-13 株式会社東芝 パターンデータの補正方法、フォトマスクの製造方法、半導体装置の製造方法及びプログラム
JP4857566B2 (ja) * 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
JP4971595B2 (ja) * 2005-03-15 2012-07-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4930894B2 (ja) * 2005-05-13 2012-05-16 サンケン電気株式会社 半導体装置
JP2008546216A (ja) 2005-06-10 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション 電荷平衡電界効果トランジスタ
US7679111B2 (en) * 2005-09-16 2010-03-16 International Rectifier Corporation Termination structure for a power semiconductor device
US7492005B2 (en) * 2005-12-28 2009-02-17 Alpha & Omega Semiconductor, Ltd. Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes
JP2007221024A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置
JP5128100B2 (ja) * 2006-09-29 2013-01-23 三菱電機株式会社 電力用半導体装置
CN101211965B (zh) * 2006-12-25 2011-06-15 万国半导体股份有限公司 极度圆孔屏蔽的栅槽mosfet器件及其生产工艺
DE102007003812B4 (de) * 2007-01-25 2011-11-17 Infineon Technologies Ag Halbleiterbauelement mit Trench-Gate und Verfahren zur Herstellung
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
US20080296674A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Transistor, integrated circuit and method of forming an integrated circuit
JP4600936B2 (ja) * 2007-06-20 2010-12-22 三菱電機株式会社 半導体装置およびその製造方法
JP5383009B2 (ja) * 2007-07-17 2014-01-08 三菱電機株式会社 半導体装置の設計方法
US7902057B2 (en) * 2007-07-31 2011-03-08 Micron Technology, Inc. Methods of fabricating dual fin structures
KR100924194B1 (ko) * 2007-09-17 2009-10-29 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
CN103762243B (zh) 2007-09-21 2017-07-28 飞兆半导体公司 功率器件
US20090096027A1 (en) * 2007-10-10 2009-04-16 Franz Hirler Power Semiconductor Device
JP4256901B1 (ja) * 2007-12-21 2009-04-22 株式会社豊田中央研究所 半導体装置
KR101198289B1 (ko) * 2008-03-31 2012-11-07 미쓰비시덴키 가부시키가이샤 반도체장치
DE112008004278B3 (de) 2008-03-31 2021-08-12 Mitsubishi Electric Corp. Halbleitervorrichtung
US7977768B2 (en) 2008-04-01 2011-07-12 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
US8174067B2 (en) 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8227855B2 (en) * 2009-02-09 2012-07-24 Fairchild Semiconductor Corporation Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same
US8148749B2 (en) * 2009-02-19 2012-04-03 Fairchild Semiconductor Corporation Trench-shielded semiconductor device
US8232579B2 (en) * 2009-03-11 2012-07-31 Infineon Technologies Austria Ag Semiconductor device and method for producing a semiconductor device
KR20120008511A (ko) * 2009-04-28 2012-01-30 미쓰비시덴키 가부시키가이샤 전력용 반도체장치
US8049276B2 (en) * 2009-06-12 2011-11-01 Fairchild Semiconductor Corporation Reduced process sensitivity of electrode-semiconductor rectifiers
US8264033B2 (en) 2009-07-21 2012-09-11 Infineon Technologies Austria Ag Semiconductor device having a floating semiconductor zone
US8120074B2 (en) 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
JP5668758B2 (ja) * 2010-11-05 2015-02-12 富士通株式会社 半導体装置及び半導体装置の製造方法
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
KR101933244B1 (ko) * 2011-07-14 2018-12-27 에이비비 슈바이쯔 아게 절연형 게이트 바이폴라 트랜지스터
JP5679073B2 (ja) * 2011-11-17 2015-03-04 富士電機株式会社 半導体装置および半導体装置の製造方法
US8907408B2 (en) 2012-03-26 2014-12-09 Infineon Technologies Austria Ag Stress-reduced field-effect semiconductor device and method for forming therefor
JP2014053409A (ja) 2012-09-06 2014-03-20 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
KR101397784B1 (ko) * 2012-11-21 2014-05-20 삼성전기주식회사 절연 게이트형 바이폴라 트랜지스터
US8853774B2 (en) 2012-11-30 2014-10-07 Infineon Technologies Ag Semiconductor device including trenches and method of manufacturing a semiconductor device
CN102969350B (zh) * 2012-12-07 2016-04-20 株洲南车时代电气股份有限公司 一种沟槽栅型igbt芯片
JP5838176B2 (ja) * 2013-02-12 2016-01-06 サンケン電気株式会社 半導体装置
KR101452091B1 (ko) * 2013-02-26 2014-10-16 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
US9142655B2 (en) 2013-03-12 2015-09-22 Infineon Technologies Ag Semiconductor device
US10249721B2 (en) 2013-04-04 2019-04-02 Infineon Technologies Austria Ag Semiconductor device including a gate trench and a source trench
US9666663B2 (en) 2013-08-09 2017-05-30 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US9076838B2 (en) 2013-09-13 2015-07-07 Infineon Technologies Ag Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing
KR20150031668A (ko) * 2013-09-16 2015-03-25 삼성전기주식회사 전력 반도체 소자
US9105679B2 (en) 2013-11-27 2015-08-11 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier regions
US9385228B2 (en) 2013-11-27 2016-07-05 Infineon Technologies Ag Semiconductor device with cell trench structures and contacts and method of manufacturing a semiconductor device
US10325988B2 (en) * 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
KR101994728B1 (ko) 2013-12-27 2019-07-01 삼성전기주식회사 전력 반도체 소자
US9553179B2 (en) 2014-01-31 2017-01-24 Infineon Technologies Ag Semiconductor device and insulated gate bipolar transistor with barrier structure
DE102014113037B4 (de) * 2014-09-10 2018-02-08 Infineon Technologies Ag Bildgebende Schaltungen und ein Verfahren zum Betrieb einer bildgebenden Schaltung
KR102276510B1 (ko) * 2015-01-22 2021-07-14 삼성전기주식회사 전력 반도체 소자 및 그 제조방법
JP6304445B2 (ja) * 2015-03-16 2018-04-04 富士電機株式会社 半導体装置の製造方法
JP6472714B2 (ja) 2015-06-03 2019-02-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN107210322B (zh) * 2015-07-07 2020-11-06 富士电机株式会社 半导体装置
CN105226090B (zh) 2015-11-10 2018-07-13 株洲中车时代电气股份有限公司 一种绝缘栅双极晶体管及其制作方法
WO2017099095A1 (ja) * 2015-12-11 2017-06-15 富士電機株式会社 半導体装置および製造方法
JP6786316B2 (ja) 2016-09-12 2020-11-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109564943B (zh) 2017-02-13 2022-06-24 富士电机株式会社 半导体装置
CN112331715B (zh) * 2019-08-05 2024-04-02 广东美的白色家电技术创新中心有限公司 绝缘栅双极型晶体管及其制作方法
JP7346170B2 (ja) * 2019-08-30 2023-09-19 株式会社東芝 半導体装置及び半導体モジュール
JP2021197525A (ja) * 2020-06-18 2021-12-27 ミツミ電機株式会社 半導体装置及びその製造方法
CN117316992A (zh) * 2023-11-29 2023-12-29 深圳基本半导体有限公司 一种双栅结构的碳化硅mosfet器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750405A (ja) * 1991-08-08 1995-02-21 Toshiba Corp 電力用半導体素子

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571512A (en) * 1982-06-21 1986-02-18 Eaton Corporation Lateral bidirectional shielded notch FET
GB9215653D0 (en) * 1992-07-23 1992-09-09 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5241194A (en) * 1992-12-14 1993-08-31 North Carolina State University At Raleigh Base resistance controlled thyristor with integrated single-polarity gate control
JP3307785B2 (ja) * 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
JP3325736B2 (ja) * 1995-02-09 2002-09-17 三菱電機株式会社 絶縁ゲート型半導体装置
DE19522161C2 (de) * 1995-06-19 1998-12-24 Siemens Ag MOS-Halbleiterbauelement mit verbesserten Durchlaßeigenschaften
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
JP3352592B2 (ja) * 1996-05-16 2002-12-03 三菱電機株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750405A (ja) * 1991-08-08 1995-02-21 Toshiba Corp 電力用半導体素子

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
in: Proc. ISPSD 1995, S. 486-491 *
in: Proc. ISPSD, 1995, S. 256-260 *
KITAGAWA, M., NAKAWAGA, A., MATSUSHITA, K., HASEGAWA, S., INOUE, T., YAHATA, A., TAKENAKA, H.:4500 V IEGTs having switching Characteristics Superior to GTO *
MATSUSHITA, K., OMURA, I., OGURA, T.: Blocking Voltage Design Consideration for Deep Trench MOS Gate High Power Devices *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10161129B4 (de) * 2001-05-29 2009-04-09 Mitsubishi Denki K.K. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US6815769B2 (en) 2002-01-28 2004-11-09 Infineon Technologies Ag Power semiconductor component, IGBT and field-effect transistor
DE10239815B4 (de) * 2002-01-31 2010-07-01 Mitsubishi Denki K.K. Insulated-Gate-Halbleiterbauelement und Verfahren zur Herstellung von diesem

Also Published As

Publication number Publication date
KR970072199A (ko) 1997-11-07
US5894149A (en) 1999-04-13
DE19651108A1 (de) 1997-10-16
KR100223198B1 (ko) 1999-10-15
US6111290A (en) 2000-08-29
US6218217B1 (en) 2001-04-17

Similar Documents

Publication Publication Date Title
DE19651108C2 (de) Halbleitereinrichtung des Gategrabentyps mit hoher Durchbruchsspannung und ihr Herstellungsverfahren
DE19828669C2 (de) Lateraler IGBT in SOI-Bauweise und Verfahren zur Herstellung
DE60035144T2 (de) MOS-Gate-Leistungsbauelement hoher Dichte und dessen Herstellungsverfahren
DE102005018378B4 (de) Halbleitervorrichtung der Bauart mit dielektrischer Isolierung
DE69634837T2 (de) Halbleiterbauteil mit pnpn Struktur
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
DE19811568B4 (de) Halbleitervorrichtung mit einem Leistungshalbleiterelement
DE4405682C2 (de) Struktur einer Halbleiteranordnung
DE10161129B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112007000700B4 (de) Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE19801999C2 (de) Halbleitereinrichtung mit hoher Spannungsfestigkeit
DE10216633B4 (de) Halbleiteranordnung und Verfahren zur Herstellung der Halbleiteranordnung
DE112014003712T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE10004548B4 (de) Trench-IGBT
DE102005041838B3 (de) Halbleiterbauelement mit platzsparendem Randabschluss und Verfahren zur Herstellung eines solchen Bauelements
DE102017124872B4 (de) Verfahren zur Herstellung eines IGBT mit dV/dt-Steuerbarkeit
DE102006049212A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung derselben
DE102011079747A1 (de) Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
DE102004022455B4 (de) Bipolartransistor mit isolierter Steuerelektrode
DE102004035788A1 (de) Isolierschicht-Bipolar-Transistor mit eingebauter Freilaufdiode
DE19535140A1 (de) Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
DE102011077841A1 (de) Leistungshalbleitervorrichtung
DE102018203693A1 (de) Halbleitervorrichtung
DE112011100533T5 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
D2 Grant after examination
8363 Opposition against the patent
8365 Fully valid after opposition proceedings
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right