CN107210322B - 半导体装置 - Google Patents

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Abstract

提高沟槽的内壁的绝缘膜的可靠性。提供一种半导体基板，该半导体装置具备：半导体基板、形成在半导体基板的正面的虚设沟槽部、以及形成在半导体基板的正面的上方的、含有金属的第1正面侧电极，虚设沟槽部具有：形成在半导体基板的正面的虚设沟槽、形成在虚设沟槽的内壁的绝缘膜、在虚设沟槽的内部与绝缘膜相比形成在内侧的虚设导电部、以及具有使虚设导电部的至少一部分露出的开口且在半导体基板的正面覆盖绝缘膜的保护部，第1正面侧电极具有形成在保护部的开口内的部分，并与虚设导电部接触。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知有在半导体元件中在设置于基板正面的沟槽内形成栅极等电极的构成(例如，参照专利文献1)。沿沟槽的内壁形成绝缘膜，在绝缘膜的内侧形成多晶硅等的电极。
现有技术文献
专利文献
专利文献1：日本特开2002-353456号公报
发明内容
技术问题
若使半导体元件逐渐进行微细化，则形成在沟槽的内壁的绝缘膜也变薄。其结果导致沟槽开口附近的绝缘膜的可靠性下降。
技术方案
在本发明的一个实施方式，提供具备半导体基板、虚设沟槽部和第1正面侧电极的半导体装置。虚设沟槽部可以形成在半导体基板的正面。第1正面侧电极可以形成在半导体基板的正面的上方。第1正面侧电极可以含有金属。虚设沟槽部可以具有虚设沟槽、绝缘膜、虚设导电部和保护部。虚设沟槽可以形成在半导体基板的正面。绝缘膜可以形成在虚设沟槽的内壁。虚设导电部可以在虚设沟槽的内部与绝缘膜相比形成在内侧。保护部可以具有使虚设导电部的至少一部分露出的开口，并且在半导体基板的正面覆盖绝缘膜。第1正面侧电极可以具有形成在保护部的开口内的部分。第1正面侧电极可以与虚设导电部接触。
半导体装置还可以具备栅极沟槽部。栅极沟槽部可以形成在半导体基板的正面。栅极沟槽部可以具有栅极沟槽、绝缘膜、栅极导电部和栅极绝缘部。栅极沟槽可以形成在半导体基板的正面。绝缘膜可以形成在栅极沟槽的内壁。栅极导电部可以在栅极沟槽的内部与绝缘膜相比形成在内侧。栅极绝缘部可以设置在栅极导电部的上方。栅极绝缘部可以使栅极导电部与第1正面侧电极绝缘。
栅极绝缘部可以设置为在半导体基板的正面覆盖栅极沟槽。形成于保护部的开口的宽度可以小于彼此相邻而设置的保护部与栅极绝缘部之间的距离。
第1正面侧电极可以具有虚设插塞部和电极部。虚设插塞部可以形成在保护部的开口内。虚设插塞部可以与虚设导电部接触。虚设插塞部可以是金属。电极部可以形成在虚设插塞部的上方。电极部可以是与虚设插塞部的材料不同的金属。
虚设插塞部可以含有钨。
第1正面侧电极还可以具备台面插塞部。台面插塞部可以由与虚设插塞部的材料相同的材料形成。台面插塞部可以形成在保护部与栅极绝缘部之间。台面插塞部可以与半导体基板的正面接触。
虚设插塞部可以与台面插塞部相比在深度方向更长。
虚设沟槽部可以形成为在半导体基板的正面沿预先确定的延伸方向延伸。栅极沟槽部可以具有对置部和突出部。对置部可以在与虚设沟槽部对置的范围沿延伸方向延伸地形成。突出部可以从对置部进一步延伸，并形成在不与虚设沟槽部对置的范围。半导体装置可以还具备第2正面侧电极。第2正面侧电极可以形成在突出部的上方。突出部中的栅极导电部可以与第2正面侧电极电连接。
突出部的栅极绝缘部可以具有使栅极导电部露出的开口。第2正面侧电极可以具有栅极插塞部。第2正面侧电极可以形成在栅极绝缘部的开口内。第2正面侧电极可以与栅极导电部接触。第2正面侧电极可以是金属。
栅极插塞部可以由与虚设插塞部的材料相同的材料形成。
栅极插塞部可以与虚设插塞部在深度方向上具有相同长度。
应予说明，上述的发明内容并未列举出本发明的全部特征。另外，这些特征组的再组合也可以成为发明。
附图说明
图1是表示半导体装置100的一例的俯视图。
图2是表示图1中的a-a'截面的一例的图。
图3是将虚设沟槽部30和栅极沟槽部40的周围的构造进行放大后的放大截面图。
图4是表示图1中的b-b'截面的一例的图。
图5是表示比较例的半导体装置200的构成的图。
图6是表示图5中的c-c'截面的图。
图7是表示图5中的d-d'截面的图。
符号说明
10：半导体基板、12：发射区、14：基区、15：接触区、16：蓄积区、17：阱区、18：漂移区、20：缓冲区、22：集电区、24：集电极、26：层间绝缘膜、30：虚设沟槽部、32：绝缘膜、34：虚设导电部、35：栅极插塞部、36：虚设插塞部、37：栅极绝缘部、38：保护部、39：台面插塞部、40：栅极沟槽部、41：对置部、42：绝缘膜、44：栅极导电部、43：突出部、50：栅极、51：栅极端子、52：发射极、53：发射极端子、54：接触孔、55：接触孔、56：电极部、60：发射极沟槽部、62：绝缘膜、64：发射极导电部、70：晶体管部、80：二极管部、82：阴极区、100：半导体装置、200：半导体装置、210：半导体基板、212：发射区、214：基区、215：接触区、216：蓄积区、217：阱区、218：漂移区、220：缓冲区、221：多晶硅层、222：集电区、224：集电极、225：多晶硅层、226：接触孔、228：接触孔、230：虚设沟槽部、232：绝缘膜、234：虚设导电部、238：绝缘部、240：栅极沟槽部、242：绝缘膜、244：栅极导电部、248：多晶硅层、249：接触孔、250：栅极、251：栅极端子、252：发射极、253：发射极端子、254：接触孔、260：发射极沟槽部、262：绝缘膜、264：发射极导电部、270：晶体管部、280：二极管部、282：阴极区。
具体实施方式
以下，通过本发明的实施方式对本发明进行说明，但以下的实施方式不限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的全部组合对于发明的解決方案不是必须的。
图1是表示半导体装置100的一例的俯视图。本例的半导体装置100是如下的半导体芯片，该半导体芯片具有包括IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)等晶体管在内的晶体管部70和包括FWD(Free Wheel Diode：续流二极管)等二极管在内的二极管部80。在图1中表示芯片端部周围的芯片正面，并省略了其它区域。
另外，在图1中表示半导体装置100中的半导体基板的有源区，但半导体装置100可以以包围有源区的方式具有耐压构造部。有源区是指在将半导体装置100控制为导通状态的情况下电流流动的区域。耐压构造部缓和半导体基板的正面侧的电场集中。耐压构造部具有例如保护环、场板、降低表面场(RESURF)和由它们组合而成的构造。
本例的半导体装置100在芯片的正面侧具有栅极50、发射极52、栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射区12、基区14、接触区15、接触孔54和接触孔55。发射极52是第1正面侧电极的一例，栅极50是第2正面侧电极的一例。
栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射区12、基区14和接触区15形成在半导体基板的正面侧的内部，发射极52和栅极50设置在半导体基板的正面的上方。
在发射极52和栅极50与半导体基板的正面之间形成层间绝缘膜，但在图1中省略。接触孔54和接触孔55形成为贯穿该层间绝缘膜。发射极52通过接触孔54而与半导体基板接触。栅极50通过接触孔55而与半导体基板接触。
发射极52和栅极50由含有金属的材料形成。例如，各电极的至少一部分的区域由铝形成。各电极也可以具有由含有钨的材料形成的区域。
1个以上的栅极沟槽部40和1个以上的虚设沟槽部30在晶体管部70的区域沿预定的排列方向以预定的间隔排列。虚设沟槽部30形成为在半导体基板的正面沿预先确定的延伸方向延伸。本例中的虚设沟槽部30具有直线形状，形成为沿与上述的排列方向垂直的方向延伸。
栅极沟槽部40具有对置部41和突出部43。对置部41形成为在与虚设沟槽部30对置的范围内沿上述的延伸方向延伸。也就是说，对置部41形成为与虚设沟槽部30平行。突出部43从对置部41进一步延伸，形成在未与虚设沟槽部30对置的范围。在本例中，设置在虚设沟槽部30的两侧的2个对置部41通过1个突出部43连接。突出部43的至少一部分可以具有曲线形状。
在覆盖突出部43的绝缘层形成有接触孔55。接触孔55可以与在突出部43距离对置部41最远的区域对应地形成。本例的突出部43在距离对置部41最远的区域，具有沿与对置部41正交的方向延伸的部分。接触孔55可以与突出部43的该部分对应地形成。
发射极沟槽部60设置在二极管部80的区域。发射极沟槽部60可以具有与栅极沟槽部40相同的形状。但是，发射极沟槽部60的延伸方向上的长度可以比栅极沟槽部40短。本例的发射极沟槽部60的长度与虚设沟槽部30相同。
栅极50形成为覆盖突出部43的一部分。栅极50形成为覆盖在突出部43设有接触孔55的部分。本例的栅极50不形成在对置部41、虚设沟槽部30和发射极沟槽部60的上方。
发射极52形成在栅极沟槽部40、虚设沟槽部30、发射极沟槽部60、阱区17、发射区12、基区14和接触区15的上方。本例的发射极52形成为覆盖阱区17和栅极沟槽部40的一部分。
阱区17从半导体基板的设有栅极50的一侧的端部起形成在预定的范围。阱区17的扩散深度可以比栅极沟槽部40、虚设沟槽部30、发射极沟槽部60的深度深。虚设沟槽部30、发射极沟槽部60和对置部41的栅极50侧的一部分的区域形成在阱区17。虚设沟槽部30的延伸方向的一端的底可以被阱区17覆盖。整个突出部43可以形成在阱区17。半导体基板具有第1导电型，阱区17具有与半导体基板不同的第2导电型。本例的半导体基板为N-型，阱区17为P+型。在本例中，以第1导电型为N型、第2导电型为P型进行说明。但是，第1导电型和第2导电型也可以为相反的导电型。
在位于各沟槽部之间的区域形成有基区14。基区14为杂质浓度比阱区17的杂质浓度低的第2导电型。本例的基区14为P-型。
在基区14的正面形成有杂质浓度比基区14的杂质浓度高的第2导电型的接触区15。本例的接触区15为P+型。另外，在晶体管部70，杂质浓度比半导体基板的杂质浓度高的第1导电型的发射区12选择性地形成在接触区15的正面的一部分。本例的发射区12为N+型。
接触区15和发射区12分别以从相邻的一个沟槽部起到另一个沟槽部为止的方式形成。晶体管部70的1个以上的接触区15和1个以上的发射区12以在处于各沟槽部之间的区域沿沟槽部的延伸方向交替露出的方式形成。
在晶体管部70，接触孔54形成在接触区15、发射区12和虚设沟槽部30的各区域的上方。接触孔54使虚设沟槽部30的中央部、发射区12和接触区15露出，并且，不使虚设沟槽部30的端部和栅极沟槽部40露出。
本例的半导体装置100具有沿与虚设沟槽部30的延伸方向平行的方向延伸而形成的多个接触孔54。具体的地，沿各个虚设沟槽部30的中央形成接触孔54。该接触孔54不使虚设沟槽部30的端部露出。
另外，在各个虚设沟槽部30的两侧形成有与虚设沟槽部30隔开的接触孔54。该接触孔54形成为遍及1个以上的接触区15和1个以上的发射区12而延伸。该接触孔54可以不形成在基区14。形成在虚设沟槽部30的两侧的接触孔54设置在与沿虚设沟槽部30的中央形成的接触孔54对置的范围内。
另外，该接触孔54形成为与栅极沟槽部40隔开。该接触孔54可以配置在栅极沟槽部40与虚设沟槽部30之间的大致中央。
利用这样的结构，能够使虚设沟槽部30的中央部与发射极52接触，并且利用层间绝缘膜覆盖虚设沟槽部30的端部。因此，能够保护形成于虚设沟槽部30的内壁的绝缘膜。
另外，在二极管部80中也是同样，接触孔54形成在接触区15、基区14和发射极沟槽部60的各区域的上方。接触孔54使发射极沟槽部60的中央部、接触区15和基区14露出，并且，不使发射极沟槽部60的端部露出。本例的接触孔54不形成在多个基区14中最靠近栅极50的基区14。在本例中，晶体管部70的接触孔54和极管部80的接触孔54在各沟槽部的延伸方向上具有相同的长度。
利用这样的构成，能够使发射极沟槽部60的中央部与发射极52接触，并且利用层间绝缘膜覆盖发射极沟槽部60的端部。因此，能够保护形成于发射极沟槽部60的内壁的绝缘膜。
图2是表示图1中的a-a'截面的一例的图。本例的半导体装置100在该截面中具有半导体基板10、发射极52和集电极24。在本例的半导体基板10的正面形成栅极绝缘部37和保护部38。本例的栅极绝缘部37和保护部38是形成在半导体基板10的正面的层间绝缘膜的一部分。例如栅极绝缘部37和保护部38是在半导体基板10的正面以预定的图案形成的PSG膜或BPSG膜等绝缘膜的一部分。发射极52形成在半导体基板10的正面。发射极52与发射极端子53电连接。
集电极24形成在半导体基板10的背面。集电极24与集电极端子电连接。发射极52和集电极24由金属等导电材料形成。另外，在本说明书中，将基板、层、区域等各部件的发射极52侧的面称作正面，将集电极24侧的面称作背面或底部。另外，将连接发射极52与集电极24的方向称作深度方向。
半导体基板10可以是硅基板，也可以是碳化硅基板、氮化物半导体基板等。在半导体基板10的正面侧形成有P-型的基区14。另外，N+型的发射区12选择性地形成在基区14的正面侧的一部分的区域。
另外，半导体基板10还具有N+型的蓄积区16、N-型的漂移区18、N-型的缓冲区20、P+型的集电区22和N+型的阴极区82。蓄积区16形成在基区14的背面侧。蓄积区16的杂质浓度高于漂移区18的杂质浓度。
蓄积区16形成在相邻的沟槽之间。例如在晶体管部70，蓄积区16形成在虚设沟槽部30与栅极沟槽部40之间。蓄积区16可以以覆盖虚设沟槽部30与栅极沟槽部40之间的全部区域的方式设置。通过设置蓄积区16，可以提高IE效果，降低导通电压。
漂移区18形成在蓄积区16的背面侧。缓冲区20形成在漂移区18的背面侧。缓冲区20的杂质浓度高于漂移区18的杂质浓度。缓冲区20可以作为防止从基区14的背面侧扩展的耗尽层达到集电区22和阴极区82的场截止层而发挥功能。
集电区22在晶体管部70的区域中形成在缓冲区20的背面侧。阴极区82在二极管部80的区域中形成在缓冲区20的背面侧。另外，集电区22和阴极区82的背面设有集电极24。
在半导体基板10的正面侧形成1个以上的栅极沟槽部40、1个以上的虚设沟槽部30和1个以上的发射极沟槽部60。各沟槽部从半导体基板10的正面贯穿基区14而到达漂移区18。在本例中栅极沟槽部40和虚设沟槽部30从半导体基板10的正面贯穿发射区12、基区14和蓄积区16而到达漂移区18。另外，发射极沟槽部60从半导体基板10的正面贯穿基区14和蓄积区16而到达漂移区18。
栅极沟槽部40具有形成在半导体基板10的正面侧的栅极沟槽、绝缘膜42、栅极导电部44和栅极绝缘部37。绝缘膜42形成为覆盖栅极沟槽的内壁。绝缘膜42可以由使栅极沟槽的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽的内部与绝缘膜42相比形成在内侧。也就是说绝缘膜42使栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。
栅极绝缘部37形成在栅极导电部44的上方，使栅极导电部44与发射极52绝缘。本例的栅极绝缘部37形成为在半导体基板10的正面覆盖绝缘膜42和栅极导电部44。栅极绝缘部37的宽度大于栅极沟槽部40的沟槽的宽度。
栅极导电部44至少包括与相邻的基区14对置的区域。各个栅极导电部44与栅极端子51电连接。在本例中，如图1所示，在突出部43，栅极导电部44与栅极50电连接。另外，栅极50与栅极端子51电连接。若经由栅极端子51向栅极导电部44施加预定的电压，则在基区14中与栅极沟槽接触的界面的表层形成沟道。
虚设沟槽部30具有形成在半导体基板10的正面侧的虚设沟槽、绝缘膜32、保护部38和虚设导电部34。绝缘膜32形成为覆盖虚设沟槽的内壁。
虚设导电部34在虚设沟槽的内部与绝缘膜32相比形成在内侧。绝缘膜32使虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。例如虚设导电部34由多晶硅等导电材料形成。虚设导电部34可以在深度方向上具有与栅极导电部44相同的长度。
保护部38具有使虚设导电部34的至少一部分露出的开口(在本例中，沿图1所示的虚设沟槽部30的中央形成的接触孔54)，并且在半导体基板10的正面覆盖绝缘膜32。保护部38以覆盖露出在半导体基板10的正面的全部绝缘膜32的方式形成。保护部38覆盖在半导体基板10的正面比绝缘膜32露出的区域大的区域。接触孔54使虚设导电部34的正面的一部分露出，并且，不使绝缘膜32露出。发射极52具有形成在设置于保护部38的接触孔54内的部分。发射极52通过该部分与虚设导电部34接触。
另外，在栅极绝缘部37与保护部38之间也形成接触孔54(在本例中，形成在图1所示的虚设沟槽部30的两侧的接触孔)。该接触孔54使各沟槽之间的发射区12的正面露出。应予说明，如图1所示，该接触孔54也使各沟槽之间的接触区15的正面露出。
发射极52具有形成于该接触孔54内的部分。发射极52通过该部分而与发射区12和接触区15接触。
根据本例的半导体装置100，通过设置虚设沟槽部30，能够提高向漂移区的载流子注入促进效果(IE效果)并降低导通电压。并且，具有保护虚设沟槽部30中的绝缘膜32的保护部3。因此，能够提高虚设沟槽部30的沟槽开口附近的绝缘膜32的可靠性。
例如，即使在对半导体装置100进行了引线键合的情况下在沟槽开口附近的绝缘膜32产生应力，也能够保持绝缘膜32的绝缘性。另外，随着对半导体装置100进行微细化，在沟槽开口附近容易产生绝缘膜32的缺损，但通过设置保护部38对该缺损进行遮盖，能够保持绝缘性。
在本例中栅极沟槽部40和虚设沟槽部30如图2所示在预定的排列方向上交替地配置。另外，各沟槽部可以以固定的间隔配置。但是，各沟槽的配置不限于上述的例子。在2个虚设沟槽部30之间可以配置多个栅极沟槽部40。另外，设置在各个虚设沟槽部30之间的栅极沟槽部40的数量也可以是不固定的。虚设沟槽部30和栅极沟槽部40的深度方向上的长度可以是相同的。
二极管部80设置在与晶体管部70相邻的区域。二极管部80具有与晶体管部70位于同一层的基区14、蓄积区16、漂移区18和缓冲区20。在二极管部80的缓冲区20的背面侧设有阴极区82。另外，二极管部80具有1个以上的发射极沟槽部60。另外，在二极管部80不形成发射区12。
发射极沟槽部60形成为从基区14的正面侧贯穿基区14和蓄积区16，到达漂移区18为止。各个发射极沟槽部60与虚设沟槽部30同样，具有绝缘膜62、保护部38和发射极导电部64。发射极沟槽部60可以具有与虚设沟槽部30相同的构造。
绝缘膜62形成为覆盖发射极沟槽的内壁。发射极导电部64在发射极沟槽的内部与绝缘膜62相比形成在内侧。绝缘膜62使发射极导电部64与半导体基板10绝缘。发射极导电部64可以由与虚设导电部34相同的材料形成。例如发射极导电部64由多晶硅等导电材料形成。发射极导电部64可以在深度方向上具有与虚设导电部34相同的长度。
保护部38具有使发射极导电部64的至少一部分露出的开口(在本例中为接触孔54)，并且，在半导体基板10的正面覆盖绝缘膜62。保护部38以覆盖露出在半导体基板10的正面的全部绝缘膜62的方式形成。保护部38覆盖在半导体基板10的正面比绝缘膜62露出的区域更大的区域。接触孔54使发射极导电部64的正面的一部分露出，并且，不使绝缘膜62露出。发射极52具有在设置于保护部38的接触孔54内形成的部分。发射极52通过该部分而与发射极导电部64接触。根据本例的半导体装置100，能够提高发射极沟槽部60的沟槽开口附近的绝缘膜62的可靠性。
另外，本例中的晶体管部70中的沟槽部的间隔与二极管部80中的发射极沟槽部60的间隔相同。如图2所示，在晶体管部70，栅极沟槽部40与虚设沟槽部30交替配置，在此情况下，栅极沟槽部40和虚设沟槽部30之间的间隔与发射极沟槽部60彼此之间的间隔可以相同。
图3是表示将虚设沟槽部30和栅极沟槽部40的周围的构造进行放大后的放大截面图。如上所述，栅极沟槽部40和虚设沟槽部30形成为从半导体基板10的正面贯穿发射区12、基区14和蓄积区16。
在虚设沟槽部30和栅极沟槽部40的各沟槽内形成绝缘膜(32、42)和导电部(34、44)。在本例中虚设沟槽部30和栅极沟槽部40中的绝缘膜(32、42)和导电部(34、44)的形状和大小相同。
栅极绝缘部37在半导体基板10的正面覆盖全部栅极沟槽。与此相对地，保护部38覆盖露出在半导体基板10的正面的全部绝缘膜32和虚设导电部34的一部分。在保护部38形成有使虚设导电部34的正面露出的开口。
栅极绝缘部37和保护部38隔开间隔地形成。在本例中，在相邻的栅极绝缘部37与保护部38之间，形成具有预定的宽度W1和深度D1的开口。与栅极绝缘部37相邻的保护部38是指在1个以上的保护部38之中，与栅极绝缘部37的距离最近的保护部38。
利用该开口，使台面部的发射区12露出。开口的宽度是指将栅极沟槽部40和虚设沟槽部30以最短距离连接的直线的方向上的宽度。另外，开口的宽度是指半导体装置100的最靠近正面侧的宽度。也就是说，在开口设置为从发射极52侧起到半导体基板10侧为止的情况下，开口的宽度是指发射极52侧处的开口的宽度。
形成于保护部38且使虚设导电部34的正面露出的开口具有预定的宽度W2和深度D2。形成于保护部38的开口的宽度W2可以小于形成在栅极绝缘部37与保护部38之间的开口的宽度W1。通过增大宽度W1，可以确保发射区12与发射极52的接触面积。另外，通过减小宽度W2，可以减小半导体装置100的尺寸。由于在虚设导电部34与发射极52之间电流不流动，因此即使减小开口的宽度W2使电阻提高也不会增大损耗。
发射极52具有与各个虚设沟槽部30对应设置的虚设插塞部36、与各个台面部对应设置的台面插塞部39和电极部56。
虚设插塞部36形成在保护部38的开口内，与虚设导电部34的正面接触。虚设导电部34的正面的中央可以具有与其它部分相比凹陷的形状。保护部38的开口使虚设导电部34的中央露出，虚设插塞部36与虚设导电部34的包括中央在内的区域接触。虚设插塞部36由含有钨的材料形成。由此，在宽度W2小的开口也能够容易地形成虚设插塞部36。
虚设导电部34的正面可以与发射区12的正面相比配置在半导体基板10的背面侧。也就是说，从半导体基板10的正面观察，虚设导电部34的正面可以配置在与发射区12的正面相比更深的位置。本例的虚设导电部34的边缘部分配置在比发射区12的正面更深的位置。在此情况下，虚设插塞部36在深度方向上的长度D2比台面插塞部39的长度D1更长。
保护部38覆盖虚设导电部34的正面的边缘部分。利用这样的构成，能够防止图3的区域A那样的虚设导电部34的边缘部分附近处的绝缘部件的缺损。
在区域A中，使半导体装置100越微细化则越容易发生绝缘部件的缺损(例如鸟嘴的发生)。对此，根据半导体装置100，通过设置保护部38，能够保持虚设导电部34与其它区域的绝缘可靠性。
台面插塞部39形成在保护部38与栅极绝缘部37之间的开口内，与半导体基板10的正面处的发射区12接触。发射区12的正面可以比虚设导电部34的正面更平坦。正面更平坦是指正面的最大高低差更小。台面插塞部39可以由与虚设插塞部36相同的材料形成。例如台面插塞部39由含有钨的材料形成。
电极部56形成在虚设插塞部36和台面插塞部39的上方，与虚设插塞部36和台面插塞部39连接。电极部56可以形成在设有图1所示的发射极52的整个区域。电极部56可以由与虚设插塞部36不同的金属材料形成。例如电极部56由不含有钨的金属材料形成。作为一例，电极部56为铝电极。应予说明，在图3中虽然表示了虚设沟槽部30中的保护部38和虚设插塞部36，但发射极沟槽部60中的保护部38和发射极插塞部也可以具有相同的构造。
图4是表示图1中的b-b'截面的一例的图。本例的半导体装置100在该截面中具有半导体基板10、层间绝缘膜26、栅极50、发射极52和集电极24。层间绝缘膜26形成在栅极50和发射极52与半导体基板10之间。在层间绝缘膜26形成开口(在本例中为接触孔55)。
接触孔55在半导体基板10的正面使栅极沟槽部40的突出部43中的栅极导电部44的至少一部分露出。栅极50通过接触孔55而与突出部43中的栅极导电部44接触。栅极50可以具有形成在接触孔55内的金属的栅极插塞部35。
栅极插塞部35与栅极导电部44的正面接触。栅极插塞部35可以由与虚设插塞部36相同的材料形成。例如栅极插塞部35由含有钨的金属材料形成。
栅极导电部44可以具有与图3所示的虚设导电部34相同的形状。在此情况下，栅极插塞部35也可以具有与图3所示的虚设插塞部36相同的长度。栅极插塞部35可以具有与虚设插塞部36相同的宽度。栅极插塞部35的宽度是指图1中的b-b'方向上的宽度。本例中的栅极插塞部35的宽度是指栅极插塞部35在虚设沟槽部30延伸的延伸方向上的宽度。
接着，对从图1到图4所示的半导体装置100的制造方法的一例进行说明。但是，半导体装置100的制造方法不限于本例。首先，准备与漂移区18相同的导电型(在本例中以N-型进行说明)的半导体基板10。
接着，在半导体基板10的正面设置预定的图案的蚀刻掩模，形成用于栅极沟槽部40、虚设沟槽部30和发射极沟槽部60的多个沟槽。在形成沟槽之后，在沟槽的内壁形成绝缘膜。然后，将导电材料填充到沟槽的内部。
接着，从半导体基板的正面侧注入P型杂质，在1100℃左右的温度下进行2小时左右的热处理，在半导体基板10的整个正面形成比沟槽浅的P-型基区14。接着，从半导体基板10的正面侧注入N型杂质，形成比基区14深且比沟槽浅的N+型蓄积区16。例如，通过以加速电压2.8MeV、5.0×1012/cm2左右将磷以离子的方式注入，由此形成N+型蓄积区16。
接着，使用与发射区12对应的部分开口的掩模，从半导体基板10的正面侧选择性地注入N型杂质。由此，在P-型基区14的内部选择性地形成N+型发射区12。
之后，在半导体基板10的正面侧形成预定的图案的层间绝缘膜26。层间绝缘膜26的一部分作为栅极绝缘部37和保护部38发挥作用。能够通过在半导体基板10的整个正面形成绝缘膜，之后以预定的掩模图案进行蚀刻来形成层间绝缘膜26。在层间绝缘膜26形成接触孔54和接触孔55。然后，形成发射极52和栅极50。可以在形成栅极插塞部35、虚设插塞部36和台面插塞部39之后，在半导体基板10的正面形成各电极。
接着，从半导体基板10的背面侧以例如1.0×1014/cm2左右将硒以离子方式注入，之后在900℃左右的温度下进行2小时左右的热处理。由此，在半导体基板10的背面侧形成N-型的缓冲区20。半导体基板10的余下的N-型的区域成为漂移区18。通过使用扩散系数大的硒，可以在深的位置形成缓冲区20。另外，也可以在形成缓冲区20之前，对半导体基板10进行研磨来调整厚度。
也可以通过以不同的剂量多次以离子方式注入质子来替代以离子方式注入硒，从而形成N-型缓冲区20。由此，能够形成从基板正面侧向基板背面侧杂质浓度增加的缓冲区20。
接着，从半导体基板10的背面侧以例如1.0×1013/cm2以上且4.0×1013/cm2以下的剂量以离子方式注入P型杂质。由此，在半导体基板10的背面侧形成比缓冲区20薄的P+型集电区22。在P型杂质的剂量不足1.0×1013/cm2的情况下，无法使集电区与集电极欧姆接合，因此并不优选。另外，在二极管部80形成阴极区82。然后，在半导体基板10的背面侧适当形成集电极24等。
图5是表示比较例的半导体装置200的构成的图。半导体装置200具有晶体管部270和二极管部280。另外在半导体装置200的正面侧具有栅极250、发射极252、栅极沟槽部240、虚设沟槽部230、发射极沟槽部260、阱区217、发射区212、基区214、接触区215、接触孔226、228、249、254和多晶硅层221、225、248。
图6是表示图5中的c-c'截面的图。半导体装置200在该截面中具有半导体基板210、发射极252、绝缘部238和集电极224。另外，栅极端子251与栅极导电部244电连接，发射极端子253与发射极252电连接。
在半导体基板210中形成有栅极沟槽部240、虚设沟槽部230、发射极沟槽部260、发射区212、基区214、蓄积区216、漂移区218、缓冲区220、集电区222和阴极区282。栅极沟槽部240具有绝缘膜242和栅极导电部244。虚设沟槽部230具有绝缘膜232和虚设导电部234。发射极沟槽部260具有绝缘膜262和发射极导电部264。
绝缘部238覆盖各个栅极沟槽部240。但是，绝缘部238不覆盖虚设沟槽部230和发射极沟槽部260。在半导体基板210的正面形成绝缘层，之后对覆盖虚设沟槽部230和发射极沟槽部260的绝缘层进行蚀刻，由此形成覆盖栅极沟槽部240的绝缘部238。因此，存在虚设沟槽部230和发射极沟槽部260的各沟槽的开口附近处的绝缘膜232、262也被蚀刻的情况，绝缘膜的可靠性会下降。半导体装置200越微细化该问题变得越显著。对此，半导体装置100由于设置保护部38，因此能够保持各沟槽的开口附近处的绝缘膜的可靠性。
图7是表示图5中的d-d'截面的图。半导体装置200在该截面中具有半导体基板210、发射极252、栅极250、集电极224、多晶硅层221、多晶硅层248和绝缘部238。
多晶硅层221和多晶硅层248形成在半导体基板210的正面，使各沟槽内的导电部与发射极252或栅极250连接。半导体装置200在半导体基板210的正面选择性地具有多晶硅层221和多晶硅层248。因此，在半导体基板210的正面会产生凹凸，绝缘部238等形成于半导体基板210的正面的上方的层的形成变得不易。
对此，根据半导体装置100，发射极252和栅极250与各沟槽内的导电部直接接触，因此在半导体基板10的正面也可以不设置多晶硅层。因此，能够在半导体基板10的正面降低凹凸。
以上，使用实施方式说明了本发明，但本发明的保护范围不限于上述实施方式记载的范围。不言自明的是本领域技术人员可以对上述实施方式进行各种变形或改良。根据权利要求的记载可知，这样的进行变形或改良而成的实施方式也可以包括在本发明的保护范围内。
需要注意的是，在权利要求书、说明书和附图中表示的装置、系统、程序和方法的动作、工序、步骤和阶段等的各处理的实施顺序，只要没有特别地明示“先于”、“在此之前”等，或者，只要不是将之前的处理的输出用于之后的处理，就可以以任意的顺序实现。关于权利要求书、说明书和附图中的动作流程，即使方便起见使用“首先，”、“接着，”等进行了说明，也不意味着必须以该顺序实施。

Claims (15)

1.一种半导体装置，其特征在于，具备：
半导体基板；
虚设沟槽部，其形成在所述半导体基板的正面；以及
第1正面侧电极，其含有金属并形成在所述半导体基板的正面的上方，
所述虚设沟槽部具有：
虚设沟槽，其形成在所述半导体基板的正面；
第一绝缘膜，其形成在所述虚设沟槽的内壁；
虚设导电部，其在所述虚设沟槽的内部与所述第一绝缘膜相比形成在内侧；以及
保护部，其具有使所述虚设导电部的至少一部分露出的开口，并且覆盖露出在所述半导体基板的正面的全部所述第一绝缘膜，
所述第1正面侧电极具有形成在所述保护部的所述开口内的部分，并且与所述虚设导电部接触，
所述虚设导电部的正面的边缘部分配置在与所述半导体基板的发射区的正面相比更深的位置，
所述保护部直接覆盖所述虚设导电部的正面的边缘部分。
2.根据权利要求1所述的半导体装置，其特征在于，所述半导体装置还具备形成在所述半导体基板的正面的栅极沟槽部，
所述栅极沟槽部具有：
栅极沟槽，其形成在所述半导体基板的正面；
第二绝缘膜，其形成在所述栅极沟槽的内壁；
栅极导电部，其在所述栅极沟槽的内部与所述第二绝缘膜相比形成在内侧；以及
栅极绝缘部，其设置在所述栅极导电部的上方，并且使所述栅极导电部与所述第1正面侧电极绝缘。
3.根据权利要求2所述的半导体装置，其特征在于，所述栅极绝缘部设置为在所述半导体基板的正面覆盖所述栅极沟槽，
形成于所述保护部的开口的宽度小于彼此相邻而设置的所述保护部与所述栅极绝缘部的距离。
4.根据权利要求2所述的半导体装置，其特征在于，所述第1正面侧电极具有：
金属的虚设插塞部，其形成在所述保护部的所述开口内，与所述虚设导电部接触；以及
金属的电极部，其由与所述虚设插塞部的材料不同的材料构成，并且形成在所述虚设插塞部的上方。
5.根据权利要求4所述的半导体装置，其特征在于，所述虚设插塞部含有钨。
6.根据权利要求4所述的半导体装置，其特征在于，所述第1正面侧电极还具备台面插塞部，所述台面插塞部以与所述虚设插塞部的材料相同的材料形成在所述保护部与所述栅极绝缘部之间，并与所述半导体基板的正面接触。
7.根据权利要求6所述的半导体装置，其特征在于，所述虚设插塞部与所述台面插塞部相比在深度方向上更长。
8.根据权利要求4所述的半导体装置，其特征在于，所述虚设沟槽部形成为在所述半导体基板的正面沿预先确定的延伸方向延伸，
所述栅极沟槽部具有：
对置部，其在与所述虚设沟槽部对置的范围内沿所述延伸方向延伸地形成；以及
突出部，其从所述对置部进一步延伸，并形成在不与所述虚设沟槽部对置的范围，
所述的半导体装置还具备形成在所述突出部的上方的第2正面侧电极，
所述突出部中的所述栅极导电部与所述第2正面侧电极电连接。
9.根据权利要求8所述的半导体装置，其特征在于，所述突出部的所述栅极绝缘部具有使所述栅极导电部露出的开口，
所述第2正面侧电极具有形成在所述栅极绝缘部的所述开口内且与所述栅极导电部接触的金属的栅极插塞部。
10.根据权利要求9所述的半导体装置，其特征在于，所述栅极插塞部由与所述虚设插塞部的材料相同的材料形成。
11.根据权利要求9所述的半导体装置，其特征在于，所述栅极插塞部与所述虚设插塞部在深度方向上具有相同的长度。
12.根据权利要求2～11中任意一项所述的半导体装置，其特征在于，所述栅极绝缘部和所述保护部是在所述半导体基板的正面以预先确定的图案形成的同一层的层间绝缘膜的一部分。
13.根据权利要求2～11中任意一项所述的半导体装置，其特征在于，所述栅极绝缘部和所述保护部是在所述半导体基板的正面以预先确定的图案形成的层间绝缘膜，
所述层间绝缘膜是PSG膜或BPSG膜。
14.根据权利要求12所述的半导体装置，其特征在于，所述层间绝缘膜是PSG膜或BPSG膜。
15.根据权利要求1～11中任意一项所述的半导体装置，其特征在于，所述虚设导电部的中央部具有凹陷的形状。
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