JP6604107B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

従来、半導体素子において、活性領域のメイントランジスタに流れる電流を検出するセンス素子を設けた構成が知られている（例えば特許文献１参照）。
［先行技術文献］
［特許文献］
特許文献１ 特開２０１０−２３８７２１号公報

半導体素子においては、電界集中を緩和することが好ましい。

本発明の一つ態様においては、第１導電型の半導体基板と、半導体基板における活性領域に設けられたメイントランジスタ部と、半導体基板における活性領域の外側に設けられたセンストランジスタ部とを備え、活性領域には、第２導電型のメインウェル領域が設けられ、センストランジスタ部は、半導体基板の表面において活性領域の外側からメインウェル領域まで延伸して形成されたセンスゲートトレンチ部を有する半導体装置を提供する。

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

半導体装置１００の一例を示す平面図である。 メイントランジスタ部１０４およびセンストランジスタ部１０８の一例を示す平面図である。 図２におけるｂ−ｂ'断面の一例を示す図である。 図２におけるａ−ａ'断面の一例を示す図である。 メイントランジスタ部１０４およびセンストランジスタ部１０８の他の例を示す平面図である。 メイントランジスタ部１０４およびセンストランジスタ部１０８の他の例を示す平面図である。 メインゲートトレンチ部４０の一例を示す平面図である。 メインゲートトレンチ部４０の他の例を示す平面図である。 比較例に係る半導体装置２００の構成を示す図である。 図９におけるｃ−ｃ'断面を示す。 図９におけるｄ−ｄ'断面を示す。 第２の実施形態に係る半導体装置１００の断面を示す図である。 図２または図６に示した半導体装置１００に、図１２に示した構造を適用した場合の、ゲートトレンチに沿った断面を示す図である。 ゲートトレンチ部の構造の変形例を示す図である。 半導体装置１００のうち、メインゲートトレンチ部４０およびエミッタ領域１２の製造工程の一部を説明する図である。 メインゲートトレンチ部４０の形状を説明する図である。 エミッタ領域１２およびメインゲート導電部４４の形状を説明する図である。 肩部３３の形状の変形例を示す図である。 肩部３３の形状の変形例を示す図である。 メインゲート導電部４４の製造工程の一例を示す図である。 センスゲートトレンチ部１４０と、メインゲートトレンチ部４０の構造例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、半導体装置１００の一例を示す平面図である。半導体装置１００は、活性領域１０２および外側領域１０５が形成された半導体基板を有する半導体チップである。半導体基板は、第１導電型を有する。本例においては、第１導電型をＮ型として、第２導電型をＰ型として説明する。ただし、第１および第２導電型は逆の導電型であってもよい。

活性領域１０２は、例えば半導体装置１００を駆動したときに電流が流れる領域である。活性領域１０２には、複数のメイントランジスタ部１０４およびダイオード部１０６が設けられる。メイントランジスタ部１０４は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを含む。ダイオード部１０６は、ＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。

複数のメイントランジスタ部１０４に含まれるそれぞれのトランジスタは、互いに電気的に並列に設けられ、ゲート、エミッタ、コレクタの各端子には同一の電位が印加される。複数のダイオード部１０６に含まれるそれぞれのダイオードは、互いに電気的に並列に設けられ、エミッタ（またはアノード）、カソードの各端子には同一の電位が印加される。

メイントランジスタ部１０４およびダイオード部１０６は、所定の配列方向に沿って交互に配列されてよい。また、上述した配列方向と直交する方向に、複数のメイントランジスタ部１０４が配列されてよい。また、上述した配列方向と直交する方向に、複数のダイオード部１０６が配列されてよい。２つのメイントランジスタ部１０４の間、および、２つのダイオード部１０６の間には、ゲート電位を伝送するゲートランナーが設けられてよい。

外側領域１０５は、活性領域１０２の外側に設けられる。活性領域１０２の外側とは、活性領域１０２により囲まれておらず、且つ、活性領域１０２の中心よりも半導体基板１０の端部に近い領域を指す。外側領域１０５は、活性領域１０２を囲んでいてもよい。外側領域１０５の更に外側には、耐圧構造部１０９等が設けられてよい。耐圧構造部１０９は、半導体基板の表面側の電界集中を緩和する。耐圧構造部１０９は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。また、活性領域１０２のウェル領域と、外側領域１０５のウェル領域とは分離している。

外側領域１０５には、センストランジスタ部１０８が設けられる。センストランジスタ部１０８は、メイントランジスタ部１０４に流れる電流を検出する。例えばセンストランジスタ部１０８には、メイントランジスタ部１０４に流れるメイン電流に比例し、且つ、メイン電流よりも小さい電流が流れる。例えばセンストランジスタ部１０８は、メイントランジスタ部１０４と並列に接続され、同一のゲート電位が入力される。ただし、センストランジスタ部１０８には、メイントランジスタ部１０４に接続される抵抗よりも大きな抵抗が接続される。

センストランジスタ部１０８は、ダイオード部１０６と対向しない位置に設けられる。本例のセンストランジスタ部１０８は、メイントランジスタ部１０４と対向する位置に設けられる。センストランジスタ部１０８に隣接して、ゲートパッド１０３を形成してよい。ゲートパッド１０３の面積は、センストランジスタ部１０８の面積より大きくてよい。ゲートパッド１０３、センストランジスタ部１０８は、いずれも、メイントランジスタ部１０４と対向する位置に設けられる。

図２は、メイントランジスタ部１０４およびセンストランジスタ部１０８の一例を示す平面図である。図２においては、メイントランジスタ部１０４のうち、ゲートパッド１０３およびセンストランジスタ部１０８に対向する部分を示している。

活性領域１０２には、Ｐ＋型のメインウェル領域１７が設けられる。メイントランジスタ部１０４の少なくとも一部の構成は、メインウェル領域１７に形成される。例えばメイントランジスタ部１０４のメインゲートトレンチ部４０の少なくとも一部は、メインウェル領域１７に形成される。なお、図２等において、トレンチ部に沿ってメインウェル領域１７、メインエミッタ電極５２等の端辺を図示しているが、メインウェル領域１７、メインエミッタ電極５２等は、トレンチ部の配列方向に沿って更に延伸していてもよい。

センストランジスタ部１０８は、センスゲートトレンチ部１４０を有する。センスゲートトレンチ部１４０は、半導体基板の表面において外側領域１０５からメインウェル領域１７まで延伸して形成される。メインウェル領域１７は、例えば半導体基板と異なる導電型を有し、且つ、半導体基板と同一の導電型のウェル分離領域１２０によって、センスウェル領域１１７と分離される領域を指してよい。また、メインウェル領域１７は、活性領域１０２においてベース領域１４の外側に設けられ、且つ、ベース領域１４よりも不純物濃度が高い領域を指してもよい。

センスゲートトレンチ部１４０が、活性領域１０２のメインウェル領域１７まで延伸することで、センストランジスタ部１０８が、活性領域１０２に対してフローティングになることを防ぐことができる。例えば、活性領域１０２の印加電圧が大きく変動した場合に、センストランジスタ部１０８は、メインウェル領域１７に延伸したセンスゲートトレンチ部１４０を介して、当該電圧変動に追従することができる。このため、メイントランジスタ部１０４およびセンストランジスタ部１０８の間の電圧差を緩和して、電界集中を緩和することができる。

また、センスゲートトレンチ部１４０およびメインゲートトレンチ部４０は電気的に接続されてよい。これにより、センスゲートトレンチ部１４０は、メインゲートトレンチ部４０における電圧変動にも追従することができる。

本例のセンスゲートトレンチ部１４０は、メインウェル領域１７に延伸して、活性領域１０２に設けられたメインゲートトレンチ部４０と半導体基板１０の内部で接続する。つまり、センスゲートトレンチ部１４０およびメインゲートトレンチ部４０は連続して形成される。

図２の例において、センストランジスタ部１０８に対向するメイントランジスタ部１０４は、チップの表面側において、メインエミッタ電極５２、メインゲートトレンチ部４０、メインダミートレンチ部３０、メインウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、および、コンタクトホール５４を有する。また、センストランジスタ部１０８は、チップの表面側において、ゲート電極１５１、センスエミッタ電極１５２、センスゲートトレンチ部１４０、センスダミートレンチ部１３０、センスウェル領域１１７、エミッタ領域１１２、ベース領域１１４、コンタクト領域１１５、コンタクトホール１５４、および、コンタクトホール１５５を有する。

メインゲートトレンチ部４０、メインダミートレンチ部３０、メインウェル領域１７、エミッタ領域１２、ベース領域１４、コンタクト領域１５、センスゲートトレンチ部１４０、センスダミートレンチ部１３０、センスウェル領域１１７、エミッタ領域１１２、ベース領域１１４、および、コンタクト領域１１５は、半導体基板の表面側の内部に形成される。また、メインエミッタ電極５２、センスエミッタ電極１５２およびゲート電極１５１は、半導体基板の表面の上方に設けられる。

Ｐ＋型のメインウェル領域１７およびＰ＋型のセンスウェル領域１１７は分離して形成される。本例では、メインウェル領域１７およびセンスウェル領域１１７の間に、半導体基板と同一の導電型（本例ではＮ−型）のウェル分離領域１２０が形成される。

メインエミッタ電極５２、センスエミッタ電極１５２およびゲート電極１５１と、半導体基板の表面との間には層間絶縁膜が形成されるが、図２では省略している。コンタクトホール５４、コンタクトホール１５４およびコンタクトホール１５５は、当該層間絶縁膜を貫通して形成される。メインエミッタ電極５２は、コンタクトホール５４を通って半導体基板と接触する。センスエミッタ電極１５２は、コンタクトホール１５４を通って半導体基板と接触する。ゲート電極１５１は、コンタクトホール１５５を通って半導体基板と接触する。

メインエミッタ電極５２、センスエミッタ電極１５２およびゲート電極１５１は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミで形成される。各電極は、タングステンを含む材料で形成される領域を有してもよい。

１以上のメインゲートトレンチ部４０および１以上のメインダミートレンチ部３０は、メイントランジスタ部１０４の領域において所定の配列方向に沿って所定の間隔で配列される。メインダミートレンチ部３０は、半導体基板の表面において予め定められた延伸方向に延伸して形成される。本例におけるメインダミートレンチ部３０は直線形状を有しており、上述した配列方向とは垂直な方向に延伸して形成される。

メインゲートトレンチ部４０は、メインダミートレンチ部３０と平行に形成される。ただし、メインゲートトレンチ部４０は、メインダミートレンチ部３０よりも延伸方向において長い。

１以上のセンスゲートトレンチ部１４０および１以上のセンスダミートレンチ部１３０は、センストランジスタ部１０８の領域において所定の配列方向に沿って所定の間隔で配列される。センストランジスタ部１０８におけるトレンチ部の配列方向および間隔は、メイントランジスタ部１０４におけるトレンチ部の配列方向および間隔と同一であってよい。センスゲートトレンチ部１４０は、メインゲートトレンチ部４０と対向する位置に設けられ、センスダミートレンチ部１３０は、メインダミートレンチ部３０と対向する位置に設けられる。

センスダミートレンチ部１３０は、半導体基板の表面において予め定められた延伸方向に延伸して形成される。センストランジスタ部１０８におけるトレンチ部の延伸方向は、メイントランジスタ部１０４におけるトレンチ部の延伸方向と同一であってよい。本例におけるセンスダミートレンチ部１３０は直線形状を有しており、上述した配列方向とは垂直な方向に延伸して形成される。

センスゲートトレンチ部１４０は、センスダミートレンチ部１３０と平行に形成される。ただし、センスゲートトレンチ部１４０は、センスダミートレンチ部１３０よりも延伸方向において長い。センスゲートトレンチ部１４０は、センスウェル領域１１７から、ウェル分離領域１２０を横切って、メインウェル領域１７まで形成される。本例のセンスゲートトレンチ部１４０は、メインウェル領域１７においてメインゲートトレンチ部４０と接続する。

本例におけるセンスダミートレンチ部１３０の端部は、センスウェル領域１１７に形成される。他の例では、センスダミートレンチ部１３０は、メインウェル領域１７まで延伸してもよい。センスダミートレンチ部１３０は、対向するメインダミートレンチ部３０と接続してもよい。この場合、センスダミートレンチ部１３０は、ウェル分離領域１２０を横切って形成される。

メインウェル領域１７の拡散深さは、メインゲートトレンチ部４０およびメインダミートレンチ部３０の深さよりも深くてよい。メインダミートレンチ部３０の延伸方向の端の底は、メインウェル領域１７に覆われていてよい。また、センスウェル領域１１７の拡散深さは、センスゲートトレンチ部１４０およびセンスダミートレンチ部１３０の深さよりも深くてよい。センスダミートレンチ部１３０の延伸方向の端の底は、センスウェル領域１１７に覆われていてよい。

センスゲートトレンチ部１４０は、対向部１４１および突出部１４３を有する。対向部１４１は、センスダミートレンチ部１３０と対向する範囲において、上述した延伸方向に延伸して形成される。つまり、対向部１４１は、センスダミートレンチ部１３０と平行に形成される。

突出部１４３は、対向部１４１から更に延伸して、センスダミートレンチ部１３０と対向しない範囲に形成される。突出部１４３は、対向部１４１の両端に設けられる。メイントランジスタ部１０４側の突出部１４３は、メインウェル領域１７まで延伸する。また、逆側の突出部１４３は、センスダミートレンチ部１３０の両側に設けられた２つの対向部１４１を接続する。当該突出部１４３の少なくとも一部は曲線形状を有してよい。

メイントランジスタ部１０４とは逆側の突出部１４３を覆う絶縁層に、コンタクトホール１５５が形成される。コンタクトホール１５５は、突出部１４３において対向部１４１から最も離れた領域に対応して形成されてよい。本例の突出部１４３は、対向部１４１から最も離れた領域において、対向部１４１とは直交する方向に延伸する部分を有する。コンタクトホール１５５は、突出部１４３の当該部分に対応して形成されてよい。

ゲート電極１５１は、メイントランジスタ部１０４とは逆側の突出部１４３の一部を覆って形成される。ゲート電極１５１は、突出部１４３においてコンタクトホール１５５が設けられた部分を覆って形成される。本例のゲート電極１５１は、対向部１４１およびセンスダミートレンチ部１３０の上方には形成されない。

メインエミッタ電極５２は、メインゲートトレンチ部４０、メインダミートレンチ部３０、メインウェル領域１７、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に形成される。本例のメインエミッタ電極５２の一端は、ウェル分離領域１２０の上方に設けられる。突出部１４３は、全体がセンスウェル領域１１７に形成されてよい。

メイントランジスタ部１０４において各トレンチ部に挟まれる領域には、ベース領域１４が形成される。センストランジスタ部１０８において各トレンチ部に挟まれる領域には、ベース領域１１４が形成される。ベース領域１４および１１４は、メインウェル領域１７およびセンスウェル領域１１７よりも不純物濃度の低いＰ−型である。

ベース領域１４および１１４の表面には、ベース領域１４および１１４よりも不純物濃度の高いＰ＋型のコンタクト領域１５および１１５が形成される。また、コンタクト領域１５および１１５の表面の一部に、半導体基板よりも不純物濃度が高いＮ＋型のエミッタ領域１２および１１２が選択的に形成される。

コンタクト領域１５および１１５、ならびに、エミッタ領域１２および１１２のそれぞれは、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。１以上のコンタクト領域および１以上のエミッタ領域は、各トレンチ部に挟まれる領域において、トレンチ部の延伸方向に沿って交互に半導体基板の表面に露出するように形成される。センストランジスタ部１０８におけるコンタクト領域１１５およびエミッタ領域１１２の繰り返し数は、メイントランジスタ部１０４におけるコンタクト領域１５およびエミッタ領域１２の繰り返し数よりも少なくてよい。

メイントランジスタ部１０４およびセンストランジスタ部１０８において、コンタクトホール５４および１５４は、コンタクト領域、エミッタ領域およびダミートレンチ部の各領域の上方に形成される。エミッタ領域とエミッタ電極との接触面積を最大化すべく、コンタクトホール５４および１５４は、隣接する一方のトレンチ部から、他方のトレンチ部まで形成される。また、コンタクトホール５４および１５４は、エミッタ領域の表面の全範囲を露出させるように形成されてよい。また、コンタクトホール５４および１５４は、コンタクト領域の表面の全範囲も露出させるように形成されてよい。ただし、コンタクトホール５４および１５４は、ベース領域およびウェル領域に対応する領域には形成されない。

また、コンタクトホール５４および１５４は、エミッタ領域に対向する範囲のゲートトレンチ部の上方にも形成される。本例のコンタクトホール５４および１５４は、エミッタ領域およびコンタクト領域に対向する範囲のゲートトレンチ部を露出させる。なお、後述するようにゲートトレンチ部のトレンチ内の上端に、トレンチ内の電極とエミッタ電極とを絶縁する絶縁部が形成される。

また、コンタクトホール５４および１５４は、エミッタ領域に対向する範囲のダミートレンチ部を露出させるように形成される。本例のコンタクトホール５４および１５４は、エミッタ領域およびコンタクト領域に対向する範囲のダミートレンチ部を露出させる。エミッタ電極は、露出したダミートレンチ部の内部の電極と接触する。

本例の半導体装置１００は、センストランジスタ部１０８に隣接して、ゲートパッド１０３が形成されている。ゲートパッド１０３の面積は、センストランジスタ部１０８においてＩＧＢＴが形成される領域の面積より大きくてよい。ゲートパッド１０３、および、センストランジスタ部１０８は、いずれも、メイントランジスタ部１０４と対向する位置に設けられる。

ゲートパッド１０３に対向するメインゲートトレンチ部４０は、センストランジスタ部１０８と対向するメインゲートトレンチ部４０とは異なる形状を有してよい。本例においてゲートパッド１０３に対向するメインゲートトレンチ部４０は、センスゲートトレンチ部１４０と接続しない。ゲートパッド１０３に対向するメインゲートトレンチ部４０は、対向部４１および突出部４３を有する。

対向部４１、ならびに、対向部４１に対応するメインエミッタ電極５２、メインウェル領域１７、コンタクトホール５４、エミッタ領域１２、コンタクト領域１５およびベース領域１４の構造は、センストランジスタ部１０８と対向するメインゲートトレンチ部４０等の構造と同様である。メインエミッタ電極５２、メインウェル領域１７およびコンタクトホール５４は、ゲートパッド１０３に対向する領域、および、センストランジスタ部１０８と対向する領域の双方において連続して形成されてよい。

対向部４１は、メインダミートレンチ部３０と対向する位置に設けられる。突出部４３は、対向部４１から延伸して設けられ、且つ、メインダミートレンチ部３０と対向しない位置に設けられる。本例において突出部４３の全体は、メインウェル領域１７に形成される。

突出部４３は、メインダミートレンチ部３０の両側に設けられた２つの対向部４１を接続する。突出部４３は、メインダミートレンチ部３０から最も離れた領域において、トレンチ部の配列方向と略平行に延伸する部分を有する。突出部４３の当該部分は、ゲート電極５０で覆われる領域に設けられる。半導体装置１００は、突出部１４３の当該部分に対応して設けられたコンタクトホール５５を更に備える。

ゲート電極５０は、センストランジスタ部１０８に対応して設けられたゲート電極１５１と一体に形成されてよい。ゲート電極５０およびゲート電極１５１の一部の領域上にゲートパッド１０３が形成される。

ゲート電極５０は、コンタクトホール５５を通って、突出部４３のトレンチ内に形成された電極と接触する。これにより、ゲートパッド１０３に対向するメインゲートトレンチ部４０とゲート電極５０とを接続する。

図３は、図２におけるｂ−ｂ'断面の一例を示す図である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜２６、メインエミッタ電極５２、センスエミッタ電極１５２、ゲート電極１５１およびコレクタ電極２４を有する。層間絶縁膜２６は、メインエミッタ電極５２、センスエミッタ電極１５２およびゲート電極１５１と、半導体基板１０との間に形成される。層間絶縁膜２６には、コンタクトホール５４、１５４および１５５が形成される。

半導体基板１０は、当該断面において、センスウェル領域１１７およびメインウェル領域１７を有する。センスウェル領域１１７およびメインウェル領域１７にそれぞれ囲まれた領域には、ベース領域１４および１１４が形成される。センスウェル領域１１７およびメインウェル領域１７ならびにベース領域１４および１１４の裏面側にはＮ−型のドリフト領域１８が形成される。

ドリフト領域１８の裏面側にはＮ−型のバッファ領域２０が形成される。バッファ領域２０の裏面側にはＰ＋型のコレクタ領域２２が形成される。コレクタ領域２２の裏面側にはコレクタ電極２４が形成される。また本明細書において、基板、層、領域等の各部材のセンスエミッタ電極１５２側の面を表面、コレクタ電極２４側の面を裏面または底部と称する。また、センスエミッタ電極１５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。

また、メインウェル領域１７およびセンスウェル領域１１７は、ウェル分離領域１２０により分離される。ウェル分離領域１２０は、ドリフト領域１８から延伸して形成され、メインウェル領域１７およびセンスウェル領域１１７の間を通り、半導体基板１０の表面に露出する。これにより、メイントランジスタ部１０４およびセンストランジスタ部１０８の間で電流が流れることを防ぐ。

一方で、図２に示したセンスゲートトレンチ部１４０は、ウェル分離領域１２０を横切って、メインウェル領域１７の内部まで形成される。このため、メインウェル領域１７に対してセンスウェル領域１１７がフローティングになることを防ぐことができる。例えばメインウェル領域１７とセンスゲートトレンチ部１４０内部の電極とは容量結合し、センスゲートトレンチ部１４０内部の電極とセンスウェル領域１１７とは容量結合する。このため、メインウェル領域１７に大きな電圧変動が生じた場合、センスウェル領域１１７は、センスゲートトレンチ部１４０を介して、当該電圧変動に追従することができる。

また、センスゲートトレンチ部１４０のセンスゲート導電部１４４およびメインゲートトレンチ部４０のメインゲート導電部４４は電気的に接続されている。このため、センスゲートトレンチ部１４０は、メインゲートトレンチ部４０の電圧変動にも追従することができる。このため、メインウェル領域１７の端部における電界集中を緩和することができる。

コンタクトホール５４は、半導体基板１０の表面において、エミッタ領域１２およびコンタクト領域１５の少なくとも一部を露出させる。メインエミッタ電極５２は、コンタクトホール５４を通過して、エミッタ領域１２およびコンタクト領域１５と接触する。

コンタクトホール１５４は、半導体基板１０の表面において、エミッタ領域１１２およびコンタクト領域１１５の少なくとも一部を露出させる。センスエミッタ電極１５２は、コンタクトホール５４を通過して、エミッタ領域１１２およびコンタクト領域１１５と接触する。

コンタクトホール１５５は、半導体基板１０の表面において、センスゲートトレンチ部１４０の突出部１４３の少なくとも一部を露出させる。センスゲートトレンチ部１４０は、センスゲートトレンチの内壁に形成された絶縁膜１４２と、絶縁膜１４２の内側においてセンスゲートトレンチ内に充填されたセンスゲート導電部１４４とを有する。

コンタクトホール１５５によりセンスゲート導電部１４４の表面の少なくとも一部が露出する。ゲート電極１５１は、コンタクトホール１５５を通って、センスゲート導電部１４４の表面と接触する。後述するように、センスゲートトレンチの上端近傍には、センスエミッタ電極１５２とセンスゲート導電部１４４とを絶縁するセンスゲート絶縁部が形成される。ただし、コンタクトホール１５５により露出するセンスゲートトレンチ部１４０には、センスゲート絶縁部が形成されず、センスゲート導電部１４４の表面の少なくとも一部が露出する。

コンタクトホール１５５により露出するセンスゲートトレンチ部１４０は、後述するセンスダミートレンチ部１３０と同一の断面構造を有してよい。例えば、突出部１４３の一部において、センスゲート導電部１４４のゲートトレンチの開口側の端面（本例では表面）の少なくとも一部は、半導体基板１０の表面と同じ高さである。センスゲート導電部１４４の表面全体が、半導体基板１０の表面と同一の高さであってもよい。

また、コンタクトホール１５５により露出するセンスゲートトレンチ部１４０のゲートトレンチは、対向部１４１におけるセンスゲートトレンチ部１４０のゲートトレンチよりも、浅くてよい。つまり、対向部１４１のセンスゲートトレンチは、突出部１４３の一部のセンスゲートトレンチよりも深い。コンタクトホール１５５により露出するセンスゲートトレンチ部１４０のセンスゲートトレンチは、後述するセンスダミートレンチと同一の深さまで形成されてよい。また、コンタクトホール１５５により露出するセンスゲートトレンチ部１４０のゲートトレンチは、センスダミートレンチと同一の幅を有してよい。このような構成により、半導体基板１０の表面の凹凸を低減することができる。

ただし、センスゲートトレンチ部１４０の構造は、図３の例に限定されない。例えばセンスゲートトレンチ部１４０は、センスゲートトレンチの内部においてセンスゲート導電部１４４の上方に設けられた絶縁部を有してよい。コンタクトホール１５５により露出する領域において、当該絶縁部は貫通孔を有してよい。当該貫通孔を通ってゲート電極１５１は、センスゲート導電部１４４と接触してよい。

図４は、図２におけるａ−ａ'断面の一例を示す図である。ａ−ａ'断面は、センストランジスタ部１０８における断面である。図４においてはセンストランジスタ部１０８の構造を説明するが、メイントランジスタ部１０４も、ａ−ａ'断面と平行な断面において同様の構造を有する。

本例の半導体装置１００は、当該断面において、半導体基板１０、センスエミッタ電極１５２およびコレクタ電極２４を有する。センスエミッタ電極１５２は、半導体基板１０の表面に形成される。センスエミッタ電極１５２は、エミッタ端子５３と電気的に接続される。エミッタ端子５３は、メインエミッタ電極５２とも電気的に接続されてよい。

コレクタ電極２４は、半導体基板１０の裏面に形成される。コレクタ電極２４は、コレクタ端子と電気的に接続される。コレクタ電極２４は、金属等の導電材料で形成される。コレクタ電極２４は、メイントランジスタ部１０４、センストランジスタ部１０８およびダイオード部１０６に対して一体の電極として設けられてよい。

半導体基板１０は、シリコン基板であってよく、炭化シリコン基板、窒化物半導体基板等であってもよい。半導体基板１０の表面側には、Ｐ−型のベース領域１１４が形成される。また、Ｎ＋型のエミッタ領域１１２が、ベース領域１１４の表面側における一部の領域に選択的に形成される。メイントランジスタ部１０４においては、エミッタ領域１１２およびベース領域１１４に代えて、エミッタ領域１２およびベース領域１４が形成される。エミッタ領域１２および１１２は互いに分離している。また、ベース領域１４および１１４は互いに分離している。

また、半導体基板１０は、Ｎ＋型の蓄積領域１１６、Ｎ−型のドリフト領域１８、Ｎ−型のバッファ領域２０、および、Ｐ＋型のコレクタ領域２２を更に有する。ドリフト領域１８、バッファ領域２０およびコレクタ領域２２は、メイントランジスタ部１０４およびセンストランジスタ部１０８の双方に連続して形成される。また、ダイオード部１０６においては、コレクタ領域２２に代えて、Ｎ＋型のカソード領域が形成される。

蓄積領域１１６は、ベース領域１１４の裏面側に形成される。蓄積領域１１６の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。メイントランジスタ部１０４における蓄積領域１１６は、センストランジスタ部１０８の蓄積領域１１６とは分離して形成される。

蓄積領域１１６は、隣接するトレンチ間に形成される。例えばセンストランジスタ部１０８において蓄積領域１１６は、センスダミートレンチ部１３０およびセンスゲートトレンチ部１４０の間に形成される。蓄積領域１１６は、センスダミートレンチ部１３０およびセンスゲートトレンチ部１４０の間の全領域を覆うように設けられてよい。蓄積領域１１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減することができる。

ドリフト領域１８は、蓄積領域１１６の裏面側に形成される。バッファ領域２０は、ドリフト領域１８の裏面側に形成される。バッファ領域２０の不純物濃度は、ドリフト領域１８の不純物濃度よりも高い。バッファ領域２０は、ベース領域１１４の裏面側から広がる空乏層が、コレクタ領域２２に到達することを防ぐフィールドストップ層として機能してよい。コレクタ領域２２は、バッファ領域２０の裏面側に形成される。また、コレクタ領域２２の裏面にはコレクタ電極２４が設けられる。

当該断面における半導体基板１０の表面側には、１以上のセンスゲートトレンチ部１４０、および、１以上のセンスダミートレンチ部１３０が形成される。各トレンチ部は、半導体基板１０の表面から、ベース領域１１４を貫通して、ドリフト領域１８に到達する。本例においてセンスゲートトレンチ部１４０およびセンスダミートレンチ部１３０は、半導体基板１０の表面から、エミッタ領域１１２、ベース領域１１４および蓄積領域１１６を貫通して、ドリフト領域１８に到達する。

センスゲートトレンチ部１４０は、半導体基板１０の表面側に形成されたセンスゲートトレンチ、絶縁膜１４２、センスゲート導電部１４４およびセンスゲート絶縁部１３７を有する。絶縁膜１４２は、センスゲートトレンチの内壁を覆って形成される。絶縁膜１４２は、センスゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。センスゲート導電部１４４は、センスゲートトレンチの内部において絶縁膜１４２よりも内側に形成される。つまり絶縁膜１４２は、センスゲート導電部１４４と半導体基板１０とを絶縁する。センスゲート導電部１４４は、ポリシリコン等の導電材料で形成される。

センスゲート絶縁部１３７は、センスゲートトレンチの内部においてセンスゲート導電部１４４の上方に形成され、センスゲート導電部１４４とセンスエミッタ電極１５２とを絶縁する。本例においてセンスゲート導電部１４４のセンスゲートトレンチ開口側の端面は、半導体基板１０の表面よりも、半導体基板１０の内部側に設けられる。ここで半導体基板１０の表面は、エミッタ領域１１２の表面を指してよい。また、センスゲート導電部１４４のセンスゲートトレンチ開口側の端面を、センスゲート導電部１４４の表面と称する場合がある。

センスゲート絶縁部１３７は、センスゲート導電部１４４の表面よりも上側において、センスゲートトレンチ内部に充填される。センスゲート絶縁部１３７は、センスゲート導電部１４４の表面全体を覆って設けられる。センスゲート絶縁部１３７のセンスゲートトレンチ開口側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さに設けられる。なお、センスゲート絶縁部１３７のセンスゲートトレンチ側の端面を、センスゲート絶縁部１３７の表面と称する場合がある。

センスゲート絶縁部１３７の表面は、センスエミッタ電極１５２と接触する。センスゲート絶縁部１３７とセンスエミッタ電極１５２との間には、他の導電部材または絶縁部材が介在しないことが好ましい。このように、センスゲート絶縁部１３７をセンスゲートトレンチ内に形成することで、半導体基板１０の表面の凹凸を低減することができる。

また、センスゲート絶縁部１３７の表面全体が、半導体基板１０の表面と同一面に形成されてよい。この場合、半導体基板１０の表面の凹凸を更に低減できる。従って、半導体基板１０の表面の上方に積層する構造を容易に形成できる。また、半導体装置１００の微細化が容易になる。

センスゲート絶縁部１３７は、例えば酸化シリコン、窒化シリコン、または、その他の絶縁材料を含む。センスゲート絶縁部１３７の深さ方向における厚みは、絶縁膜１４２のセンスゲートトレンチ底部における厚みよりも大きくてよい。

センスゲート導電部１４４は、少なくとも隣接するベース領域１１４と対向する領域を含む。それぞれのセンスゲート導電部１４４は、ゲート端子５１に電気的に接続される。ゲート端子５１は、ゲートパッド１０３であってよい。本例では、図２に示したように突出部１４３においてセンスゲート導電部１４４がゲート電極１５１と電気的に接続する。また、ゲート電極１５１がゲート端子５１に電気的に接続する。ゲート端子５１を介してセンスゲート導電部１４４に所定の電圧が印加されると、ベース領域１１４のうちセンスゲートトレンチに接する界面の表層にチャネルが形成される。

センスダミートレンチ部１３０は、半導体基板１０の表面側に形成されたセンスダミートレンチ、絶縁膜１３２およびセンスダミー導電部１３４を有する。絶縁膜１３２は、センスダミートレンチの内壁を覆って形成される。

センスダミー導電部１３４は、センスダミートレンチの内部に形成され、且つ、絶縁膜１３２よりも内側に形成される。絶縁膜１３２は、センスダミー導電部１３４と半導体基板１０とを絶縁する。センスダミー導電部１３４は、センスゲート導電部１４４と同一の材料で形成されてよい。例えばセンスダミー導電部１３４は、ポリシリコン等の導電材料で形成される。センスダミー導電部１３４は、深さ方向においてセンスゲート導電部１４４と同一の長さを有してよい。

センスエミッタ電極１５２は、センスダミートレンチの内部においてセンスダミー導電部１３４と接触する。センスダミートレンチの内部とは、センスダミートレンチの開口を含む。つまり、センスダミー導電部１３４のセンスダミートレンチの開口側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さであり、センスエミッタ電極１５２は、半導体基板１０の表面と同じ高さのセンスダミー導電部１３４の当該端面と接触してよい。なお、センスダミー導電部１３４のセンスダミートレンチの開口側の端面を、センスダミー導電部１３４の表面と称する場合がある。

また、半導体基板１０の表面側において、センスゲートトレンチの開口幅Ｗ２は、センスダミートレンチの開口幅Ｗ１より大きい。ここで開口幅とは、開口が有する幅のうち最大の幅を指してよい。開口が円形状の場合、開口幅は円形状の直径を指す。センスゲートトレンチの開口幅Ｗ２を大きくすることで、同一のエッチング工程でセンスゲートトレンチおよびセンスダミートレンチを形成した場合に、センスゲートトレンチの長さをセンスダミートレンチよりも長くすることができる。このため、長さの異なるセンスゲートトレンチおよびセンスダミートレンチを容易に形成することができる。

また、図４の例では、センスダミー導電部１３４の表面は、センスダミートレンチの開口と同じ位置に設けられていた。他の例では、センスダミー導電部１３４の表面は、センスダミートレンチの開口よりも半導体基板１０の内部の深い位置に設けられてもよい。この場合、センスエミッタ電極１５２は、センスダミートレンチの内部まで形成されて、センスダミー導電部１３４の表面と接触する。

また、絶縁膜１３２は、センスダミートレンチの基板表面側の端部近傍には形成されなくてもよい。これにより、センスダミートレンチの側壁には、エミッタ領域１１２の少なくとも一部が露出する。絶縁膜１３２は、センスダミートレンチの内壁の半導体を酸化または窒化して形成し、センスダミートレンチ内に所定の厚みのセンスダミー導電部１３４を形成した後に、センスダミー導電部１３４により覆われていない酸化または窒化膜を除去することで形成してよい。

この場合、センスエミッタ電極１５２は、センスダミートレンチ内のセンスダミー導電部１３４の表面とも接触し、且つ、センスダミートレンチの側壁においてエミッタ領域１１２とも接触する。これにより、エミッタ領域１１２とセンスエミッタ電極１５２との接触面積を拡大して、コンタクト抵抗を下げることができる。

本例においてセンスゲートトレンチ部１４０およびセンスダミートレンチ部１３０は、図４に示すように所定の配列方向において交互に配置される。また、各トレンチ部は一定の間隔で配置されてよい。ただし、各トレンチ部の配置は上記の例に限定されない。２つのセンスダミートレンチ部１３０の間に複数のセンスゲートトレンチ部１４０が配置されてよい。また、それぞれのセンスダミートレンチ部１３０の間に設けられるセンスゲートトレンチ部１４０の数は一定でなくともよい。

なお、センスゲートトレンチ部１４０のセンスゲートトレンチは、センスダミートレンチ部１３０のセンスダミートレンチよりも深い位置まで形成されてよい。これにより、センスゲート導電部１４４とセンスダミー導電部１３４とを同一のプロセスで同一の長さに形成しても、センスゲートトレンチ内にはセンスゲート絶縁部１３７を設ける空間を確保しつつ、センスダミートレンチ内にセンスダミー導電部１３４を充填することができる。

以上においてはセンスゲートトレンチ部１４０およびセンスダミートレンチ部１３０の構造を説明したが、上述したように、メインゲートトレンチ部４０およびメインダミートレンチ部３０も、センスゲートトレンチ部１４０およびセンスダミートレンチ部１３０と同様の構造を有する。

メインゲートトレンチ部４０は、メインゲートトレンチ、絶縁膜およびメインゲート導電部を有する。ａ−ａ'断面と平行な断面におけるメインゲートトレンチ、絶縁膜およびメインゲート導電部の形状、大きさ、位置、材料等は、ａ−ａ'断面におけるセンスゲートトレンチ、絶縁膜１４２およびセンスゲート導電部１４４と同一であってよい。

メインダミートレンチ部３０は、メインダミートレンチ、絶縁膜およびメインダミー導電部を有する。ａ−ａ'断面と平行な断面におけるメインダミートレンチ、絶縁膜およびメインダミー導電部の形状、大きさ、位置、材料等は、ａ−ａ'断面におけるセンスダミートレンチ、絶縁膜１３２およびセンスダミー導電部１３４と同一であってよい。

つまり、メインゲートトレンチは、ダミートレンチよりも深い位置まで形成されてよい。メインゲートトレンチの幅は、ダミートレンチよりも大きくてよい。メインダミー導電部のメインダミートレンチの開口側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さであり、メインエミッタ電極は、メインダミー導電部の端面と接触してよい。メインゲート絶縁部のメインゲートトレンチの開口側の端面の少なくとも一部は、半導体基板１０の表面と同じ高さであり、メインエミッタ電極は、メインゲート絶縁部の端面と接触してよい。

メイントランジスタ部１０４は、ａ−ａ'断面と平行な断面において、メインエミッタ電極５２、エミッタ領域１２、ベース領域１４、蓄積領域１１６、ドリフト領域１８、バッファ領域２０、コレクタ領域２２およびコレクタ電極２４を有する。ａ−ａ'断面と平行な断面におけるメインエミッタ電極５２、エミッタ領域１２、ベース領域１４、蓄積領域１１６、ドリフト領域１８、バッファ領域２０、コレクタ領域２２およびコレクタ電極２４の形状、大きさ、位置、材料等は、ａ−ａ'断面におけるセンスエミッタ電極１５２、エミッタ領域１１２、ベース領域１１４、蓄積領域１１６、ドリフト領域１８、バッファ領域２０、コレクタ領域２２およびコレクタ電極２４と同一であってよい。

本例の半導体装置１００によれば、メインダミートレンチ部３０およびセンスダミートレンチ部１３０を設けることで、ドリフト領域へのＩＥ効果を高めてオン電圧を低減することができる。また、ゲートトレンチ内にゲート絶縁部を設けることで、半導体基板１０の表面における凹凸を低減することができる。また、エミッタ電極とダミー導電部とが直接接触することで、半導体基板１０の表面における凹凸を低減することができる。このため、半導体装置１００を容易に微細化できる。

また、本例の半導体装置１００においては、メインダミートレンチ部３０およびセンスダミートレンチ部１３０におけるトレンチ内のダミー導電部と、メインエミッタ電極５２およびセンスエミッタ電極１５２とが直接接触する。つまり、ダミー導電部とエミッタ電極との間に、ポリシリコン等の他の導電材料を設けない。このため、半導体基板１０の表面の凹凸を低減することができる。また、ダミー導電部の表面全体が、半導体基板１０の表面と同一の高さであってよい。この場合、半導体基板１０の表面の凹凸を更に低減できる。従って、半導体基板１０の表面の上方に積層する構造を容易に形成できる。

また、半導体装置１００は、ゲートトレンチ部およびダミートレンチ部の間のメサ領域におけるエミッタ領域１２およびエミッタ領域１１２の表面に絶縁膜を有さなくてよい。つまり、メサ領域におけるエミッタ領域の表面が、すべてエミッタ電極に接触してよい。各トレンチ部の上方に絶縁膜を設ける場合、当該絶縁膜がメサ領域のエミッタ領域の表面の一部を覆ってしまう。また、絶縁膜のサイズは製造ばらつきを有する。このため、半導体装置を微細化してメサ幅を小さくすることが困難になる。これに対して半導体装置１００によれば、メサ領域におけるエミッタ領域の表面に絶縁膜を設けなくてよいので、半導体装置１００をより微細化することができる。

なお、各トレンチ部の構造は、図４に示した例に限定されない。ゲートトレンチ部とダミートレンチ部は同一の深さおよび幅で形成されてもよい。また、半導体基板１０の表面に各トレンチ部を覆う絶縁膜が形成されてよく、各トレンチ内の導電部と接続するポリシリコン等の導電材料が形成されてもよい。

次に、図１から図４に示した半導体装置１００の製造方法の一例を説明する。ただし、半導体装置１００の製造方法は本例に限定されない。まず、ドリフト領域１８と同一の導電型（本例ではＮ−型として説明する）の半導体基板１０を準備する。

次に、半導体基板１０の表面に所定のパターンのエッチングマスクを設け、メインゲートトレンチ部４０、メインダミートレンチ部３０、センスゲートトレンチ部１４０およびセンスダミートレンチ部１３０用の複数のトレンチを形成する。トレンチを形成した後、トレンチの内壁に絶縁膜を形成する。そして、トレンチの内部に導電材料を充填する。

次に、半導体基板の表面側からＰ型不純物を注入して、１１００度程度の温度で２時間程度の熱処理を行い、半導体基板１０の表面全体に、トレンチよりも浅いＰ型ベース領域１４および１１４を形成する。次に、半導体基板１０の表面側からＮ型不純物を注入して、ベース領域より深く、トレンチよりも浅いＮ型蓄積領域１１６を形成する。例えば、加速電圧２．８ＭｅＶ、５．０×１０^１２／ｃｍ^２程度でリンをイオン注入することで、Ｎ型蓄積領域１１６を形成する。

次に、エミッタ領域１２および１１２に対応する部分が開口したマスクを用いて、半導体基板１０の表面側からＮ型不純物を選択的に注入する。これにより、Ｐ型ベース領域１４および１１４の内部にＮ＋型エミッタ領域１２および１１２を選択的に形成する。

その後、半導体基板１０の表面側に層間絶縁膜２６を形成する。層間絶縁膜２６は、トレンチ内において、導電部の上方にも形成される。ゲートトレンチ内に形成された層間絶縁膜２６がゲート絶縁部として機能する。

また、層間絶縁膜２６にそれぞれのコンタクトホールを形成する。そして、エミッタ電極およびゲート電極を形成する。次に、半導体基板１０の裏面側から例えば１．０×１０^１４／ｃｍ^２程度でセレンをイオン注入した後、９００度程度の温度で２時間程度の熱処理を行う。これにより、半導体基板１０の裏面側にＮ＋型のバッファ領域２０を形成する。残った半導体基板１０のＮ−型の領域がドリフト領域１８になる。拡散係数の大きいセレンを用いることで、深い位置にバッファ領域２０を形成できる。また、バッファ領域２０を形成する前に、半導体基板１０を研磨して、厚みを調整してもよい。

セレンのイオン注入に代えて、プロトンを異なるドーズ量で複数回イオン注入することで、Ｎ＋型バッファ領域２０を形成してもおい。これにより、不純物濃度が基板表面側から基板裏面側に向けて不純物濃度が増加するバッファ領域２０を形成できる。

次に、半導体基板１０の裏面側から例えば１．０×１０^１３／ｃｍ^２以上、４．０×１０^１３／ｃｍ^２以下のドーズ量でＰ型不純物をイオン注入する。これにより、半導体基板１０の裏面側に、バッファ領域２０よりも薄いＰ＋型コレクタ領域２２を形成する。Ｐ型不純物のドーズ量が１．０×１０^１３／ｃｍ^２未満の場合、コレクタ領域とコレクタ電極とがオーミック接合できないので、好ましくない。

図５は、メイントランジスタ部１０４およびセンストランジスタ部１０８の他の例を示す平面図である。本例におけるメイントランジスタ部１０４は、活性領域１０２に設けられ、半導体基板１０の内部においてセンスゲートトレンチ部１４０と分離したメインゲートトレンチ部４０を備える。メインゲートトレンチ部４０は、対向部４１および突出部４３を有する。

対向部４１は、メインダミートレンチ部３０と対向する位置に設けられる。突出部４３は、対向部４１から延伸して設けられ、且つ、メインダミートレンチ部３０と対向しない位置に設けられる。本例において突出部４３の全体は、メインウェル領域１７に形成される。突出部４３は、突出部１４３と同一の形状を有してよい。突出部４３は、メインダミートレンチ部３０の両側における２つの対向部４１を接続する。

また、突出部４３の一部に対応してコンタクトホール５５が設けられる。コンタクトホール５５は、突出部４３のうち、最もセンストランジスタ部１０８側の領域に設けられてよい。突出部４３は、センストランジスタ部１０８に最も近い領域において、トレンチ部の配列方向と略平行に延伸する部分を有する。コンタクトホール５５は当該部分に対応して形成されてよい。

本例の半導体装置１００は、コンタクトホール５５を覆う位置にゲート電極５０を有する。ゲート電極５０の少なくとも一部は、メインウェル領域１７の上方に形成される。ゲート電極５０の全体がメインウェル領域１７の上方に形成されてもよい。ゲート電極５０は、ゲート電極１５１と同一の電位が印加されてよい。ゲート電極５０は、ゲート電極１５１と同一の材料で形成されてよい。

センスゲートトレンチ部１４０のメイントランジスタ部１０４側の突出部１４３は、メインウェル領域１７の内部まで延伸する。ただし本例の突出部１４３は、メインゲートトレンチ部４０と接続しない。当該突出部１４３は、センスダミートレンチ部１３０の両側の２つの対向部１４１を接続する。突出部１４３は、メインゲートトレンチ部４０に最も近い領域において、トレンチ部の配列方向と略平行に延伸する部分を有する。突出部１４３の当該部分は、ゲート電極５０で覆われる領域に設けられる。半導体装置１００は、突出部１４３の当該部分に対応して設けられたコンタクトホール１５５を更に備えてよい。

コンタクトホール１５５は、突出部１４３の当該部分のセンスゲート導電部１４４を露出させる。ゲート電極５０は、コンタクトホール１５５を通って、センスゲート導電部１４４と接触する。つまり、ゲート電極５０は、メインゲート導電部４４およびセンスゲート導電部１４４の両方に接触する。これにより、メインゲート導電部４４およびセンスゲート導電部１４４を電気的に接続する。このような構成によっても、センストランジスタ部１０８をメイントランジスタ部１０４の電圧変動に追従させることができる。

また、センストランジスタ部１０８に隣接して、ゲートパッド１０３を形成してよい。ゲートパッド１０３は、図２に示したゲートパッド１０３と同一であってよい。図５に示した例においては、ゲートパッド１０３と対向するメインゲートトレンチ部４０と、センストランジスタ部１０８に対向するメインゲートトレンチ部４０とは同一の構造を有してよい。また、ゲートパッド１０３に対向するメインゲートトレンチ部４０の構造は、図２に示したゲートパッド１０３に対向するメインゲートトレンチ部４０の構造と同一であってよい。いずれのメインゲートトレンチ部４０も、半導体基板１０の内部においてセンスゲートトレンチ部１４０とは分離して設けられる。

ゲート電極５０は、センストランジスタ部１０８に対応して設けられたゲート電極１５１と一体に形成されてよい。ゲート電極５０、メインエミッタ電極５２、メインウェル領域１７およびコンタクトホール５４は、ゲートパッド１０３に対向する領域、および、センストランジスタ部１０８と対向する領域の双方において連続して形成されてよい。

図６は、メイントランジスタ部１０４およびセンストランジスタ部１０８の他の例を示す平面図である。本例において、センストランジスタ部１０８に対向するメインゲートトレンチ部４０は、複数の第１トレンチ部１６１および１以上の第２トレンチ部１６２を有する。第１トレンチ部１６１は、予め定められた方向に延伸して設けられる。本例の第１トレンチ部１６１は、メインダミートレンチ部３０と平行に設けられる。また、第１トレンチ部１６１は、センスゲートトレンチ部１４０と接続する。

第２トレンチ部１６２は、第１トレンチ部１６１の延伸方向とは異なる方向に延伸して設けられる。本例の第２トレンチ部１６２は、第１トレンチ部１６１と直交する方向に延伸する。第２トレンチ部１６２は、隣接する２つの第１トレンチ部１６１を接続する。第２トレンチ部１６２は、メインウェル領域１７に形成されてよい。

第２トレンチ部１６２は、それぞれの第１トレンチ部１６１の間に形成されてよい。図６に示すように、第２トレンチ部１６２は、３以上の第１トレンチ部１６１を接続するように設けられてもよい。

第２トレンチ部１６２は、ゲート電極５０の下方に設けられる。第２トレンチ部１６２とゲート電極５０の間の層間絶縁膜２６にはコンタクトホール５５が設けられる。コンタクトホール５５は、第２トレンチ部１６２におけるメインゲート導電部４４の表面を露出させる。第２トレンチ部１６２の少なくとも当該部分には、メインゲート絶縁部が形成されない。第２トレンチ部１６２の全体においてメインゲート絶縁部が形成されなくともよい。ゲート電極５０は、コンタクトホール５５を通って、メインゲート導電部４４の表面と接触する。このような構成によっても、センストランジスタ部１０８をメイントランジスタ部１０４の電圧変動に追従させることができる。

なお、第２トレンチ部１６２は、第１トレンチ部１６１よりも浅く形成されてよい。第２トレンチ部１６２は、メインダミートレンチ部３０と同一の深さまで形成されてよい。第２トレンチ部１６２は、第１トレンチ部１６１よりも細く形成されてよい。第２トレンチ部１６２は、メインダミートレンチ部３０と同一の太さで形成されてよい。

また、センストランジスタ部１０８に隣接して、ゲートパッド１０３を形成してよい。ゲートパッド１０３は、図２に示したゲートパッド１０３と同一であってよい。図６に示した例において、ゲートパッド１０３と対向するメインゲートトレンチ部４０と、センストランジスタ部１０８に対向するメインゲートトレンチ部４０とは異なる形状を有する。本例では、ゲートパッド１０３と対向するメインゲートトレンチ部４０は、半導体基板１０の内部においてセンスゲートトレンチ部１４０と分離しており、センストランジスタ部１０８と対向するメインゲートトレンチ部４０は、半導体基板１０の内部においてセンスゲートトレンチ部１４０と接続されている。

ゲート電極５０は、センストランジスタ部１０８に対応して設けられたゲート電極１５１と一体に形成されてよい。ゲート電極５０、メインエミッタ電極５２、メインウェル領域１７およびコンタクトホール５４は、ゲートパッド１０３に対向する領域、および、センストランジスタ部１０８と対向する領域の双方において連続して形成されてよい。

図７は、メインゲートトレンチ部４０の一例を示す平面図である。図７は、メインゲートトレンチ部４０対向部４１を部分的に示している。図７においてはメインダミートレンチ部３０を省略している。本例のメインゲートトレンチ部４０は、第１トレンチ部１６１および第２トレンチ部１６２を有する。第２トレンチ部１６２は、第１トレンチ部１６１の延伸方向において所定の間隔で形成される。

半導体装置１００は、それぞれの第２トレンチ部１６２の上方を通過する１以上のゲート電極５０を有する。それぞれの第２トレンチ部１６２に対してコンタクトホール５５が設けられる。ゲート電極５０は、コンタクトホール５５を通って第２トレンチ部１６２と接触する。

また、ゲート電極５０は、複数の第１トレンチ部１６１の上方を横切って設けられ、トレンチ部の配列方向にゲート電位を伝送するゲートランナーとして機能する。それぞれのゲート電極５０には同一の電位が印加される。それぞれのゲート電極５０の間にはメインエミッタ電極５２が設けられる。

第２トレンチ部１６２の周囲には、メインウェル領域１７が形成されてよい。それぞれの第２トレンチ部１６２の間には、ベース領域１４、コンタクト領域１５およびエミッタ領域１２が形成されてよい。メインエミッタ電極５２は、コンタクトホール５４を通って、ベース領域１４、コンタクト領域１５、エミッタ領域１２および第１トレンチ部１６１と接触する。

また、第１トレンチ部１６１および第２トレンチ部１６２で囲まれる領域内にメインダミートレンチ部３０が形成されてよい。メインダミートレンチ部３０および第２トレンチ部１６２は分離して設けられる。このような構成により、メインゲートトレンチ部４０に均一なゲート電位を印加することができる。

図８は、メインゲートトレンチ部４０の他の例を示す平面図である。図８は、メインゲートトレンチ部４０対向部４１を部分的に示している。本例の半導体装置１００は、トレンチ部の延伸方向において離散的に配置された複数のゲート電極５０を有する。それぞれのゲート電極５０には同一の電位が印加される。それぞれのゲート電極５０の間にはメインエミッタ電極５２が設けられる。

それぞれのゲート電極５０は、複数のメインゲートトレンチ部４０および複数のメインダミートレンチ部３０の上方を横切って設けられる。ゲート電極５０と各トレンチ部との間には層間絶縁膜２６が設けられる。ゲート電極５０とメインゲートトレンチ部４０の間の層間絶縁膜２６にはコンタクトホール５５が設けられる。ゲート電極５０は、コンタクトホール５５を通ってメインゲート導電部４４に接触する。

コンタクトホール５５の下方におけるメインゲートトレンチ部４０には、メインゲート絶縁部が設けられない。コンタクトホール５５の下方におけるメインゲートトレンチ部４０は、他の領域のメインゲートトレンチ部４０よりも浅く形成されてよい。コンタクトホール５５の下方におけるメインゲートトレンチ部４０は、他の領域のメインゲートトレンチ部４０よりも細く形成されてよい。このような構成により、メインゲートトレンチ部４０に均一なゲート電位を印加することができる。

図９は、比較例に係る半導体装置２００の構成を示す図である。半導体装置２００は、トランジスタ部２７０およびダイオード部２８０を有する。また半導体装置２００の表面側には、ゲート電極２５０、エミッタ電極２５２、ゲートトレンチ部２４０、ダミートレンチ部２３０、エミッタトレンチ部２６０、ウェル領域２１７、エミッタ領域２１２、ベース領域２１４、コンタクト領域２１５、コンタクトホール２２６、２２８、２４９、２５４およびポリシリコン層２２１、２２５、２４８を有する。

図１０は、図９におけるｃ−ｃ'断面を示す。半導体装置２００は、当該断面において、半導体基板２１０、エミッタ電極２５２、絶縁部２３８およびコレクタ電極２２４を有する。エミッタ電極２５２は、エミッタ端子２５３に電気的に接続される。

半導体基板２１０には、ゲートトレンチ部２４０、ダミートレンチ部２３０、エミッタトレンチ部２６０、エミッタ領域２１２、ベース領域２１４、蓄積領域２１６、ドリフト領域２１８、バッファ領域２２０、コレクタ領域２２２およびカソード領域２８２が形成される。ゲートトレンチ部２４０は絶縁膜２４２およびゲート導電部２４４を有する。ゲート導電部２４４は、ゲート端子２５１に電気的に接続される。ダミートレンチ部２３０は、絶縁膜２３２およびダミー導電部２３４を有する。エミッタトレンチ部２６０は、絶縁膜２６２およびエミッタ導電部２６４を有する。

絶縁部２３８は、半導体基板１０の表面において、ゲートトレンチ部２４０、ダミートレンチ部２３０およびエミッタトレンチ部２６０のそれぞれを覆って設けられる。ただし、絶縁部２３８は、ゲートトレンチ部２４０およびダミートレンチ部２３０の間のメサ領域におけるエミッタ領域２１２の表面の少なくとも一部を露出させる。エミッタ電極２５２は、当該エミッタ領域２１２の表面と接触する。

絶縁部２３８に覆われないエミッタ領域２１２の面積は、絶縁部２３８の製造ばらつきにより変化する。このため、エミッタ領域２１２の少なくとも一部を露出させるには、絶縁部２３８の製造ばらつきを考慮しなければならない。特に本例では、メサ領域の両側に絶縁部２３８が形成されるので、メサ領域の幅は両側の絶縁部２３８のばらつきの影響を受ける。このため、半導体装置２００を微細化するとエミッタ領域２１２を確実に露出させることが困難なので、半導体装置２００を微細化することが難しい。これに対して図４に示した半導体装置１００によれば、半導体基板１０の表面上においてメインゲートトレンチ部４０およびメインダミートレンチ部３０を覆う絶縁膜を設けないので、半導体装置１００を微細化してもエミッタ領域１２とメインエミッタ電極５２とを接触させることができる。

また、半導体装置２００では、半導体基板２１０の表面において絶縁部２３８をパターニングする。このため、半導体基板２１０の表面には凹凸が形成される。これに対して図４に示した半導体装置１００は、半導体基板１０の表面に絶縁部２３８を設けないので、半導体基板１０の表面の凹凸を低減できる。

図１１は、図９におけるｄ−ｄ'断面を示す。半導体装置２００は、当該断面において、半導体基板２１０、エミッタ電極２５２、ゲート電極２５０、コレクタ電極２２４、ポリシリコン層２２１、ポリシリコン層２４８および絶縁部２３８を備える。

ポリシリコン層２２１およびポリシリコン層２４８は、半導体基板２１０の表面に形成され、各トレンチ内の導電部と、エミッタ電極２５２またはゲート電極２５０とを接続する。半導体装置２００は、半導体基板２１０の表面に選択的にポリシリコン層２２１およびポリシリコン層２４８を有する。このため、半導体基板２１０の表面に凹凸が生じてしまい、絶縁部２３８等の半導体基板２１０の表面の上方に形成される層の形成が容易ではなくなる。

これに対して図３および図４に示した半導体装置１００によれば、メインエミッタ電極５２が、各トレンチ内の導電部と直接接触するので、半導体基板１０の表面にポリシリコン層を設けなくともよい。このため、半導体基板１０の表面の凹凸を低減することができる。

図１２は、第２の実施形態に係る半導体装置１００の断面を示す図である。本例の半導体装置１００においては、センストランジスタ部１０８の閾値電圧が、メイントランジスタ部１０４の閾値電圧より大きい。より具体的には、センストランジスタ部１０８におけるエミッタ領域１１２の深さ方向における長さＤａ１は、メインゲートトレンチ部４０におけるエミッタ領域１２の深さ方向における長さＤｂ１よりも小さい。

センストランジスタ部１０８におけるベース領域１１４と、メイントランジスタ部１０４におけるベース領域１４は、同一の深さまで形成されている。しかし、エミッタ領域１１２とエミッタ領域１２の深さ方向の長さが異なるので、センスゲートトレンチ部１４０に隣接するベース領域１１４の長さＤａ２は、メインゲートトレンチ部４０に隣接するベース領域１４の長さＤｂ２よりも大きくなる。

ゲートトレンチに隣接するベース領域の長さはチャネル長に相当する。このため、上述した構造により、センストランジスタ部１０８の閾値電圧は、メイントランジスタ部１０４の閾値電圧よりも大きくなる。この結果、ターンオン時のセンストランジスタ部１０８の立ち上がりが、メイントランジスタ部１０４の立ち上がりよりも遅くなり、センストランジスタ部１０８におけるサージ電流の発生を抑制できる。この結果、センストランジスタ部１０８を用いた保護回路等を安定して動作させることができる。

本例においては、メインゲートトレンチ部４０は、センスゲートトレンチ部１４０よりも深い位置まで形成される。ただし、メインゲート導電部４４およびセンスゲート導電部１４４の深さ方向における長さは同一である。この結果、メインゲート導電部４４の上面の位置は、センスゲート導電部１４４の上面の位置よりも深くなる。

後述するように、それぞれのゲート導電部をマスクとして、ゲートトレンチの側壁にＮ型の不純物を注入して拡散することで、メインゲートトレンチ部４０におけるエミッタ領域１２を、センストランジスタ部１０８におけるエミッタ領域１１２よりも深い位置まで形成できる。このような製造方法により、閾値の異なるトランジスタを容易に形成することができる。

なお、面積が異なる複数の開口を有するマスクを用いて半導体基板１０の表面をエッチングすることで、深さの異なるメインゲートトレンチおよびセンスゲートトレンチを形成してよい。マスクの開口面積が大きい場合、深いゲートトレンチが形成できる。これにより、深さの異なるゲートトレンチ４８を同時に形成して製造工程を効率化しつつ、それぞれのトランジスタ部の閾値電圧を調整することができる。なお、本例の半導体装置１００における他の部分の構造は、図１から図８において説明したいずれかの半導体装置１００と同一であってよい。

図１３は、図２または図６に示した半導体装置１００に、図１２に示した構造を適用した場合の、ゲートトレンチに沿った断面を示す図である。図１２において説明したように、本例の半導体装置１００においてはメインゲートトレンチ部４０およびセンスゲートトレンチ部１４０の深さおよび幅が異なる。一方で、図２または図６に示した半導体装置１００においては、メインゲートトレンチ部４０およびセンスゲートトレンチ部１４０は接続されている。

本例の半導体装置１００は、メインゲートトレンチ部４０およびセンスゲートトレンチ部１４０を接続する接続ゲートトレンチ部１５６を有する。接続ゲートトレンチ部１５６の一端はメインゲートトレンチ部４０に接続され、他端はセンスゲートトレンチ部１４０に接続される。接続ゲートトレンチ部１５６の深さおよび幅は、一端から他端にかけて徐々に変化する。このような構造により、構造が急激に変化することを避け、電界が集中することを防ぐことができる。また、接続ゲートトレンチ部１５６は、メインゲート絶縁部３７およびセンスゲート絶縁部１３７を接続する絶縁部を有する。絶縁部の厚みも徐々に変化する。

なお、接続ゲートトレンチ部１５６は、センスウェル領域１１７およびメインウェル領域１７のいずれか、または、両方に形成されることが好ましい。接続ゲートトレンチ部１５６を高濃度のウェル領域で囲むことで、接続ゲートトレンチ部１５６を保護することができる。

図１４は、ゲートトレンチ部の構造の変形例を示す図である。なお、以下の例ではメインゲートトレンチ部４０を用いて説明するが、センスゲートトレンチ部１４０についても同様である。また、以下の例においては、半導体基板１０における構造を示し、層間絶縁膜、金属電極等を省略する場合がある。また、以下の例では蓄積領域１６を省略しているが、半導体装置１００は蓄積領域１６を有してよい。

メインゲート導電部４４の上端４５は、半導体基板１０の表面よりも深い位置に設けられる。つまり、メインゲート導電部４４の上端４５は、ゲートトレンチ４８の内部に落ち込んでいる。メインゲート導電部４４の上端４５とは、メインゲート導電部４４のうち、最も上側にある端部を指す。

ゲートトレンチ４８の内部においてメインゲート導電部４４および絶縁膜４２が設けられていない領域には、メインゲート絶縁部３７が設けられる。これにより、メインゲート導電部４４は、メインエミッタ電極５２と絶縁される。

メインゲート導電部４４は、少なくとも隣接するベース領域１４と対向する領域を含む。メインゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチ４８に接する界面の表層にチャネルが形成される。

なお、半導体基板１０の深さ方向の断面において、メインゲート導電部４４の上端４５と、半導体基板１０の表面との間におけるゲートトレンチ４８の側壁の平均傾きは、メインゲート導電部４４の上端４５と対向する位置における側壁の傾きよりも大きい。なお、本明細書における「傾き」は、特に明示がない限り、当該断面における、半導体基板１０の深さ方向に対する傾きを指す。例えば、半導体基板１０の表面の「傾き」は、ほぼ９０度であり、深さ方向と平行な直線の「傾き」は０度である。なおゲートトレンチ４８の所定の範囲内における側壁の平均傾きは、当該断面におけるゲートトレンチ４８の側壁の傾きをゲートトレンチ４８の側壁の所定の長さに渡って積分し、当該積分値を当該所定の長さで除算することで算出してよい。

本例のゲートトレンチ４８は、半導体基板１０の表面と接する領域に肩部３３を有する。肩部３３は、ゲートトレンチ４８の側壁のうち、メインゲート導電部４４と、半導体基板１０の表面との間（すなわちメインゲート導電部４４の上端４５よりも上側）に形成される。当該断面において、肩部３３におけるゲートトレンチ４８の側壁の平均傾きは、メインゲート導電部４４の上端４５と対向する位置における側壁の傾きより小さい。なお、肩部３３と、メインゲート導電部４４の上端４５との間におけるゲートトレンチ４８の側壁の傾きは、メインゲート導電部４４の上端４５と対向する位置におけるゲートトレンチ４８の側壁の傾きとほぼ等しくてよい。

このように、メインゲート導電部４４の上端４５よりも上側におけるゲートトレンチ４８の側壁の傾きを大きくすることで、ゲートトレンチ４８に接する領域におけるエミッタ領域１２の深さを制御しやすくなる。エミッタ領域１２の深さを制御することで、残存するベース領域１４の長さを制御することができる。ゲートトレンチ４８に接するベース領域１４の長さはチャネル長に相当する。このため、メイントランジスタ部１０４の閾値電圧を制御しやすくなる。

図１５は、半導体装置１００のうち、メインゲートトレンチ部４０およびエミッタ領域１２の製造工程の一部を説明する図である。まずゲートトレンチ形成段階Ｓ３００において、半導体基板１０の表面にゲートトレンチ４８を形成する。ゲートトレンチ４８は、半導体基板１０の表面と接する領域に肩部３３を有する。例えば、所定の開口を有する第１マスクを用いて半導体基板１０の表面をエッチングしてトレンチを形成した後に、第１マスクよりも開口の大きい第２マスクを用いてトレンチの縁部をエッチングすることで肩部３３を有するゲートトレンチ４８を形成してよい。

次に、ゲート導電部形成段階Ｓ３０２において、ゲートトレンチ４８の内壁に絶縁膜４２およびメインゲート導電部４４を形成する。絶縁膜４２は、半導体基板１０を酸化することで形成してよい。なお、メインゲート導電部４４の上端４５が、半導体基板１０の表面１１よりも深い位置となるように、メインゲート導電部４４を形成する。本例においてメインゲート導電部４４の上端４５は、肩部３３よりも下側に設けられる。メインゲート導電部４４は、例えば不純物をドープしたポリシリコンで形成される。

メインゲート導電部４４を形成した後、半導体基板１０の表面にＰ型の不純物を注入および拡散して、ベース領域１４を形成する。Ｐ型の不純物は例えばホウ素である。ベース領域１４の拡散温度は、例えば１１００度程度である。なお、ベース領域１４を形成してから、メインゲートトレンチ部４０を形成してもよい。

次に、エミッタ領域形成段階Ｓ３０４において、半導体基板１０にＮ型の不純物を注入して拡散する。Ｎ型の不純物は例えば砒素である。また、コンタクト領域１５にホウ素等のＰ型の不純物を注入して拡散する。エミッタ領域１２およびコンタクト領域１５の不純物は、同一の工程で拡散してよい。当該拡散工程の温度は、ベース領域１４の拡散温度より低くてよい。当該拡散工程の温度は、例えば１０００度以下である。

これによりエミッタ領域１２を形成する。なおＳ３０４においては、半導体基板１０の表面だけでなく、メインゲート導電部４４をマスクとして、ゲートトレンチ４８の側壁にも不純物を注入する。このような方法により、エミッタ領域１２は、ゲートトレンチ４８と接触する部分が最も深くなるように形成される。

Ｓ３０４においては、トランジスタ部が有するべき閾値電圧に応じた深さまで、ゲートトレンチ４８と接する領域においてＮ型の不純物を拡散させる。より深い位置まで不純物を拡散させる場合、より高い温度またはより長い時間での熱処理が必要になる。ただし、長い時間をかけて熱処理すると製造効率が劣化するので、高い温度での熱処理が好ましい。しかし、高温で熱処理した場合、単位時間あたりに不純物が拡散する長さが大きくなるので、不純物の拡散深さを制御することが困難になる。

これに対して本例においては、ゲートトレンチ４８が肩部３３を有するので、ゲートトレンチ４８と接する領域において不純物を拡散させる長さを低減することができる。つまり、肩部３３が設けられた領域においては、半導体基板１０の表面１１よりも下側に不純物が注入される。このため、所定の深さのエミッタ領域１２を形成する場合に、不純物を拡散させなければならない長さを低減することができる。

このため、より低い温度で不純物を拡散させても、熱処理時間が長くならず、製造効率が劣化しない。そして、低い温度で不純物を拡散できるので、ゲートトレンチ４８に接する領域におけるエミッタ領域１２の深さを精度よく制御することができる。

また、ゲートトレンチ４８が肩部３３を有することで、メインゲートトレンチ部４０に挟まれるメサ領域の面積を小さくすることができる。このため、電子注入促進効果（ＩＥ効果）を得ることができる。

なお、Ｓ３０４においては、半導体基板１０の深さ方向に対して所定の傾きθ１を有する方向から、ゲートトレンチ４８の側壁に不純物を注入してよい。これにより、不純物を効率よく注入することができる。傾きθ１は、例えば１０度以下である。

また、エミッタ領域１２を、メインゲート導電部４４をマスクとしたセルフアラインで形成するので、エミッタ領域１２をメインゲートトレンチ部４０に容易に接触させることができる。一方、エミッタ領域１２を、メインゲートトレンチ部４０とは独立したマスクを用いて形成した場合、マスクの位置合わせ等における製造ばらつきにより、エミッタ領域１２とメインゲートトレンチ部４０とが接触せずに、半導体装置１００が動作できない場合が生じてしまう。

図１６は、メインゲートトレンチ部４０の形状を説明する図である。本例では、メインゲート導電部４４の上端４５と対向する位置３１における、ゲートトレンチ４８の側壁の傾きをθ２とする。また、ゲートトレンチ４８の開口の径方向における肩部３３の幅をＷ１、深さ方向の長さをＤ１とする。なお、肩部３３の始点は、半導体基板１０の表面１１におけるゲートトレンチ４８の側壁の端部であってよい。また、肩部３３の終点は、位置３１から半導体基板１０の表面１１に向けてゲートトレンチ４８の側壁を辿った場合に、ゲートトレンチ４８の側壁の傾きがθ２よりも所定値以上大きくなる位置であってよい。一例として当該所定値は１０度である。当該所定値は０度であってよく、２０度であってよく、３０度であってもよい。

肩部３３は、半導体基板１０の内部に向けて凸の曲面部を有してよい。つまり肩部３３の傾きは、半導体基板１０の表面からの距離が大きくなるに従って増大する。このような肩部３３の形状により、より効率よく、深い位置に不純物を注入することができる。このため、所定の深さのエミッタ領域１２を形成するための不純物の拡散長さを短くすることができる。

また、肩部３３の長さＤ１は、幅Ｗ１よりも大きくてよい。これにより、ゲートトレンチ４８の開口面積を小さくして微細化できるとともに、ゲートトレンチ４８に隣接する領域において深い位置に不純物を注入することができる。また、長さＤ１は幅Ｗ１と等しくてよく、長さＤ１は幅Ｗ１より小さくてもよい。

肩部３３の幅Ｗ１は、位置３１におけるゲートトレンチ４８の幅の半分以下であってよく、１／４以下であってよい。これにより、半導体基板１０の表面１１におけるゲートトレンチ４８の面積が増大することを抑制できる。また、幅Ｗ１は、位置３１におけるゲートトレンチ４８の幅の１／２０以上であってよく、１／１０以上であってもよい。これにより、不純物を深い位置に効率よく注入できる。

また、肩部３３の長さＤ１は、メインゲート導電部４４の上端４５と半導体基板１０の表面１１との距離Ｒ１の半分以下であってよい。また、長さＤ１は距離Ｒ１の半分より大きくてもよい。また、長さＤ１は距離Ｒ１とほぼ等しくてもよい。一例として、長さＤ１が、距離Ｒ１の９０％以上、１１０％以下の場合を、長さＤ１と距離Ｒ１とがほぼ等しいとみなす。

また、ゲートトレンチ４８の側壁は、メインゲート導電部４４の上端４５と、半導体基板１０の表面１１の間において、傾きが２０度以上となる部分を有する。例えば、肩部３３の少なくとも一部の傾きθ３が２０度以上となる。このように、上端４５よりも上側において、ゲートトレンチ４８の側壁の傾きが大きくなることで、不純物を深い位置に効率よく注入でき、ゲートトレンチ４８に隣接する領域に対する不純物の拡散の制御が容易になる。

図１７は、エミッタ領域１２およびメインゲート導電部４４の形状を説明する図である。上述したように、ゲートトレンチ４８の内壁からも不純物が注入されるので、エミッタ領域１２は、ゲートトレンチ４８に隣接する部分の下端３４が、他の部分よりも深い位置に設けられる。このような形状により、ゲートトレンチ４８に隣接する領域におけるベース領域１４の長さを制御でき、半導体装置１００の閾値電圧を制御することができる。

また、エミッタ領域１２において、ゲートトレンチ４８と接触する部分の深さ方向における長さＤ２が、エミッタ領域１２の他の部分の長さよりも大きくてよい。例えば、ゲートトレンチ４８が設けられていないメサ領域におけるエミッタ領域１２の長さＤ３は、長さＤ２より小さい。

また、メインゲート導電部４４の半導体基板１０の表面１１側の端面は、ゲートトレンチ４８の側壁と隣接する部分（本例では上端４５）が、最も半導体基板１０の表面１１に近く形成される。本例では、メインゲート導電部４４の半導体基板１０の表面１１側の端面のうち、ゲートトレンチ４８の中央に位置する部分４６が、最も半導体基板１０の表面１１から遠い位置に形成される。

一例として、メインゲート導電部４４の当該端面は、ゲートトレンチ４８の側壁から、ゲートトレンチ４８の中央にかけて、半導体基板１０の表面からの距離が徐々に増加する。つまり、半導体基板１０の表面１１からの深さが増大するに従い、ゲートトレンチ４８の側壁と隣接するメインゲート導電部４４の厚みが徐々に増加する。上述したように、メインゲート導電部４４をマスクとして不純物を斜めに注入した場合、メインゲート導電部４４の厚みが小さい箇所は、不純物がメインゲート導電部４４を透過して半導体基板１０に注入される。これにより、ゲートトレンチ４８と隣接する領域において、半導体基板１０の表面１１から見て深い位置まで、不純物を容易に注入して拡散させることができる。

図１８Ａは、肩部３３の形状の変形例を示す図である。本例の肩部３３は、半導体基板１０の表面側に向かって凸の曲面部を有する。つまり、本例の肩部３３の傾きは、半導体基板１０の表面からの距離が大きくなるに従って減少する。このような形状によっても、半導体基板１０の表面１１から見て深い位置まで、不純物を容易に拡散させることができる。

図１８Ｂは、肩部３３の形状の変形例を示す図である。本例の肩部３３は、少なくとも一部において直線形状を有する。当該直線形状は、メインゲート導電部４４の上端４５と対向する位置におけるゲートトレンチ４８の側壁の傾きθ２よりも、所定値以上大きい傾きを有する。当該所定値は１０度であってよく、２０度であってよく、３０度であってもよい。このような形状によっても、半導体基板１０の表面１１から見て深い位置まで、不純物を容易に拡散させることができる。

図１９は、メインゲート導電部４４の製造工程の一例を示す図である。まず、肩部３３を有するゲートトレンチ４８を半導体基板１０の表面１１に形成する。次に、ゲートトレンチ４８および半導体基板１０の表面に絶縁膜４２を形成する。次に、ゲートトレンチ４８および半導体基板１０の表面に導電材料４７を堆積する。導電材料４７を堆積していくと、ゲートトレンチ４８の内部においては、側壁に堆積する導電材料４７の厚みが増加する。また、導電材料４７は肩部３３に沿った形状を維持しつつ、厚みが増加する。

ゲートトレンチ４８の中心まで導電材料４７を充填すると、図１９の下側に示すように、ゲートトレンチ４８の開口の上方における導電材料４７は、下に凸の形状を有する。そして、ゲートトレンチ４８の内部における所定の深さまで導電材料４７をエッチングすることで、図１７に示したようなメインゲート導電部４４を形成する。このように、ゲートトレンチ４８が肩部を有することで、上面が下側に凸のメインゲート導電部４４を容易に形成できる。このため、ゲートトレンチ４８の側面に容易に不純物を注入できる。

図２０は、センスゲートトレンチ部１４０と、メインゲートトレンチ部４０の構造例を示す図である。本例においては、図１２および図１３の例と同様に、センストランジスタ部１０８の閾値電圧が、メイントランジスタ部１０４の閾値電圧より大きい。

本例では、センスゲートトレンチ部１４０におけるセンスゲート導電部１４４の上端と半導体基板１０の表面１１との距離をＬ１とする。また、メインゲートトレンチ部４０におけるメインゲート導電部４４の上端と半導体基板１０の表面１１との距離をＬ２とする。距離Ｌ１は距離Ｌ２より小さい。

上述したように、ゲート導電部の上端と半導体基板１０の表面１１との距離が大きくなるほど、ゲートトレンチ４８に隣接するエミッタ領域は深くなり、チャネル長は短くなる。このため、センスゲートトレンチ部１４０のチャネル長Ｃ１は、メインゲートトレンチ部４０のチャネル長Ｃ２よりも大きくなる。このため、センスゲートトレンチ部１４０の閾値電圧は、メインゲートトレンチ部４０の閾値電圧よりも大きくなる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。また、特許請求の範囲または明細書における「上」と「下」とは、互いに逆の方向を指す。ただし、「上」の用語は、重力方向と逆向きの方向に限定されない。また、「下」の用語は、重力方向に限定されない。

１０・・・半導体基板、１１・・・表面、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・メインウェル領域、１８・・・ドリフト領域、２０・・・バッファ領域、２２・・・コレクタ領域、２４・・・コレクタ電極、２６・・・層間絶縁膜、３０・・・メインダミートレンチ部、３１・・・位置、３３・・・肩部、３４・・・下端、３７・・・メインゲート絶縁部、４０・・・メインゲートトレンチ部、４１・・・対向部、４２・・・絶縁膜、４３・・・突出部、４４・・・メインゲート導電部、４５・・・上端、４６・・・部分、４７・・・導電材料、４８・・・ゲートトレンチ、５０・・・ゲート電極、５１・・・ゲート端子、５２・・・メインエミッタ電極、５３・・・エミッタ端子、５４・・・コンタクトホール、５５・・・コンタクトホール、１００・・・半導体装置、１０２・・・活性領域、１０３・・・ゲートパッド、１０４・・・メイントランジスタ部、１０５・・・外側領域、１０６・・・ダイオード部、１０８・・・センストランジスタ部、１０９・・・耐圧構造部、１１２・・・エミッタ領域、１１４・・・ベース領域、１１５・・・コンタクト領域、１１６・・・蓄積領域、１１７・・・センスウェル領域、１２０・・・ウェル分離領域、１３０・・・センスダミートレンチ部、１３２・・・絶縁膜、１３４・・・センスダミー導電部、１３７・・・センスゲート絶縁部、１４０・・・センスゲートトレンチ部、１４１・・・対向部、１４２・・・絶縁膜、１４３・・・突出部、１４４・・・センスゲート導電部、１５１・・・ゲート電極、１５２・・・センスエミッタ電極、１５４・・・コンタクトホール、１５５・・・コンタクトホール、１５６・・・接続ゲートトレンチ部、１６１・・・第１トレンチ部、１６２・・・第２トレンチ部、２００・・・半導体装置、２１０・・・半導体基板、２１２・・・エミッタ領域、２１４・・・ベース領域、２１５・・・コンタクト領域、２１６・・・蓄積領域、２１７・・・ウェル領域、２１８・・・ドリフト領域、２２０・・・バッファ領域、２２１・・・ポリシリコン層、２２２・・・コレクタ領域、２２４・・・コレクタ電極、２２５・・・ポリシリコン層、２２６・・・コンタクトホール、２２８・・・コンタクトホール、２３０・・・ダミートレンチ部、２３２・・・絶縁膜、２３４・・・ダミー導電部、２３８・・・絶縁部、２４０・・・ゲートトレンチ部、２４２・・・絶縁膜、２４４・・・ゲート導電部、２４８・・・ポリシリコン層、２４９・・・コンタクトホール、２５０・・・ゲート電極、２５１・・・ゲート端子、２５２・・・エミッタ電極、２５３・・・エミッタ端子、２５４・・・コンタクトホール、２６０・・・エミッタトレンチ部、２６２・・・絶縁膜、２６４・・・エミッタ導電部、２７０・・・トランジスタ部、２８０・・・ダイオード部、２８２・・・カソード領域

Claims (19)

1. 第１導電型の半導体基板と、
   前記半導体基板における活性領域に設けられたメイントランジスタ部と、
   前記半導体基板における前記活性領域の外側に設けられたセンストランジスタ部と
   を備え、
   前記活性領域には、第２導電型のメインウェル領域が設けられ、
   前記センストランジスタ部は、前記半導体基板の表面において前記活性領域の外側から前記メインウェル領域まで延伸して形成されたセンスゲートトレンチ部を有し、
   前記半導体基板は、
   前記活性領域の外側における第２導電型のセンスウェル領域と、
   前記センスウェル領域と前記メインウェル領域とを分離する、第１導電型のウェル分離領域と
   を有し、
   前記センスゲートトレンチ部は、前記半導体基板の表面において前記ウェル分離領域を横切って形成される半導体装置。
2. 前記半導体基板における前記活性領域に設けられたダイオードを更に備え、
   前記センストランジスタ部は、前記ダイオードと対向しない位置に設けられる
   請求項１に記載の半導体装置。
3. 前記メイントランジスタ部は、前記センスゲートトレンチ部と電気的に接続されたメインゲートトレンチ部を有する
   請求項１に記載の半導体装置。
4. 前記メインゲートトレンチ部は、前記半導体基板の内部において前記センスゲートトレンチ部と分離して設けられる
   請求項３に記載の半導体装置。
5. 前記メインウェル領域の上方に設けられたゲート電極を更に備え、
   前記メインゲートトレンチ部は、
   前記半導体基板の表面に形成されたメインゲートトレンチと、
   前記メインゲートトレンチの内部に形成されたメインゲート導電部と
   を有し、
   前記センスゲートトレンチ部は、
   前記半導体基板の表面に形成されたセンスゲートトレンチと、
   前記センスゲートトレンチの内部に形成されたセンスゲート導電部と
   を有し、
   前記ゲート電極は、前記メインゲート導電部および前記センスゲート導電部の両方に接触する
   請求項４に記載の半導体装置。
6. 前記メインゲートトレンチ部は、前記半導体基板の内部において前記センスゲートトレンチ部と接続する
   請求項３に記載の半導体装置。
7. 前記メインゲートトレンチ部は、
   予め定められた延伸方向に延伸して設けられた複数の第１トレンチ部と、
   前記延伸方向とは異なる方向に延伸して設けられ、隣接する２つの第１トレンチ部を接続する第２トレンチ部と
   を有する請求項６に記載の半導体装置。
8. 前記第２トレンチ部の上方を通り、且つ、複数の前記第１トレンチ部の上方を横切って形成されたゲート電極を更に備える
   請求項７に記載の半導体装置。
9. 第１導電型の半導体基板と、
   前記半導体基板における活性領域に設けられたメイントランジスタ部と、
   前記半導体基板における前記活性領域の外側に設けられたセンストランジスタ部と
   を備え、
   前記活性領域には、第２導電型のメインウェル領域が設けられ、
   前記センストランジスタ部は、前記半導体基板の表面において前記活性領域の外側から前記メインウェル領域まで延伸して形成されたセンスゲートトレンチ部を有し、
   前記メイントランジスタ部は、
   前記活性領域に設けられた複数のメインゲートトレンチ部と、
   前記活性領域においてメインゲートトレンチ部の間に設けられたダミートレンチ部と
   を有する半導体装置。
10. 前記複数のメインゲートトレンチ部の上方、および、前記ダミートレンチ部の上方を横切って形成されたゲート電極を更に備える
    請求項９に記載の半導体装置。
11. 前記半導体基板の表面の上方に形成された、金属を含むエミッタ電極を更に備え、
    前記メインゲートトレンチ部は、
    前記半導体基板の表面に形成されたメインゲートトレンチと、
    前記メインゲートトレンチの内部に形成されたメインゲート導電部と、
    前記メインゲートトレンチの内部において前記メインゲート導電部の上方に形成され、前記メインゲート導電部と前記エミッタ電極とを絶縁するメインゲート絶縁部と
    を有し、
    前記ダミートレンチ部は、
    前記半導体基板の表面に形成されたダミートレンチと、
    前記ダミートレンチの内部に形成され、前記エミッタ電極と接触するダミー導電部と
    を有する請求項９に記載の半導体装置。
12. 前記センスゲートトレンチ部は、
    前記半導体基板の表面に形成されたセンスゲートトレンチと、
    前記センスゲートトレンチの内部に形成されたセンスゲート導電部と、
    前記センスゲートトレンチの内部において前記センスゲート導電部の上方に形成され、前記センスゲート導電部と前記エミッタ電極とを絶縁するセンスゲート絶縁部と
    を有する請求項１１に記載の半導体装置。
13. 前記メインゲートトレンチは、前記ダミートレンチよりも深い位置まで形成される
    請求項１１または１２に記載の半導体装置。
14. 前記メインゲートトレンチの幅は、前記ダミートレンチよりも大きい
    請求項１３に記載の半導体装置。
15. 前記ダミー導電部の前記ダミートレンチの開口側の端面の少なくとも一部は、前記半導体基板の表面と同じ高さであり、
    前記エミッタ電極は、前記ダミー導電部の前記端面と接触する
    請求項１１から１４のいずれか一項に記載の半導体装置。
16. 前記メインゲート絶縁部の前記メインゲートトレンチの開口側の端面の少なくとも一部は、前記半導体基板の表面と同じ高さであり、
    前記エミッタ電極は、前記メインゲート絶縁部の前記端面と接触する
    請求項１５に記載の半導体装置。
17. 前記半導体基板には、
    前記センスゲートトレンチ部と隣接するエミッタ領域と、
    前記センスゲートトレンチ部と隣接するエミッタ領域よりも深い位置まで形成され、前記メインゲートトレンチ部と隣接するエミッタ領域と
    が形成されている請求項３に記載の半導体装置。
18. 前記センスゲートトレンチ部は、トレンチ内にセンスゲート導電部を有し、
    前記メインゲートトレンチ部は、トレンチ内にメインゲート導電部を有し、
    前記半導体基板の表面から前記センスゲート導電部の上端までの距離は、前記半導体基板の表面から前記メインゲート導電部の上端までの距離よりも小さい
    請求項１７に記載の半導体装置。
19. 前記センスゲートトレンチ部および前記メインゲートトレンチ部を接続する接続ゲートトレンチ部を更に備え、
    前記接続ゲートトレンチ部は、前記メインウェル領域および前記センスウェル領域の少なくとも一方に形成される
    請求項１７または１８に記載の半導体装置。

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