JP7168094B2 - 半導体装置とその製造方法 - Google Patents

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Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。
逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）と称される種類の半導体装置の開発が進められている。この種の半導体装置の半導体基板は、ＩＧＢＴ構造が設けられているＩＧＢＴ範囲と、ダイオード構造が設けられているダイオード範囲と、を有している。ダイオード構造は、ＩＧＢＴ構造に対して逆並列に接続されており、フリーホイーリングダイオードとして動作することができる。
特開２０１８－１２５４４３号公報は、この種の半導体装置において、ｐ型のボディ領域の下方にｎ型のバリア領域を形成する技術を開示する。バリア領域は、半導体基板の表面から伸びるピラー領域を介してエミッタ電極に電気的に接続されている。ピラー領域は、リーク電流を抑えるために表面電極にショットキー接触するように構成されている。バリア領域がピラー領域を介してエミッタ電極に電気的に接続されているので、バリア領域の電位がエミッタ電極の電位に近い電位に維持される。これにより、ボディ領域とバリア領域で構成されるｐｎ接合の順方向に加わる電圧が低く抑えられ、ボディ領域からドリフト領域に注入される正孔量が低下し、逆回復特性が改善する。
この種の半導体装置のエミッタ電極の材料としては、良好な電気的特性を実現するために、シリコンを含む合金（例えば、アルミニウムシリコン（ＡｌＳｉ））が用いられる。このため、特開２０１８－１２５４４３号公報でも指摘されるように、エミッタ電極に含まれるシリコンが半導体基板の表面に析出してシリコンノジュールを形成することが問題となる。特に、このようなシリコンノジュールがピラー領域の形成位置に析出すると、ピラー領域と表面電極の間のバリアハイトが変化し、リーク電流が増加するといった問題が発生してしまう。
本明細書は、シリコンノジュールの析出位置を制御し、シリコンノジュールがピラー領域の形成位置に析出するのを抑える技術を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えることができる。前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有することができる。前記表面電極は、シリコンを含む合金である。前記層間絶縁膜は、頂面と側面の成す角が鋭角である。
上記半導体装置の構成によると、前記半導体基板の前記一方の主面のうちの前記層間絶縁膜の側面下側の端部に対応した位置にシリコンノジュールを選択的に析出させるように制御可能である。これにより、シリコンノジュールが前記ピラー領域の形成位置に析出することが抑えられる。
本明細書が開示する半導体装置の製造方法は、半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えており、前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有しており、前記表面電極が、シリコンを含む合金である、半導体装置の製造方法に適用可能である。この製造方法は、前記トレンチゲート部が形成されている前記半導体基板の前記一方の主面上に前記層間絶縁膜を成膜する工程と、前記トレンチゲート部が形成されている位置に対応した前記層間絶縁膜上にマスクをパターニングする工程と、等方性のエッチング技術を利用して、前記層間絶縁膜の一部をエッチングし、これにより、前記層間絶縁膜の頂面と側面の成す角を鋭角とする、工程と、を備えることができる。
上記半導体装置の製造方法によると、前記半導体基板の前記一方の主面のうちの前記層間絶縁膜の側面下側の端部に対応した位置にシリコンノジュールを選択的に析出させるように制御可能である。これにより、シリコンノジュールが前記ピラー領域の形成位置に析出することが抑えられる。
本実施形態の半導体装置の平面図を模式的に示す。 本実施形態の半導体装置の素子領域に区画されたＩＧＢＴ範囲とダイオード範囲の境界の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の層間絶縁膜の要部拡大断面図を模式的に示す。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図である。 本実施形態の半導体装置の製造過程の要部断面図を模式的に示しており、図１のＩＩ－ＩＩ線に対応した位置の要部断面図であり、エミッタ電極に含まれるシリコンの挙動を説明するための図である。
以下、図面を参照して本実施形態に係る半導体装置について説明する。各図面において、共通する構成要素においては、図示明瞭化を目的として、１つの構成要素のみに符号を付し、他の構成要素に符号を付すのを省略する。
図１に、本実施形態に係る半導体装置１の平面図を模式的に示す。半導体装置１は、逆導通ＩＧＢＴと称される種類の半導体装置であり、半導体基板１０を用いて製造されている。半導体基板１０は、素子領域１０Ａと、素子領域１０Ａの周囲に位置する周辺領域１０Ｂと、を有している。半導体基板１０の素子領域１０Ａは、ＩＧＢＴ構造が設けられているＩＧＢＴ範囲１０２と、ダイオード構造が設けられているダイオード範囲１０４と、に区画されている。ＩＧＢＴ範囲１０２とダイオード範囲１０４は、半導体基板１０の表面に対して直交する方向から見たときに（以下、「平面視したときに」という）、一例ではあるが、素子領域１０Ａ内においてｙ方向に沿って交互に繰り返し配置されている。周辺領域１０Ｂに対応する半導体基板１０内には、ガードリング等の周辺耐圧構造が形成されている。さらに、周辺領域１０Ｂに対応する半導体基板１０上には、複数の小信号パッド２８が設けられている。小信号パッド２８の種類としては、例えばゲート信号を入力するためのゲートパッド、温度センス信号を出力するための温度センスパッド及び電流センス信号を出力するための電流センスパッドが挙げられる。
図２に、図１のII-II線に対応した要部断面図を模式的に示す。図２は、ＩＧＢＴ範囲１０２とダイオード範囲１０４の境界に対応する。図２に示されるように、半導体装置１は、シリコン基板である半導体基板１０、半導体基板１０の裏面を覆うように設けられているコレクタ電極２２、半導体基板１０の表面を覆うように設けられているエミッタ電極２４、半導体基板１０の表面に設けられているトレンチゲート部３０、及び、トレンチゲート部３０をエミッタ電極２４から絶縁している層間絶縁膜４０を備えている。エミッタ電極２４は、アルミニウムとシリコンを含有する合金のアルミニウムシリコン（ＡｌＳｉ）で構成されている。
半導体基板１０は、ｐ+型のコレクタ領域１１、ｎ型のバッファ領域１２、ｎ-型のドリフト領域１３、ｐ型のボディ領域１４、ｎ型のバリア領域１５、ｎ型のピラー領域１６、ｎ+型のエミッタ領域１７、及び、ｎ+型のカソード領域１８を有している。
コレクタ領域１１は、半導体基板１０の裏層部の一部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。コレクタ領域１１は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。コレクタ領域１１は、イオン注入技術を利用して、半導体基板１０の裏面に向けてボロンをイオン注入し、半導体基板１０の裏層部に形成される。
カソード領域１８は、半導体基板１０の裏層部の一部に配置されており、半導体基板１０の裏面に露出する位置に設けられている。カソード領域１８は、半導体基板１０の裏面を被覆するコレクタ電極２２にオーミック接触している。カソード領域１８は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入し、半導体基板１０の裏層部に形成される。
このように、半導体基板１０の裏層部には、コレクタ領域１１とカソード領域１８が隣接して配置されている。半導体基板１０は、半導体基板１０の表層部のエミッタ領域１７の有無と合わせて、コレクタ領域１１が形成されている範囲をＩＧＢＴ範囲１０２として区画され、カソード領域１８が形成されている範囲をダイオード範囲１０４として区画されている。
バッファ領域１２は、コレクタ領域１１及びカソード領域１８の表面上に設けられており、コレクタ領域１１とドリフト領域１３の間に配置されており、カソード領域１８とドリフト領域１３の間に配置されている。バッファ領域１２は、ドリフト領域１３よりもｎ型不純物の濃度が濃い領域である。バッファ領域１２は、イオン注入技術を利用して、半導体基板１０の裏面に向けてリンをイオン注入して形成される。
ドリフト領域１３は、バッファ領域１２の表面上に設けられており、バッファ領域１２とボディ領域１４の間に配置されている。ドリフト領域１３は、半導体基板１０内に他の半導体領域を形成した残部である。
ボディ領域１４は、ドリフト領域１３の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に配置されている。ボディ領域１４は、半導体基板１０の表面を被覆しているエミッタ電極２４にオーミック接触している。なお、ボディ領域１４は、エミッタ電極２４とのオーミック性を改善するために、ｐ型不純物の濃度が濃いコンタクト領域を有していてもよい。ボディ領域１４は、イオン注入技術を利用して、半導体基板１０の表面に向けてボロンをイオン注入し、半導体基板１０の表層部に形成される。
バリア領域１５は、ボディ領域１４内に設けられており、隣り合うトレンチゲート部３０の双方の側面に接するように半導体基板１０の面方向に広がるように伸びている。バリア領域１５は、半導体基板１０の厚み方向においてボディ領域１４を隔てるように配置されている。なお、バリア領域１５は、ボディ領域１４の全体の下方、即ち、ドリフト領域１３とボディ領域１４の間に配置されていてもよい。また、バリア領域１５は、ダイオード範囲１０４のみに選択的に形成され、ＩＧＢＴ範囲１０２に形成されていなくてもよい。バリア領域１５は、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。
ピラー領域１６は、ボディ領域１４内に設けられており、半導体基板１０の表面からボディ領域１４の一部を貫通してバリア領域１５まで伸びている。ピラー領域１６は、隣り合うトレンチゲート部３０の間であって、トレンチゲート部３０の側面から離れた位置に配置されている。ピラー領域１６は、半導体基板１０の表面を被覆しているエミッタ電極２４にショットキー接触している。これにより、バリア領域１５は、ピラー領域１６を介してエミッタ電極２４に電気的に接続されている。なお、ピラー領域１６は、バリア領域１５がダイオード範囲１０４のみに選択的に形成される場合、ダイオード範囲１０４のみに選択的に形成され、ＩＧＢＴ範囲１０２に形成されていなくてもよい。ピラー領域１６は、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。
エミッタ領域１７は、ボディ領域１４の表面上に設けられており、半導体基板１０の表層部に配置されており、半導体基板１０の表面に露出する位置に配置されている。エミッタ領域１７は、トレンチゲート部３０の側面に接しており、エミッタ電極２４にオーミック接触している。エミッタ領域１７は、半導体基板１０のうちのＩＧＢＴ範囲１０２に選択的に形成されており、半導体基板１０のうちのダイオード範囲１０４には形成されていない。エミッタ領域１７は、イオン注入技術を利用して、半導体基板１０の表面に向けてリンをイオン注入し、半導体基板１０の表層部に形成される。
トレンチゲート部３０は、半導体基板１０の表面に形成されたトレンチＴＲ１内に設けられており、ゲート電極３２及びゲート絶縁膜３４を有している。ゲート電極３２は、ゲート絶縁膜３４によって半導体基板１０から絶縁されており、層間絶縁膜４０によってエミッタ電極２４から絶縁されている。トレンチゲート部３０は、半導体基板１０の表面からボディ領域１４を貫通してドリフト領域１３に達している。この例では、トレンチゲート部３０は、半導体基板１０の素子領域１０Ａにおいて、ｘ方向に沿って伸びている。即ち、トレンチゲート部３０は、ｘ方向を長手方向とし、ｙ方向を短手方向とする形態を有している。また、この例では、複数のトレンチゲート部３０が、半導体基板１０の素子領域１０Ａにおいて、各々が所定間隔を置いてｙ方向に沿って並ぶように配置されている。このように、複数のトレンチゲート部３０は、平面視したときに、ストライプ状のレイアウトを有している。なお、複数のトレンチゲート部３０のレイアウトは特に限定されるものではない。この例に代えて、複数のトレンチゲート部３０は、平面視したときに、格子状のレイアウトを有していてもよい。複数のトレンチゲート部３０は、ＩＧＢＴ範囲１０２とダイオード範囲１０４の双方に形成されている。なお、複数のトレンチゲート部３０のうちのダイオード範囲１０４に配置されているトレンチゲート部３０は、ダミーゲートとして用いられてもよい。ダミーゲートとして用いられる場合、そのゲート電極３２がゲート配線に電気的に接続しておらず、ゲート電圧とは異なる大きさ及び／又は位相の電圧が印加可能となっていてもよい。ダミーゲートとして用いられる場合、例えば、そのゲート電極３２がエミッタ電極２４に短絡していてもよい。
図３に、トレンチゲート部３０の表面上に設けられた層間絶縁膜４０の拡大断面図を示す。なお、図３は、ｙｚ平面に平行な断面を拡大した図に対応している。また、図３では、ダイオード範囲１０４に設けられている層間絶縁膜４０が示されているが、ＩＧＢＴ範囲１０２に設けられている層間絶縁膜４０も同様の構成を有している。
層間絶縁膜４０は、ゲート電極３２の表面を完全に被覆するように、トレンチゲート部３０の短手方向（ｙ方向）の幅よりも幅広に構成されている。層間絶縁膜４０は、頂面４２と側面４４を有している。頂面４２は、半導体基板１０の表面に対して概ね平行に延びている。側面４４は、上側側面４４ａと下側側面４４ｂを有している。上側側面４４ａは、側面４４のうちの上側を画定しており、頂面４２に隣接しており、凹状の曲面で構成されている。下側側面４４ｂは、側面４４のうちの下側を画定しており、ゲート絶縁膜３４を介して半導体基板１０の表面に隣接しており、平坦な平面で構成されている。なお、ゲート絶縁膜３４は極めて薄いので、下側側面４４ｂは、実質的に半導体基板１０の表面に隣接している、と言える。後述するように、上側側面４４ａは等方性エッチングによる加工が反映した凹状の曲面の形態を有しており、下側側面４４ｂは異方性エッチングによる加工が反映した平坦な平面の形態を有している。
上側側面４４ａが凹状の曲面で構成されていることから、頂面４２と上側側面４４ａで構成される角部４６の成す角が鋭角となっている。後述するように、角部４６の成す角が鋭角に構成されていると、半導体基板１０の表面のうちの層間絶縁膜４０の側面下側の端部に対応した位置（破線４８で囲まれた位置）にシリコンノジュールを選択的に析出させるように制御可能となる。
半導体装置１は、トレンチゲート部３０のゲート電極３２に印加するゲート電圧に基づいて、ＩＧＢＴ範囲１０２をコレクタ電極２２からエミッタ電極２４に向けて流れる電流のオンとオフを制御することができる。さらに、半導体装置１は、ダイオード範囲１０４に形成されたダイオード構造が、フリーホイーリングダイオードとして動作することができる。特に、半導体装置１では、バリア領域１５とピラー領域１６が設けられていることにより、ダイオード動作における逆回復特性が改善する。このダイオード動作について以下に説明する。
エミッタ電極２４にコレクタ電極２２よりも高い電位が印加されると、ＩＧＢＴ範囲１０２とダイオード範囲１０４の各々に還流電流が流れる。以下では、エミッタ電極２４の電位を、コレクタ電極２２と同等の電位から徐々に上昇する場合について説明する。エミッタ電極２４の電位が上昇すると、ピラー領域１６とエミッタ電極２４のショットキー接合が導通する。これにより、コレクタ電極２２からエミッタ電極２４に向けて電子が流れる。このように、エミッタ電極２４の電位が比較的に低いときは、ショットキーバリアダイオードが導通し、エミッタ電極２４からコレクタ電極２２に向けて電流が流れる。
ショットキーバリアダイオードが導通すると、バリア領域１５の電位がエミッタ電極２４の電位に近い電位に維持されるので、ボディ領域１４とバリア領域１５で構成されるｐｎ接合の順方向に加わる電圧が低く抑えられる。このため、エミッタ電極２４の電位が比較的に低いときは、ｐｎダイオードが導通しない。エミッタ電極２４の電位が比較的に高くなると、ショットキーバリアダイオードを介して流れる電流が増加する。ショットキーバリアダイオードを介して流れる電流が増加すると、エミッタ電極２４とバリア領域１５の間の電位差が増加し、ボディ領域１４とバリア領域１５で構成されるｐｎ接合の順方向に加わる電圧も増加し、ボディ領域１４からバリア領域１５を介して正孔が注入される。これにより、エミッタ電極２４からコレクタ電極２２に向けて正孔が流れる。一方、コレクタ電極２２からエミッタ電極２４に向けて電子が流れる。このように、エミッタ電極２４の電位が比較的に高いときは、ｐｎダイオードが導通する。
上記したように、エミッタ電極２４の電位が上昇するときに、ショットキーバリアダイオードが先に導通することで、ｐｎダイオードが導通するタイミングが遅れる。これにより、還流電流が流れるときに、ボディ領域１４からドリフト領域１３に注入される正孔量が抑制される。その後、コレクタ電極２２にエミッタ電極２４よりも高い電位が印加されると、ｐｎダイオードが逆回復動作を行う。このとき、ボディ領域１４からドリフト領域１３に注入された正孔量が抑制されているので、ｐｎダイオードが逆回復動作するときの逆電流も小さくなる。このように、半導体装置１では、バリア領域１５及びピラー領域１６が設けられていることにより、ダイオード動作における逆回復特性が改善される。
次に、図面を参照し、半導体装置１の製造方法を説明する。まず、図４に示すように、半導体基板１０の表層部に各種の半導体領域が形成された半導体基板１０を準備する。なお、各種の半導体領域のうちの少なくとも一部は、後述の工程を実施した後に形成してもよい。
次に、図５に示すように、異方性ドライエッチング技術を利用して、半導体基板１０の表面からボディ領域１４を貫通してドリフト領域１３に達するトレンチＴＲ１を形成する。次に、熱酸化技術を利用して、トレンチＴＲ１の内面及び半導体基板１０の表面にゲート絶縁膜３４を成膜する。
次に、図６に示されるように、ＣＶＤ技術を利用して、トレンチＴＲ１内にポリシリコンのゲート電極３２を形成し、トレンチゲート部３０を形成する。ゲート電極３２は、トレンチＴＲ１の一部を充填するように形成されている。即ち、ゲート電極３２の表面が、半導体基板１０の表面よりも深い位置に配置されている。これは、半導体基板１０の表面とトレンチＴＲ１の側面で構成される角部におけるリーク電流を抑えるために、この角部からゲート電極３２を離れた位置に形成するためである。これにより、半導体基板１０の表面には、ゲート電極３２の位置に対応した溝が形成されている。
次に、図７に示すように、ＣＶＤ技術を利用して、半導体基板１０の表面の全体を被覆するように、層間絶縁膜４０を成膜する。層間絶縁膜４０には、ボロン又はリン等が多く含まれる酸化シリコンが用いられる。層間絶縁膜４０の表面には、ゲート電極３２の位置に対応した溝を反映した溝が形成されている。
次に、図８に示すように、アニール処理技術を利用して、層間絶縁膜４０の表面を流動させ、層間絶縁膜４０の表面を平坦化する。このときのアニール温度は、一例ではあるが、約９５０℃である。
次に、図９に示すように、フォトリソグラフィー技術及びエッチング技術を利用して、層間絶縁膜４０の表面上にフォトレジストのマスク５２をパターニングする。マスク５２は、トレンチゲート部３０が形成されている位置に対応して選択的に配置されている。
次に、図１０に示すように、等方性のエッチング技術（例えば、Chemical Dry Etching(CDE)技術）を利用して、層間絶縁膜４０の一部をエッチングする。このとき、マスク５２の下方に存在する層間絶縁膜４０に対して横方向から等方的にエッチングが進行し、層間絶縁膜４０の側面が凹状の曲面に加工される。この部分が、層間絶縁膜４０の上側側面４４ａ（図３参照）となる。
次に、図１１に示すように、異方性のエッチング技術（例えば、Reactive Ion Etching(RIE)技術）を利用して、層間絶縁膜４０の一部をエッチングし、マスク５２の間において半導体基板１０の表面を露出させる。このとき、マスク５２の下方に存在する層間絶縁膜４０の側面が平坦な平面に加工される。この部分が、層間絶縁膜４０の下側側面４４ｂ（図３参照）となる。
次に、図１２に示すように、ウェットエッチング技術を利用して、マスク５２を除去する。これらの工程を経て形成された層間絶縁膜４０は、頂面４２と上側側面４４ａで構成される角部４６の成す角が鋭角となるように構成されている。
次に、図１３に示すように、スパッタ技術を利用して、半導体基板１０の表面及び層間絶縁膜４０の表面を覆うように、アルミニウムシリコンのエミッタ電極２４を成膜する。このときのエミッタ電極２４に含まれるシリコンの挙動について、図１４を参照して説明する。
図１４に示すように、成膜されたエミッタ電極２４には、アルミ粒界２４ａが存在する。アルミ粒界２４ａは、エミッタ電極２４が成膜される過程において、層間絶縁膜４０の角部４６を起点として上方に伸びて形成される。具体的には、角部４６が鋭角で構成されていることから、層間絶縁膜４０の頂面から堆積されるアルミニウム結晶と層間絶縁膜４０の上側側面４４ａから堆積されるアルミニウム結晶のそれぞれが異なる方位のアルミニウム結晶として成長し、これにより、これらの間にアルミ粒界２４ａが形成される。このようなアルミ粒界２４ａが存在すると、エミッタ電極２４に含まれるシリコンのうちの固溶度を超えたシリコンは、アルミ粒界２４ａに移動する。アルミ粒界２４ａに移動したシリコンは、アルミ粒界２４ａに沿って拡散する。アルミ粒界２４ａに沿って拡散したシリコンは、層間絶縁膜４０の側面に沿って半導体基板１０の表面に到達し、その部分でシリコンノジュール６２となって安定化する。
このように、上記した製造方法によると、層間絶縁膜４０の角部４６を鋭角に加工することにより、エミッタ電極２４内に形成されるアルミ粒界２４ａの位置を制御することができ、これにより、半導体基板１０の表面のうちの層間絶縁膜４０の側面下側の端部に対応した位置にシリコンノジュール６２を選択的に析出させることができる。層間絶縁膜４０の側面下側の端部に対応した位置は、ピラー領域１６の形成位置から十分に離れている。したがって、上記した製造方法によると、シリコンノジュール６２がピラー領域１６の形成位置に析出することが抑えられる。
次に、半導体基板１０の周辺領域１０Ｂ（図１参照）上のエミッタ電極２４を除去するようにエミッタ電極２４を加工し、半導体基板１０の周辺領域１０Ｂ（図１参照）上に保護膜（例えば、ポリイミド膜）を成膜する。最後に、半導体基板１０を薄層化した後に、半導体基板１０の裏面に各種の半導体領域及びコレクタ電極２２を形成し、半導体装置１が完成する。
上記したように、本実施形態の製造方法によると、シリコンノジュール６２がピラー領域１６の形成位置に析出することが抑えられる。シリコンノジュール６２がピラー領域１６の形成位置に析出してピラー領域１６とエミッタ電極２４の間のバリアハイトが変化するといった事態が抑制される。即ち、半導体装置１では、ピラー領域１６とエミッタ電極２４の間のバリアハイトが安定しているので、リーク電流が増加するといった問題が抑えられている。半導体装置１は、高い信頼性を有することができる。
本明細書で開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えることができる。この半導体装置の種類としては、逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）、又は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が例示される。また、前記トレンチゲート部は、ダミーゲートであってもよい。前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有することができる。前記表面電極は、シリコンを含む合金である。一例ではあるが、前記表面電極が、アルミニウムシリコンであってもよい。前記層間絶縁膜は、頂面と側面の成す角が鋭角である。
前記頂面に隣接する前記側面の一部が凹状の曲面で構成されていてもよい。この場合、層間絶縁膜の頂面と側面の成す角がより小さくなる。
本明細書が開示する半導体装置の製造方法は、半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えており、前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有しており、前記表面電極が、シリコンを含む合金である、半導体装置の製造方法に適用可能である。この半導体装置の種類としては、逆導通ＩＧＢＴ（Reverse Conducting Insulated Gate Bipolar Transistor）、又は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が例示される。また、前記トレンチゲート部は、ダミーゲートであってもよい。この製造方法は、前記トレンチゲート部が形成されている前記半導体基板の前記一方の主面上に前記層間絶縁膜を成膜する工程と、前記トレンチゲート部が形成されている位置に対応した前記層間絶縁膜上にマスクをパターニングする工程と、等方性のエッチング技術を利用して、前記層間絶縁膜の一部をエッチングし、これにより、前記層間絶縁膜の頂面と側面の成す角を鋭角とする、工程と、を備えることができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

Claims (4)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板の一方の主面に設けられているトレンチゲート部と、
    前記半導体基板の前記一方の主面の上方を被覆している表面電極と、
    前記トレンチゲート部を前記表面電極から絶縁しており、前記半導体基板の前記一方の主面よりも上方に位置する層間絶縁膜と、を備えており、
    前記半導体基板は、
    第１導電型のドリフト領域と、
    前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、
    前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、
    前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有しており、
    前記表面電極は、シリコンを含む合金であり、
    前記層間絶縁膜は、頂面と側面の成す角が鋭角であり、
    前記層間絶縁膜の前記頂面と前記側面はいずれも、前記表面電極に接している、半導体装置。
  2. 前記頂面に隣接する前記側面の一部が凹状の曲面で構成されている、請求項１に記載の半導体装置。
  3. 前記表面電極が、アルミニウムシリコンである、請求項１又は２に記載の半導体装置。
  4. 半導体基板と、前記半導体基板の一方の主面に設けられているトレンチゲート部と、前記半導体基板の前記一方の主面の上方を被覆している表面電極と、前記トレンチゲート部を前記表面電極から絶縁している層間絶縁膜と、を備えており、前記半導体基板は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第２導電型のボディ領域と、前記ボディ領域の少なくとも一部の下方に設けられている第１導電型のバリア領域と、前記半導体基板の前記一方の主面から前記バリア領域まで伸びており、前記表面電極にショットキー接触する第１導電型のピラー領域と、を有しており、前記表面電極が、シリコンを含む合金である、半導体装置の製造方法であって、
    前記トレンチゲート部が形成された前記半導体基板の前記一方の主面上に前記層間絶縁膜を成膜する工程と、
    前記トレンチゲート部が形成されている位置に対応した前記層間絶縁膜上にマスクをパターニングする工程と、
    等方性のエッチング技術を利用して、前記層間絶縁膜の一部をエッチングし、これにより、前記層間絶縁膜の頂面と側面の成す角を鋭角とする、工程と、を備えている、半導体装置の製造方法。
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