KR101198289B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는, 반도체 기판과 MOS 트랜지스터를 구비하고 있다. 반도체 기판은, 서로 대향하는 제 1 주면 및 제 2 주면을 갖고 있다. MOS 트랜지스터는, 제 1 주면측에 형성된 게이트 전극(5a)과, 제 1 주면측에 형성된 에미터 전극(11)과, 제 2 주면에 접촉하여 형성된 콜렉터 전극(12)을 갖고 있다. 소자는, 게이트 전극(5a)에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 채널의 전계에 의해 에미터 전극(11)과 콜렉터 전극(12) 사이의 전류를 제어한다. 반도체 기판과 콜렉터 전극(12)의 계면에 있어서의 스파이크의 밀도는 0 이상 3×108개/㎠ 이하이다. 이에 따라, 병렬적인 동작에 적합한 반도체장치가 얻어진다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로서, 보다 특정적으로는, 고내압 반도체장치인 IGBT(Insulated Gate Bipolar Transistor)를 구비하 반도체장치에 관한 것이다.
수백 V를 초과하는 전압을 제어하는 고내압 반도체장치(파워 디바이스)의 분야에서는, 그것이 취급하는 전류도 크기 때문에, 발열, 즉 손실을 억제한 소자 특성이 요구된다. 또한, 그것들의 전압?전류를 제어하는 게이트의 구동방식으로서는, 구동회로가 작고, 거기에서의 손실이 작은 전압 구동소자가 바람직하다.
최근, 상기와 같은 이유로, 이 분야에서는 전압구동이 가능하고, 손실이 적은 소자로서, 절연 게이트 바이폴러 트랜지스터, 즉 IGBT가 주류로 되고 있다. 이 IGBT의 구조는, MOS(Metal Oxide Semiconductor) 트랜지스터의 드레인의 불순물 농도를 낮게 해서 내압을 유지시키는 동시에, 드레인 저항을 낮게 하기 위해 드레인측을 다이오드로 한 것으로 간주할 수 있는 구조이다.
이와 같은 IGBT에 있어서는 다이오드가 바이폴러 동작을 하기 때문에, 본원에 있어서는, IGBT의 MOS 트랜지스터의 소스측을 에미터측으로 부르고, 드레인측을 콜렉터측으로 부른다.
전압 구동소자인 IGBT에서는 일반적으로, 콜렉터와 에미터 사이에 수백 V의 전압이 인가되고, 그 전압이 ±수 V～수십 V의 게이트 전압에 의해 제어된다. 또한, IGBT는 인버터로서 사용되는 일이 많으며, 게이트가 온 상태에 있을 경우에는 콜렉터?에미터 사이의 전압은 낮지만, 대전류가 흐르고, 게이트가 오프 상태에 있는 경우에는 전류는 흐르지 않지만 콜렉터?에미터 사이의 전압은 높아지고 있다.
통상은, 상기와 같은 모드에서 IGBT의 동작이 행해지기 때문에, 손실은 온 상태에서의 전류?전압 곱인 정상 손실과, 온 상태와 오프 상태가 전환되는 과도시의 스위칭 손실로 나뉜다. 오프 상태에서의 리크 전류?전압 곱은 대단히 작기 때문에 무시할 수 있다.
한편, 예를 들면 부하가 단락했을 경우 등 이상한 상태에 있어서도, 소자의 파괴를 방지하는 것도 중요하다. 이 경우에는, 콜렉터?에미터 사이에 수백 V의 전원전압이 인가된 채, 게이트가 온되어, 대전류가 흐르게 된다.
MOS 트랜지스터와 다이오드를 직렬로 접속한 구조를 갖는 IGBT에서는, MOS 트랜지스터의 포화 전류에 의해 최대 전류가 제한된다. 이 때문에, 상기와 같은 단락시에도 전류 제한이 동작하여, 일정한 시간 발열하는 것에 의한 소자의 파괴를 방지할 수 있다.
종래의 IGBT의 구조는, 예를 들면 일본국 특개 2004-247593호 공보(특허문헌 1)에 개시되어 있다. 특허문헌 1의 IGBT는, 게이트 전극과, 소스(에미터) 전극과, 드레인(콜렉터) 전극과, n형 기판을 주로 구비하고 있다. n형 기판의 윗면에는 트렌치가 형성되어 있고, 게이트 전극은 이 트렌치의 내부에 매립되고 있다. n형 기판 내부의 상부에는 p형 베이스층이 형성되어 있고, p형 베이스층의 내부에는 n+형 소스층과 p+형 드레인 층이 형성되어 있다. n+형 소스층과 p+형 드레인층은 n형 기판의 표면에서 서로 인접하고 있다. 그리고 게이트 전극과, n+형 소스층 및 p형 베이스층은, n형 기판의 내부에 있어서 게이트 절연막을 사이에 끼워 대향하고 있다. 에미터 전극은 n+형 소스층 및 p+형 드레인층과 전기적으로 접촉하고 있다. n형 기판의 밑면에는 p+형 드레인층이 형성되어 있고, 콜렉터 전극은 n형 기판의 밑면측에 있어서 p+형 드레인층에 접촉하고 있다. n형 기판의 내부에 있어서의 p형 베이스층과 p+형 드레인층 사이에는, n-형 에피택셜층 및 n형 버퍼층이 매립되어 있다. n-형 에피택셜층은 p형 베이스층 및 n형 버퍼층과 접촉하고 있고, n형 버퍼층은 p+형 드레인층과 접촉하고 있다.
또한, 특허문헌 1과 동일한 구조를 갖는 IGBT는, 예를 들면 일본국 특개 2006-49933호 공보(특허문헌 2), 일본국 특개 2002-359373호 공보(특허문헌 3), 일본국 특개평 9-260662호 공보(특허문헌 4), 미국 특허 제6,815,767호 명세서(특허문헌 5), 미국 특허 제6,953,968호 명세서(특허문헌 6), 및 미국 특허 제6,781,199호 명세서(특허문헌 7)에도 개시되어 있다.
특허문헌 1: 일본국 특개 2004-247593호 공보
특허문헌 2: 일본국 특개 2006-49933호 공보
특허문헌 3: 일본국 특개2002-359373호 공보
특허문헌 4: 일본국 특개평 9-260662호 공보
특허문헌 5: 미국 특허 제6,815,767호 명세서
특허문헌 6: 미국 특허 제6,953,968호 명세서
특허문헌 7: 미국 특허 제6,781,199호 명세서
파워 디바이스에 있어서는, 1개의 패키지 모듈 내부에 복수의 IGBT 및 다이오드의 칩을 갖고 있고, 복수의 IGBT는 서로 병렬로 접속되어 있다. 파워 디바이스에 사용되는 IGBT의 특성으로서 중요한 것이, 온 전압 VCE(sat)의 온도 의존성이다. 여기에서 온 전압 VCE(sat)이란, 임의의 정격전류(밀도) JC를 얻기 위해 필요한 콜렉터?에미터 사이의 전압이다. 온 전압 VCE(sat)의 온도 의존성이 양인 것, 즉 IGBT의 온도 상승과 함께 온 전압 VCE(sat)가 커지는 것이, 서로 병렬로 접속된 복수의 IGBT를 동작시키는(즉, IGBT를 병렬적으로 동작시키는) 것에 적합하다. 가령 온 전압 VCE(sat)의 온도 의존성이 음이면, IGBT를 병렬적으로 동작시키는 경우에, 온 전압 VCE(sat)가 낮은 IGBT에 전류가 집중한다. 그 결과, 패키지 모듈이 오작동을 발생하기 쉬워져, 파괴 등의 문제가 일어나기 쉬워진다.
따라서, 본 발명의 목적은, 병렬적인 동작에 적합한 반도체장치를 얻는 것이다.
본 발명의 일 국면에 따른 반도체장치는, 반도체 기판과 소자를 구비하고 있다. 반도체 기판은, 서로 대향하는 제1주면 및 제2주면을 갖고 있다. 소자는, 제1주면측에 형성된 게이트 전극과, 제1주면측에 형성된 제1전극과, 제2주면에 접촉해서 형성된 제2전극을 갖고 있다. 소자는, 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 채널의 전계에 의해 제1전극과 제2전극 사이의 전류를 제어한다. 반도체 기판과 제2전극의 계면에 있어서의 스파이크의 밀도는 0 이상 3×108개/㎠ 이하이다.
본 발명의 다른 국면에 따른 반도체장치는, 반도체 기판과 소자를 구비하고 있다. 반도체 기판은, 서로 대향하는 제1주면 및 제2주면을 갖고 있다. 소자는, 제1주면측에 형성된 게이트 전극과, 제1주면측에 형성된 제1전극과, 제2주면에 접촉해서 형성된 제2전극을 갖고 있다. 소자는, 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 채널의 전계에 의해 제1전극과 제2전극 사이의 전류를 제어한다. 반도체장치는 제2주면에 형성된 콜렉터 영역을 더 구비하고 있다. 콜렉터 영역은, 제2전극과 접촉하는 제1도전형의 콜렉터 확산층과, 콜렉터 확산층보다도 제1주면측에 형성된 제2도전형의 버퍼 확산층과, 제2도전형의 드리프트 확산층을 갖고 있다. 드리프트 확산층은 버퍼 확산층보다도 낮은 불순물 농도를 갖고 있고, 또한 버퍼 확산층과 인접해서 버퍼 확산층보다도 제1주면측에 형성되어 있다. 드리프트 확산층을 구성하는 불순물의 단위면적당의 원자수에 대한 상기 버퍼 확산층을 구성하는 불순물의 단위면적당의 원자수의 비는 0.05 이상 100 이하이다.
본 발명에 따르면, 병렬적인 동작에 적합한 반도체장치가 얻어진다.
도 1은 본 발명의 실시예 1에 있어서의 반도체장치의 구성을 나타낸 개략 단면도다.
도 2는 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제1공정을 나타낸 개략 단면도다.
도 3은 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제2공정을 나타낸 개략 단면도다.
도 4는 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제3공정을 나타낸 개략 단면도다.
도 5는 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제4공정을 나타낸 개략 단면도다.
도 6은 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제5공정을 나타낸 개략 단면도다.
도 7은 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제6공정을 나타낸 개략 단면도다.
도 8은 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제7공정을 나타낸 개략 단면도다.
도 9는 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제8공정을 나타낸 개략 단면도다.
도 10은 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제9공정을 나타낸 개략 단면도다.
도 11은 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법의 제10공정을 나타낸 개략 단면도다.
도 12는 스파이크가 형성된 p형 콜렉터 영역과 콜렉터 전극의 계면의 상태를 모식적으로 나타낸 단면도다.
도 13은 스파이크가 형성된 p형 콜렉터 영역과 콜렉터 전극의 계면의 상태를 모식적으로 나타낸 평면도다.
도 14는 본 발명의 실시예 1에 있어서의 콜렉터?에미터간 전압 VCE(sat)와 전류밀도 JC의 관계의 온도 의존성을 도시한 도면이다.
도 15는 본 발명의 실시예 1에 있어서의 스파이크 밀도와 온 전압의 변화량의 관계를 도시한 도면이다.
도 16은 본 발명의 실시예 1에 있어서의 디바이스의 오퍼레이션 온도와 VCE(sat)의 관계의 스파이크 밀도 의존성을 도시한 도면이다.
도 17은 본 발명의 실시예 1에 있어서의 콜렉터 전극의 막 두께와 스파이크 밀도의 관계를 도시한 도면이다.
도 18은 도 1의 XVIII-XVIII선에 따른 농도 분포다.
도 19는 도 1의 XIX-XIX선에 따른 농도 분포다.
도 20은 본 발명의 실시예 2에 있어서의 CP,P/CP.N과, VCE(sat) 및 에너지 손실 EOff의 관계를 도시한 도면이다.
도 21은 본 발명의 실시예 2에 있어서의 1200V 클래스의 내압을 갖는 IGBT에 있어서의 CP,P/CP,N과, VCE(sat) 및 리크 전류밀도 JCES의 관계를 도시한 도면이다.
도 22는 본 발명의 실시예 2에 있어서의 VCE(sat)과 JC의 관계의 CP,P/CP,N 의존성을 나타낸 도면이다.
도 23은 본 발명의 실시예 2에 있어서의 SN/SN-과, VCE(sat) 및 항복 전압 BVCES의 관계를 도시한 도면이다.
도 24는 본 발명의 실시예 2에 있어서의 CS,P 및 CP,P와, VCE(sat)의 관계의 온도 의존성을 도시한 도면이다.
도 25는 본 발명의 실시예 2에 있어서의 디바이스의 오퍼레이션 온도와 VCE(sat)의 관계의 CS,P 및 CP,P 의존성을 도시한 도면이다.
도 26은 본 발명의 실시예 2에 있어서의, 5×1015≤CS,P, 1×1016≤CP,P의 경우의 JC-VCE 특성의 온도 의존성을 도시한 도면이다.
도 27은 본 발명의 실시예 2에 있어서의, 5×1015>CS,P, 1×1016>CP,P의 경우의 JC-VCE 특성의 온도 의존성을 도시한 도면이다.
도 28은 본 발명의 실시예 2에 있어서의 DP,N 또는 DN-과, VCE(sat) 및 BVCES의 관계를 도시한 도면이다.
도 29는 도 1의 XVIII-XVIII선에 따른 농도 분포의 다른 예다.
도 30은 본 발명의 실시예 2에 있어서의 SN*/SN와 VCE(sat)의 관계를 도시한 도면이다.
도 31은 본 발명의 실시예 2에 있어서의 제2주면으로부터의 깊이 x와 VCE(sat)의 관계를 나타낸 도면이다.
도 32는 본 발명의 실시예 2에 있어서의 τx/τN-와 VCE(sat)의 관계를 도시한 도면이다.
도 33은 본 발명의 실시예 2에 있어서의 제2주면으로부터의 깊이 x와 캐리어 라이프타임의 관계의 일례를 도시한 도면이다.
도 34는 본 발명의 실시예 2에 있어서의 레이저 어닐의 출력 및 확산로의 온도와, 캐리어 라이프타임의 관계를 도시한 도면이다.
도 35는 본 발명의 실시예 2에 있어서의 이온 주입량과, 캐리어 활성화율, VCE(sat) 및 BVCES의 관계를 도시한 도면이다.
도 36은 본 발명의 실시예 3에 있어서의 반도체 기판의 제2주면을 모식적으로 나타낸 확대 단면도다.
도 37은 본 발명의 실시예 3에 있어서의 중심선 평균 거칠기 Ra 및 최대 높이 Rmax과, 파괴강도 및 캐리어 라이프타임의 관계를 도시한 도면이다.
도 38은 본 발명의 실시예 3에 있어서의 Ra 및 Rmax과, JCES 및 VCE(sat)의 관계를 도시한 도면이다.
도 39는 본 발명의 실시예 4에 있어서의 반도체장치의 MOS 트랜지스터 부분의 구성을 나타낸 단면도다.
도 40은 본 발명의 실시예 4에 있어서의 반도체장치의 제1 변형예의 구성을 나타낸 단면도다.
도 41은 본 발명의 실시예 4에 있어서의 반도체장치의 제2 변형예의 구성을 나타낸 단면도다.
도 42는 본 발명의 실시예 4에 있어서의 반도체장치의 제3 변형예의 구성을 나타낸 단면도다.
도 43은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 44는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 45는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 46은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 47은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 48은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 49는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 50은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 51은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 52는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 53은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 54는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 55는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 56은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 57은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 58은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 59는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 60은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 61은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 62는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 63은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 64는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 65는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 66은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 67은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 68은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 69는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 70은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 71은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 72는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 73은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 74는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 75는 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 76은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 77은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 78은 본 발명의 실시예 5에 있어서의 MOS 트랜지스터 구조의 파생 구조를 나타낸 개략 단면도다.
도 79는 본 발명의 실시예 6에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 80은 본 발명의 실시예 6에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 81은 본 발명의 실시예 6에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 82는 본 발명의 실시예 6에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 83은 본 발명의 실시예 6에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 84는 도 79～도 83에 나타낸 구성에 있어서의 게이트 전극(5a)의 바로 아래의 캐리어(n형 불순물)의 농도 분포를 모식적으로 도시한 도면이다.
도 85는 n형 불순물 확산 영역을 형성한 경우와 형성하지 않은 경우에 있어서의, VCE과 JC의 관계를 도시한 도면이다.
도 86은 본 발명의 실시예 6에 있어서의 SN14a/SN-과, VCE(sat), JC,Break 및 VG,Break의 관계를 도시한 도면이다.
도 87은 본 발명의 실시예 7에 있어서의 반도체장치의 레이아웃를 나타낸 평면도다.
도 88은 도 87의 LXXXVIII-LXVIII선에 따른 단면도다.
도 89는 도 87의 LXXXIX-LXXXIX선에 따른 단면도다.
도 90은 도 88의 XC-XC선에 따른 불순물 농도 분포다.
도 91은 본 발명의 실시예 7에 있어서의 Y/X과 BVCES의 관계를 도시한 도면이다.
도 92는 본 발명의 실시예 7에 있어서의 DT와 BVCES의 관계, 및 DT와 EP/CS 또는 EP/N-의 관계를 도시한 도면이다.
도 93은 본 발명의 실시예 7에 있어서의 DT,Pwell 및 BVCES의 관계를 나타낸 도면이다.
도 94는 본 발명의 실시예 7에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 95는 본 발명의 실시예 7에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 96은 WCS 및 XCS과 VCE 및 ESC의 관계를 도시한 도면이다.
도 97은 본 발명의 실시예 7에 있어서의 반도체장치에 있어서의 n형 에미터 영역(3) 및 p+ 불순물 확산 영역(6)의 레이아웃을 나타낸 평면도다.
도 98은 본 발명의 실시예 7에 있어서의 반도체장치에 있어서의 n형 에미터 영역(3) 및 p+ 불순물 확산 영역(6)의 레이아웃의 변형예를 나타낸 평면도다.
도 99는 본 발명의 실시예 7에 있어서의 α과 VCE(sat) 및 ESC의 관계를 도시한 도면이다.
도 100은 본 발명의 실시예 8에 있어서의 게이트 패드의 레이아웃을 모식적으로 나타낸 평면도다.
도 101은 게이트 전압의 발진현상을 설명하기 위한 도면이다.
도 102는 게이트 전압의 발진현상을 설명하기 위한 도면이다.
도 103은 본 발명의 실시예 9에 있어서의 IGBT의 주접합에 브레이크다운 전압보다도 조금 낮은 역바이어스를 인가했을 때의 도 1의 XIX-XIX선에 따른 전계강도 분포를 모식적으로 도시한 도면이다.
도 104는 본 발명의 실시예 9에 있어서의 접합면의 전계강도와 항복 전압의 관계를 도시한 도면이다.
부호의 설명
1 n- 드리프트층, 1a 게이트용 홈, 1b 에미터용 홈, 2 p형 보디 영역, 3 n형 에미터 영역 또는 n형 불순물 확산 영역, 4, 4a 게이트 절연막, 4b 에미터용 절연막, 4b 에미터용 절연막, 5 도전층, 5a 게이트 전극, 5b 에미터용 도전층, 6 p+ 불순물 확산 영역, 7 n형 버퍼 영역, 7a n형 중간층, 8 p형 콜렉터 영역, 9, 22A, 22B 절연막, 9a 콘택홀, 10 배리어 메탈층, 11 에미터 전극, 11a 게이트 전극 배선, 12, 12a 콜렉터 전극, 14, 14a n형 불순물 확산 영역, 15 패시베이션 막, 21a, 21b 실리사이드층, 28 게이트 패드, 28a 저항체, 31 마스크층, 32, 33 실리콘 산화막, 32a 희생 산화막, 41 p형 불순물 확산 영역
이하, 본 발명의 실시예에 대해 도면에 근거하여 설명한다.
(실시예 1)
도 1은, 본 발명의 실시예 1에 있어서의 반도체장치의 구성을 나타낸 개략 단면도다. 도 1을 참조하여, 본 실시예의 반도체장치는, 예를 들면 600～6500V의 내압을 갖는 반도체장치를 상정하면, 50～800㎛의 두께 t1를 갖는 반도체 기판에 형성된 트렌치형 IGBT다. 반도체 기판은 서로 대향하는 제1주면(윗면) 및 제2주면(밑면)을 갖고 있다. n- 드리프트층(드리프트 확산층)(1)은, 예를 들면 600～6500V의 내압을 갖는 반도체장치를 상정하면, 1×1012～1×1015cm-3의 농도를 갖고 있다. 이 반도체 기판의 제1주면측에, 예를 들면 농도가 약 1×1015～1×1018cm-3이고 제1주면으로부터의 확산 깊이가 약 1.0～4.0㎛인 p형 반도체로 이루어진 p형 보디 영역(2)이 형성되어 있다. p형 보디 영역(2)(보디 확산층) 내부의 제1주면에는, 예를 들면 농도가 1×1018～1×1020cm-3이고, 제1주면으로부터의 확산 깊이가 약 0.3～2.0㎛인 n형 반도체로 이루어진 n형 에미터 영역(3)이 형성되어 있다. 이 n형 에미터 영역(3)(제2에미터 확산층)과 인접하도록 제1주면에는, p형 보디 영역(2)에의 저저항 콘택을 취하기 위한 p+ 불순물 확산 영역(6)(제1에미터 확산층)이, 예를 들면 1×1018～1×1020cm-3 정도의 농도이고, 제1주면으로부터의 확산 깊이가 n형 에미터 영역(3)의 깊이 이하로 형성되어 있다.
제1주면에는, n형 에미터 영역(3)과 p형 보디 영역(2)을 꿰뚫고 나가 n- 드리프트층(1)에 이르는 게이트용 홈(1a)이 형성되어 있다. 이 게이트용 홈(1a)은, 제1주면으로부터 예를 들면 3～10㎛의 깊이를 갖고 있고, 게이트용 홈(1a)의 피치는, 예를 들면 2.0㎛～6.0㎛이다. 이 게이트용 홈(1a)의 내표면에는, 게이트 절연막(4a)이 형성되어 있다. 이 게이트 절연막(4a)은, 예를 들면 게이트 절연막의 특성, 신뢰성 및 디바이스 수율을 향상시킬 목적으로, CVD법에 의해 형성된 실리콘 산화막과 열산화법에 의해 형성된 실리콘 산화막 또는 질소가 Si/SiO2 계면에서 편석되어 있는(segregated) 실리콘 질화 산화막과의 2의 적층 구조를 갖고 있다.
게이트용 홈(1a) 내부를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘이나, W/TiSi2 등의 금속 재료로 이루어진 게이트 전극(5a)이 형성되어 있다. 이때, 게이트 전극(5a)의 저저항화를 위해 게이트 전극(5a)의 표면에 실리사이드층(예를 들면 TiSi2, CoSi 등)이 형성되어 있어도 된다. 이 게이트 전극(5a)의 윗면에는, 예를 들면 실리콘 산화막으로 이루어진 절연막(22A)이 형성되어 있다. 또한, 게이트 전극(5a)은, 게이트 전위 G를 제공하는 제어 전극에 전기적으로 접속되어 있다. 이때, 게이트 전극(5a)은 제1주면측에 형성되어 있으면 된다.
이와 같이 게이트용 홈(1a)과 게이트 절연막(4a)과 게이트 전극(5a)으로 게이트 트렌치가 구성되어 있다. 또한, n- 드리프트층(1)과 n형 에미터 영역(3)과 게이트 전극(5a)으로부터, n- 드리프트층(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하고, 게이트 절연막(4a)을 사이에 끼워 게이트 전극(5a)과 대향하는 p형 보디 영역(2)의 부분을 채널로 하는 절연 게이트형 전계 효과 트랜지스터부(여기에서는, MOS 트랜지스터)가 구성되어 있다. 즉, 이 MOS 트랜지스터는, 게이트 전극(5a)에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 채널의 전계에 의해 에미터 전극(11)과 콜렉터 전극(12) 사이의 전류를 제어한다. 이 MOS 트랜지스터가 제1주면에는 복수개 배치되어 있다.
제1주면 위에는, 예를 들면 실리케이트 글래스로 이루어진 절연막(9)과, CVD법에 의해 형성된 실리콘 산화막으로 이루어진 절연막(22B)이 형성되어 있고, 이들 절연막 9, 22B에는 제1주면에 이르는 콘택홀(9a)이 설치되어 있다. 콘택홀(9a)의 내표면 및 절연막 9, 22B의 윗면을 따르도록 배리어 메탈층(10)이 형성되어 있다. 이 배리어 메탈층(10)과 반도체 기판의 접하는 부분에는 실리사이드층(21a)이 형성되어 있다. 이 배리어 메탈층(10) 및 실리사이드층(21a)을 거쳐, n형 에미터 영역(3) 및 p+ 불순물 확산 영역(6)에는, 에미터 전위 E를 주는 에미터 전극(11)(제1전극)이 전기적으로 접속되어 있다. 이때, 에미터 전극(11)은 제1주면측에 형성되어 있으면 된다.
또한, 반도체 기판의 제2주면측에는 p형 콜렉터 영역(8)(콜렉터 확산층)과, n형 버퍼 영역(7)(버퍼 확산층)이 형성되어 있다. p형 콜렉터 영역(8)에는 콜렉터 전위 C를 주는 콜렉터 전극(12)(제2전극)이 전기적으로 접속되어 있다. 콜렉터 전극(12)은 반도체 기판의 제2주면측에 형성되어 있고, 콜렉터 전위 C를 준다. 이 콜렉터 전극(12)의 재질은, 예를 들면 알루미늄 화합물이다. n형 버퍼 영역(7)은, p형 콜렉터 영역(8)보다도 제1주면측에 형성되어 있다. n- 드리프트층(1)은 n형 버퍼 영역(7)보다도 낮은 불순물 농도를 갖고 있고, 또한 n형 버퍼 영역(7)과 인접해서 n형 버퍼 영역(7)보다도 제1주면측에 위치하고 있다. p형 콜렉터 영역(8)과, n형 버퍼 영역(7)과, n- 드리프트층(1)에 의해 콜렉터 영역이 구성되어 있다.
특히 n형 버퍼 영역(7)을 설치함으로써, n형 버퍼 영역(7)이 없는 경우에 비해, 주접합 리크 특성이 감소하고, 내압이 상승한다. 또한, 턴오프시의 IC의 파형에서 테일 전류가 적어지고, 그 결과, 스위칭 손실(EOFF)이 저감한다.
또한, n형 버퍼 영역(7)의 확산 깊이가 얕아지는 것은, MOS 트랜지스터측의 불순물 확산 영역이 형성된 후에 n형 버퍼 영역(7)을 형성하기 때문이다. 즉, MOS 트랜지스터측의 불순물 확산 영역에의 고온 열처리에 의한 악영향을 억제하기 위해, n형 버퍼 영역(7)을 형성할 때에, 저온 어닐 기술, 또는 레이저 어닐과 같이 국소적으로 고온화하는 어닐링 기술을 사용하기 때문이다.
본 실시예의 반도체장치에 있어서는, 예를 들면 인버터 접속시에는, 에미터 전위를 기준으로, 제어 전극의 게이트 전위 G는 오프 상태에서는 -15V로, 온 상태에서는 +15V로 설정된 펄스 형상의 제어신호이며, 콜렉터 전극(12)의 콜렉터 전위 C는 게이트 전위 G에 따라 대략 전원전압과 포화 전압 사이의 전압으로 된다.
다음에, 본 실시예의 제조방법에 대해 설명한다.
도 2～도 11은, 본 발명의 실시예 1에 있어서의 반도체장치의 제조방법을 공정순으로 나타낸 개략 단면도다. 우선, 도 2를 참조하여, n- 드리프트층(1)을 포함하는 반도체 기판의 제1주면에, 예를 들면 피크 농도가 1×1015～1×1018cm-3, 제1주면으로부터의 확산 깊이가 1.0～4.0㎛인 p형 보디 영역(2)이 형성된다. 다음에, 제1주면 위에, 마스크층(31)이 형성된다.
도 3을 참조하여, 마스크층(31)이 패터닝된다. 이 패터닝된 마스크층(31)을 마스크로 하여, 예를 들면 이온 주입 등이 실행되는 것에 의해, p형 보디 영역(2) 내부의 제1주면에 표면 농도가 1.0×1018～1.0×1020cm-3, 제1주면으로부터의 확산 깊이가 0.3～2.0㎛인 n형 에미터 영역(3)이 형성된다. 그후, 마스크층(31)이 제거된다.
도 4를 참조하여, 제1주면 위에, 예를 들면 열산화에 의해 형성된 실리콘 산화막 32와, CVD법에 의해 형성된 실리콘 산화막 33이 순서대로 형성된다. 이 실리콘 산화막 32, 33이, 통상의 사진제판 기술 및 에칭 기술에 의해 패터닝된다. 이 패터닝된 실리콘 산화막 32, 33을 마스크로 하여 반도체 기판에 이방성 에칭이 실시된다. 이에 따라, n형 에미터 영역(3)과 p형 보디 영역(2)을 꿰뚫고 나가서 n- 드리프트층(1)에 이르는 게이트용 홈(1a)이 형성된다.
도 5를 참조하여, 등방성 플라스마 에칭 및 희생 산화 등의 처리를 행하는 것에 의해, 게이트용 홈(1a)의 개구부와 저부가 둥글게 되고, 또한 게이트용 홈(1a)의 측벽의 요철이 평탄화된다. 또한, 상기한 희생산화에 의해, 게이트용 홈(1a)의 내표면에 희생 산화막(32a)이 열산화막(32)과 일체화하도록 형성된다. 이와 같이 등방성 플라스마 에칭 및 희생산화를 행함으로써, 게이트용 홈(1a)의 내표면에 형성되는 게이트 절연막의 특성을 향상시키는 것이 가능해진다. 그후, 산화막 32, 32a, 33이 제거된다.
도 6을 참조하여, 상기 산화막의 제거에 의해, 반도체 기판의 제1주면 및 게이트용 홈(1a)의 내표면이 노출된다.
도 7을 참조하여, 게이트용 홈(1a)의 내표면 및 제1주면을 따르도록, 예를 들면 실리콘 산화막으로 이루어진 게이트 절연막(4a)이 형성된다. 게이트용 홈(1a) 내부를 매립하도록, 예를 들면 인이 고농도로 도입된 다결정 실리콘 또는 불순물이 도입되어 있지 않은 다결정 실리콘에 인이 이온 주입에 의해 도입된 재료나, W(텅스텐)/TiSi2(티타늄 실리사이드) 등의 금속 재료로 이루어진 도전층(5)이 표면 전체면에 형성된다.
이때, 게이트 절연막(4a)으로서는, 게이트 절연막으로서의 특성, 신뢰성 및 디바이스 수율을 향상시킬 목적으로, CVD법에 의해 형성한 실리콘 산화막과 열산화에 의해 형성한 실리콘 산화막 또는 질소가 실리콘과 산화 실리콘의 계면에서 편석한 질화 산화막으로 이루어진 적층 구조가 사용되는 것이 바람직하다.
그후, 통상의 사진제판 기술 및 에칭 기술에 의해, 도전층(5)이 패터닝된다.
도 8을 참조하여, 이 패터닝에 의해, 도전층이 게이트용 홈(1a) 내부에 잔존되어 게이트 전극(5a)이 형성된다. 여기에서, 게이트 전극(5a)의 저저항화를 위해 게이트 전극(5a)의 표면에 실리사이드층(예를 들면 TiSi2, COSi 등)이 형성되어도 된다. 그후, 게이트 전극(5a)의 윗면이 산화됨으로써, 예를 들면 실리콘 산화막으로 이루어진 절연막(22A)이 형성된다. 그후, 예를 들면 제1주면에 있어서의 표면농도가 1.0×1018～1.0×1020cm-3, 제1주면으로부터의 확산 깊이가 n형 에미터 영역(3)보다도 얕은 p+ 불순물 확산 영역(6)이 형성된다.
도 9를 참조하여, 제1주면 위에 예를 들면 실리케이트 글래스로 이루어진 절연막(9)과, CVD법에 의해 형성한 실리콘 산화막으로 이루어진 절연막(22B)이 순서대로 형성된다. 이 절연막 9, 22B에, 통상의 사진제판 기술 및 에칭 기술에 의해 콘택홀(9a)이 형성된다.
도 10을 참조하여, 예를 들면 금속층으로 이루어진 배리어 메탈층(10)이 스퍼터링법에 의해 형성된다. 그후, 램프 어닐이 실시되어 배리어 메탈층(10)과 반도체 기판과의 접촉부에 실리사이드층(21a)이 형성된다. 그후, 에미터 전극(11)이 형성된다.
도 11을 참조하여, 반도체 기판의 제2주면측의 n- 드리프트층(1)이 연마된다. 이 연마에 의해, 반도체 기판의 두께 t1는, MOS 트랜지스터의 필요한 내압에 따라 조정된다. 예를 들면 600V～6500V의 내압을 갖는 IGBT를 제조하기 위해서는, n- 드리프트층(1)의 두께 t3(도 1)은 50～800㎛이 된다. 연마후에는, 연마된 면의 결정성을 회복하기 위해, 반도체 기판의 제2주면의 에칭 등이 행해진다.
그후, 반도체 기판의 제2주면에 예를 들면 이온 주입법에 의해 n형 불순물 및 p형 불순물을 주입한 후에, 불순물을 확산시킨다. 또는, n형 불순물 및 p형 불순물을 주입한 직후에, 각각의 불순물의 주입 깊이에 따른 열처리를 행한다. 그 결과, n형 버퍼 영역(7) 및 p형 콜렉터 영역(8)이 형성된다. 더구나 콜렉터 전극(12)이 형성되어 도 1에 나타낸 반도체장치가 완성된다. 콜렉터 전극(12)은, 예를 들면 알루미늄 그 이외의, p형 콜렉터 영역(8)과의 오믹 접촉성이 얻어지는 금속 재료로 이루어진다.
이때, 본 실시예에 있어서는, 도 11에 나타낸 것과 같이 에미터 전극(11)을 형성한 후에 n- 드리프트층(1)의 제2주면을 연마하고, n형 버퍼 영역(7) 및 p형 콜렉터 영역(8)을 형성해도 된다. 또한, 도 2에 나타낸 것과 같이 p형 보디 영역(2)을 형성하기 전에 제2주면을 연마해도 된다. 또한, 도 9에 나타낸 것과 같이 콘택홀(9a)의 개구후 또는 개구전에 제2주면을 연마하고, n형 버퍼 영역(7) 및 p형 콜렉터 영역(8)을 형성해도 된다.
본 실시예에 있어서, 반도체 기판과 콜렉터 전극(12)의 계면에 있어서의 스파이크 밀도(p형 콜렉터 영역(8)을 형성하는 반도체 재료와 콜렉터 전극(12) 내부의 p형 콜렉터 영역(8)측의 금속 재료의 반응에 의해 형성되는 합금으로 이루어진 스파이크의 밀도)는 0 이상 3×108개/㎠ 이하이다.
도 12 및 도 13은, 스파이크가 형성된 p형 콜렉터 영역과 콜렉터 전극의 계면의 상태를 모식적으로 도시한 도면이다. 도 12는 단면도, 도 13은 평면도이다. 도 12 및 도 13을 참조하여, p형 콜렉터 영역(8)과 콜렉터 전극(12)의 계면에는, 통상, 복수의 스파이크가 형성되어 있다. 스파이크란, 콜렉터 전극(12)을 구성하는 재료와 p형 콜렉터 영역(8)을 구성하는 재료의 합금으로 이루어진, 예를 들면 사각뿔이나 팔각뿔의 형상을 갖는 돌기(또는 오목부)이다. 여기에서, 콜렉터 전극(12)이 다층막으로 형성되어 있는 경우에는, 스파이크는, p형 콜렉터 영역(8)에 직접 접촉하는 층(12a)을 구성하는 재료와 p형 콜렉터 영역(8)을 구성하는 재료의 합금으로 형성된다.
스파이크 밀도는, 예를 들면 이하의 방법에 의해 측정된다. 처음에, 약액을 사용하여 콜렉터 전극(12)을 용해하여, 반도체 기판으로부터 제거한다. 그리고, 노출된 반도체 기판의 제2주면을 현미경으로 관찰하여, 제2주면에 존재하는 사각뿔이나 팔각뿔 등의 오목부의 개수를 센다. 그 결과, 얻어진 개수를 관찰한 면적으로 나눈 값을 스파이크 밀도로 정의한다.
스파이크 밀도가 커지면, 저온(298K 이하)에서의 p형 콜렉터 영역(8)의 불순물의 이온화율이 저하하고, p형 콜렉터 영역(8)으로부터 n형 버퍼 영역(7)으로의 캐리어(홀)의 실효적인 주입 효율이 저하한다. 이 때문에, IGBT의 JC-VCE 특성은 스파이크 밀도에 의존한다.
스파이크 밀도를 0 이상 3×108개/㎠ 이하로 함으로써, 이하의 효과를 얻을 수 있다. 도 14는, 본 발명의 실시예 1에 있어서의 콜렉터?에미터간 전압과 전류밀도의 관계의 온도 의존성을 도시한 도면이다. 도 14를 참조하여, VCE(sat)은, 임의의 정격 전류밀도에 대응하는 에미터?콜렉터간 전압이다. 298K 및 398K의 온도에서는, 스파이크 밀도가 3×108개/㎠ 이상인 경우에도 3×108개/㎠ 이하인 경우에도 거의 동일한 곡선으로 되고 있다. 한편, 233K의 온도에서는, 스파이크 밀도가 3×108개/㎠ 이하인 경우의 에미터?콜렉터간 전압이 현저하게 증가하고 있다.
도 15는, 본 발명의 실시예 1에 있어서의 스파이크 밀도와 온 전압의 변화량의 관계를 도시한 도면이다. 도 15는, p형 콜렉터 영역(8) 및 n형 버퍼 영역(7)의 조건(농도, 깊이)을 일정하게 한 경우의 결과다. 또한, 도 15에 있어서의 온 전압의 변화량 ΔVon은, 298K에 있어서의 콜렉터?에미터간 전압 VCE(sat)(298K)로부터 233K에 있어서의 콜렉터?에미터간 전압 VCE(sat)(233K)을 뺀 값이다. 도 15를 참조하여, 스파이크 밀도 Dspike가 3×108개/㎠ 이하인 경우에는, 298K에 있어서의 콜렉터?에미터간 전압 VCE(sat)은, 233K에 있어서의 콜렉터?에미터간 전압 VCE(sat) 이상의 값이다. 한편, 스파이크 밀도 Dspike가 3×108개/㎠을 초과하는 경우에는, 298K에 있어서의 콜렉터?에미터간 전압 VCE(sat)은, 233K에 있어서의 콜렉터?에미터간 전압 VCE(sat) 미만의 값이 된다.
도 16은, 본 발명의 실시예 1에 있어서의 디바이스의 오퍼레이션 온도와 콜렉터?에미터간 전압의 관계의 스파이크 밀도 의존성을 도시한 도면이다. 도 16을 참조하여, 스파이크 밀도 Dspike가 3×108개/㎠ 이하인 경우에는, 전압 VCE(sat)의 온도 의존성이 양인 것에 대해, 스파이크 밀도 Dspike가 3×108개/㎠ 이상인 경우에는, 298K 미만의 영역에서 전압 VCE(sat)의 온도 의존성이 음이다.
이상에서, 본 실시예와 같이 반도체 기판과 콜렉터 전극(12)의 계면에 있어서의 스파이크 밀도를 0 이상 3×108개/㎠ 이하로 함으로써, 콜렉터?에미터간 전압 VCE의 온도 의존성을 양으로 할 수 있다. 그 결과, IGBT를 병렬적으로 동작시키는 경우에, 전압 VCE가 낮은 IGBT에의 전류의 집중이 없어져, 병렬적인 동작에 적합한 반도체장치를 얻을 수 있다.
스파이크 밀도는, 예를 들면 콜렉터 전극의 재질, 열처리 조건, 또는 콜렉터 전극의 막 두께에 의해 제어할 수 있다. 콜렉터 전극의 재질로서는, Al, AISi, Ti, 및 금속을 포함하는 실리사이드가 적합하다. 금속을 포함하는 실리사이드로서는, Ti를 포함하는 실리사이드, Ni를 포함하는 실리사이드, 또는 Co를 포함하는 실리사이드를 들 수 있다. 또한, 콜렉터 전극의 재질로서는, 예를 들면 Al이나 AISi 등의, 접촉하는 반도체층(도 1에서는 p형 콜렉터 영역(8))과의 사이에서 오믹 저항성을 표시하는 재료가 바람직하다. 반도체 기판의 재질로서는, Si, SiC, GaN, 또는 Ge가 적합하다. 특히 콜렉터 전극으로서 실리사이드를 사용한 경우에는, 반도체 기판과 콜렉터 전극의 계면에 스파이크가 존재하지 않게 된다. 실리사이드로 이루어진 콜렉터 전극은, Si, SiC, GaN, 또는 Ge 등으로 이루어진 반도체 기판의 제2주면에 Ti, Co, 또는 Ni 등으로 이루어진 금속을 형성하고, 열처리를 실시함으로써 형성된다.
또한, 콜렉터 전극의 막 두께는 200nm 이상인 것이 바람직하다. 도 17은, 본 발명의 실시예 1에 있어서의 콜렉터 전극의 막 두께와 스파이크 밀도의 관계를 도시한 도면이다. 도 17을 참조하여, 콜렉터 전극의 막 두께가 200nm 이상인 경우에는, 스파이크 밀도가 3×108개/㎠ 이하로 되고 있다. 한편, 제조 한계의 관점에서, 콜렉터 전극의 막 두께는 10000nm 이하인 것이 바람직하다.
상기한 것과 같은, 콜렉터 전극의 재질, 열처리 조건, 또는 콜렉터 전극의 막 두께를 적절히 조합함으로써, 스파이크 밀도를 0 이상 3×108개/㎠ 이하로 할 수 있다.
이때, 본 실시예에 있어서는 도 1에 나타낸 구성을 갖는 IGBT인 경우에 대해서 나타냈다. 그러나, 본 발명의 반도체장치는, 도 1의 구성의 것에 한정되지 않고, 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과, 소자를) 구비한 것이면 된다. 이 소자는, 제1주면측에 형성된 게이트 전극과, 제1주면측에 형성된 제1전극과, 상기 제2주면에 접촉해서 형성된 제2전극을 갖고 있다. 이 소자는, 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 채널의 전계에 의해 제1전극과 상기 제2전극 사이의 전류를 제어한다. 더구나, 다이오드와 같은 디바이스 구조이어도 된다.
(실시예 2)
도 18은, 도 1의 XVIII-XVIII선에 따른 농도 분포다. 도 19는, 도 1의 XIX-XIX선에 따른 농도 분포다. 이때, 도 18에는, 종래에 있어서의 p형 불순물 또는 n형 불순물의 농도 분포도 함께 표시되어 있다.
도 18 및 도 19를 참조하여, 농도 CS,P는, 콜렉터 전극(12)과 p형 콜렉터 영역(8)의 계면(반도체 기판의 제2주면)에 있어서의 p형 콜렉터 영역(8)의 불순물 농도이며, 농도 CP,P은, p형 콜렉터 영역(8)의 불순물 농도의 최대값이다. 농도 CP,N은, n형 버퍼 영역(7)의 불순물 농도의 최대값이다. 농도 Csub은, n- 드리프트층(1)의 불순물 농도다. 깊이 DP는, p형 콜렉터 영역(8)과 n형 버퍼 영역(7)의 접합면까지의 제2주면으로부터의 깊이이다. 깊이 DP,N은, n형 버퍼 영역(7)에 있어서의 농도 CP,N이 되는 위치까지의 제2주면으로부터의 깊이다. 깊이 DN-은, n형 버퍼 영역(7)과 n- 드리프트층(1)의 접합면까지의 제2주면으로부터의 깊이다. 이때, 후술하는 도 29에 도시한 것과 같이 n형 중간층(7a)이 형성되어 있을 경우에는, 깊이 DN는, n형 버퍼 영역(7)과 n형 중간층(7a)의 접합면의 제2주면으로부터의 깊이다. τP은 p형 콜렉터 영역(8)의 캐리어 라이프타임이며, τN는 n형 버퍼 영역(7)의 캐리어 라이프타임이며, τN-는 n- 드리프트층(1)의 캐리어 라이프타임이다. τx은 제2주면으로부터 x의 깊이에 있는 위치의 캐리어 라이프타임이다. SN은 n형 버퍼 영역(7)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)이며, SN-은 n- 드리프트층(1)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)이다. 원하는 영역에 있어서의 불순물의 단위면적당의 원자수는, 그 영역에 있어서의 불순물 농도 프로파일을 깊이 방향 전체에 걸쳐 적분함으로써 구해진다.
본원 발명자는, p형 콜렉터 영역(8)과 n형 버퍼 영역(7)과 n- 드리프트층(1)의 관계를 이하의 조건으로 하는 것에 의해, IGBT의 이상 동작을 억제할 수 있다는 것을 발견하였다. 여기에서, IGBT의 이상동작을 억제한다란, 이하의 내용을 의미하고 있다.
a. 298K 이하의 온도에서 JC-VCE 특성에 스냅 백(snap back) 특성이 발생하지 않을 것.
b. 298K 이하의 저온에서도 IGBT가 온할 것.
c. 원하는 내압을 갖거나, 또는 398K 이상에 있어서 IGBT가 열 폭주하지 않을 것.
도 20은, 본 발명의 실시예 2에 있어서의 CP,P/CP,N과, VCE(sat) 및 턴오프시의 에너지 손실 EOff의 관계를 도시한 도면이다. EOff란, 스위칭 디바이스가 턴오프할 때의 에너지 손실이다. Vsnap-back이란, 스냅 백 특성이 발생하였을 경우의 도 22 중에 나타낸 포인트 A에서의 콜렉터?에미터간 전압이다. 도 21은, 본 발명의 실시예 2에 있어서의 IGBT에 있어서의 CP,P/CP,N과, VCE(sat) 및 리크 전류밀도 JCES의 관계를 도시한 도면이다. 리크 전류밀도 JCES란, 게이트?에미터 사이를 쇼트한 상태에서의 콜렉터?에미터 사이의 리크 전류밀도다. 도 20 및 도 21을 참조하여, n형 버퍼 영역(7)의 불순물 농도의 최대값에 대한 p형 콜렉터 영역(8)의 불순물 농도의 최대값의 비 CP,P/CP,N이 CP,P/CP,N<1인 경우에는, 스냅 백 특성이 발생하고, 그것에 따르는 스냅 백 전압 Vsnap-back이 발생한다. 그 결과, 도 22에 나타낸 것과 같이 CP,P/CP,N<1인 경우에는, 임의의 전류밀도에 대한 VCE(sat)이 증가한다. 또한, CP,P/P,N>1×103인 경우에는, JCES가 증가하여, IGBT의 열 폭주가 발생한다. 이상으로부터, IGBT의 이상동작을 억제하기 위해서는, 1≤CP,P/CP,N≤1×103인 것이 바람직하다.
도 23은, 본 발명의 실시예 2에 있어서의 SN/SN-과, VCE(sat) 및 항복 전압 BVCES의 관계를 도시한 도면이다. 항복 전압 BVCES란, 콜렉터?에미터 사이를 쇼트시킨 상태에서의 콜렉터?에미터 사이의 항복 전압이다. 도 23을 참조하여, n- 드리프트층(1)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)에 대한 n형 버퍼 영역(7)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)의 비 SN/SN-가 0.05≤SN/SN-인 경우에는, 높은 항복 전압 BVCES가 얻어지고 있다. 또한, SN/SN-가 SN/SN-≤100인 경우에는, 스냅 백 특성이 억제되고 있고, 또한 에미터?콜렉터간 전압 VCE(sat)도 낮게 억제되고 있다. 이상으로부터, IGBT의 이상동작을 억제하고, 병렬 동작을 가능하게 하기 위해서는, 0.05≤SN/SN-≤100인 것이 바람직하다.
도 24는, 본 발명의 실시예 2에 있어서의 CS,P 및 CP,P과, VCE(sat)의 관계의 온도 의존성을 도시한 도면이다. 도 24를 참조하여, 233K, 298K, 및 398K 어느 온도의 경우에도, 5×1015≤CS,P, 1×1016≤CP,P로 함으로써, 에미터?콜렉터간 전압 VCE(sat)이 크게 저하하고 있다. 또한, 제조 한계를 고려하면, CS,P≤1.0×1022cm-3, CP,P≤1.0×1022cm-3인 것이 바람직하다.
도 25는, 본 발명의 실시예 2에 있어서의 디바이스의 오퍼레이션 온도와 VCE(sat)의 관계의 CS,P 및 CP,P 의존성을 도시한 도면이다. 도 26 및 도 27은, 본 발명의 실시예 2에 있어서의 JC-VCE 특성의 온도 의존성을 도시한 도면이다. 도 24～도 27을 참조하여, 5×1015≤CS,P, 1×1016≤CP,P의 경우에는 VCE(sat)의 온도 의존성이 양으로 되는 것을 알 수 있다.
이상에서, IGBT의 이상동작을 억제하기 위해서는, 5×1015≤CS,P, 1×1016≤CP,P인 것이 바람직하다.
도 28은, 본 발명의 실시예 2에 있어서의 DP,N 또는 DN-과, VCE(sat) 및 BVCES의 관계를 도시한 도면이다. 도 28을 참조하여, n형 버퍼 영역(7)에 있어서의 농도 CP,N이 되는 위치까지의 제2주면으로부터의 깊이 DP,N이 0.4㎛≤DP,N인 경우, 또는 n형 버퍼 영역(7)과 n- 드리프트층(1)의 접합면의 제2주면으로부터의 깊이 DN-가 0.4㎛≤DN-인 경우에는, 항복 전압 BVCES 및 낮은 에미터?콜렉터간 전압 VCE(sat)가 얻어지고 있다. 한편, DP,N>50㎛인 경우 또는 DN->50㎛인 경우에는, 스냅 백 특성이 발생하고 있다.
이상에서, IGBT의 이상동작을 억제하기 위해서는, 0.4㎛≤DP,N≤50㎛, 0.4㎛≤DN-≤50㎛인 것이 바람직하다.
도 29는, 도 1의 XVIII-XVIII선에 따른 농도 분포의 다른 예다. 도 29를 참조하여, 콜렉터 영역은 n형 중간층(7a)을 더 갖고 있어도 된다. n형 중간층(7a)의 불순물 농도의 최대값 CP,N*은, n형 버퍼 영역(7)의 불순물 농도의 최대값 CP,N보다도 낮고, n- 드리프트층(1)의 불순물 농도 Csub보다도 높다. 또한 n형 중간층(7a)은, n형 버퍼 영역(7) 및 n- 드리프트층(1)의 양쪽에 접촉하고 있다. 깊이 DN는, n형 버퍼 영역(7)과 n형 중간층(7a)의 접합면의 제2주면으로부터의 깊이다. 깊이 DN*은, n형 중간층(7a)과 n- 드리프트층(1)의 접합면의 제2주면으로부터의 깊이다. SN*은 n형 중간층(7a)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)이다. n형 중간층(7a)은, n형 버퍼 영역(7)의 일부에 불순물 이온을 주입함으로써 형성되어도 된다. 또한, 프로톤의 조사 등의 방법으로, 라이프타임 킬러가 되는 결정 결함을 생성하는 이온을 n형 버퍼 영역(7)의 일부에 주입함으로써 형성되어도 된다.
도 30은, 본 발명의 실시예 2에 있어서의 SN*/SN와 VCE(sat)의 관계를 도시한 도면이다. 도 30을 참조하여, n형 버퍼 영역(7)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)에 대한 n형 중간층(7a)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠)의 비 SN*/SN가 0.5<SN*/SN인 경우에, 스냅 백 특성이 발생하고 있다.
이상에서, IGBT의 이상동작을 억제하기 위해서는, 0<SN*/SN≤0.5인 것이 바람직하다.
도 31은, 본 발명의 실시예 2에 있어서의 제2주면으로부터의 깊이 x와 VCE(sat)과의 관계를 도시한 도면이다. 도 32는, 본 발명의 실시예 2에 있어서 τx/τN-와 VCE(sat)과의 관계를 도시한 도면이다. 도 33은, 본 발명의 실시예 2에 있어서의 제2주면으로부터의 깊이 x와 캐리어 라이프타임의 관계의 일례를 도시한 도면이다. 특히 도 33을 참조하여, 제2주면 근방의 반도체 기판 내에는, p형 콜렉터 영역(8) 및 n형 버퍼 영역(7)을 형성하기 위한 이온 주입시에 결함이 도입된다. n형 버퍼 영역(7)을 형성할 때에는 p형 콜렉터 영역(8)을 형성할 때보다도 깊게 불순물을 주입할 필요가 있기 때문에, n형 버퍼 영역(7)은 p형 콜렉터 영역(8)보다도 고온에서 어닐할 필요가 있다. 그 결과, n형 버퍼 영역(7)에 어닐에 의한 열 스트레스가 발생하여, n형 버퍼 영역(7)의 캐리어 라이프타임 τN은 p형 콜렉터 영역(8)의 캐리어 라이프타임 τP보다도 낮아진다. 또한, n형 버퍼 영역(7) 및 p형 콜렉터 영역(8)의 캐리어 라이프타임은, n- 드리프트층(1)의 캐리어 라이프타임 τN-보다도 낮아진다.
따라서, 특히 제2주변으로부터의 깊이 x가 0.50㎛≤x≤60.0㎛인 영역에 있어서, n- 드리프트층(1)의 캐리어 라이프타임 τN-에 대한 제2주면으로부터 깊이 x의 위치의 캐리어 라이프타임 τx의 비 τxτN-을, 1×10-6≤τx/τN-<1로 함으로써, 특히 도 31 및 도 32에 나타낸 것과 같이, 콜렉터?에미터간 전압 VCE(sat)가 현저하게 저감된다.
여기에서, 캐리어 라이프타임이 저하하는 원인은, p형 콜렉터 영역(8) 및 n형 버퍼 영역(7)을 형성할 때의 이온 주입시에, p형 콜렉터 영역(8) 및 n형 버퍼 영역(7)에 결함이 도입되는 것에 있다. 캐리어 라이프타임을 향상하기 위해서는, 결함이 도입된 부분을 어닐하는 방법이 유효하다. 다음에, 어닐 기술과 캐리어 라이프타임의 관계를 나타낸다.
도 34는, 본 발명의 실시예 2에 있어서의 레이저 어닐의 출력 및 확산로의 온도와, 캐리어 라이프타임의 관계를 도시한 도면이다. 도 34를 참조하여, 확산로에서 어닐을 행하는 경우에는, 확산로의 온도를 지나치게 높게 하면 캐리어 라이프타임이 저하한다. 또한, 레이저 어닐 기술에 있어서 고출력 에너지로 레이저 어닐을 행하는 경우에는, 캐리어 라이프타임의 저하가 일어난다. 또한, 레이저는 반도체 기판의 내부에서 감쇠하는 성질을 갖고 있으므로, 반도체 기판의 제2주면으로부터 p형 콜렉터 영역(8)과 n형 버퍼 영역(7)의 접합면까지의 깊이가 지나치게 깊으면, 레이저 어닐의 출력을 높게 할 필요가 있어, 레이저 어닐에 의해 캐리어 라이프타임을 향상하는 것이 어렵게 된다. 이것을 고려하여, 반도체 기판의 제2주면으로부터 p형 콜렉터 영역(8)과 n형 버퍼 영역(7)의 접합면까지의 깊이는 0보다 크고 1.0㎛ 이하인 것이 바람직하다.
도 35는, 본 발명의 실시예 2에 있어서의 이온 주입량과, 캐리어 활성화율, VCE(sat) 및 BVCES의 관계를 도시한 도면이다. 도 35를 참조하여, n형 버퍼 영역(7) 및 p형 콜렉터 영역(8)의 각각의 활성화율은, n형 버퍼 영역(7) 및 p형 콜렉터 영역(8)의 이온 주입량, 또는 이온의 종류 등에 의존한다. 도 35에서는, p형 콜렉터 영역(8)에 있어서의 활성화율과 n형 버퍼 영역(7)에 있어서의 활성화율이 서로 다르고, p형 콜렉터 영역(8)에 있어서의 활성화율은 n형 버퍼 영역(7)에 있어서의 활성화율보다도 낮아져 있다. 이에 따라, IGBT가 정상적으로 동작하여, 항복 전압 BVCES을 높게 할 수 있다. 특히, p형 콜렉터 영역(8)에 있어서의 활성화율이 0보다 크고 90% 이하인 경우에, 콜렉터?에미터간 전압 VCE(sat)가 크게 저감되고 있다.
이때, 활성화율은, 이하의 식 (1)에서 산출된다.
활성화율: {(SR(spreading-resistance) 측정 등의 방법으로 산출되는 저항값에서 얻어지는 불순물 농도(cm-3))/(SIMS(Secondary Ionization Mass Spectrometer)를 사용해서 측정되는 불순물 농도(cm-3))}×100 …(1)
상기 콜렉터 구조를 사용함으로써, 정상적인 IGBT의 동작을 보장할 수 있고, 높은 내압을 유지할 수 있으며, IGBT의 열 폭주를 억제할 수 있다. 또한, 디바이스 특성을 개선할 때에 N- 드리프트층을 박막화한 후에, VCE(sat)-EOFF의 트레이드오프 특성의 자유도(제어성)를 얻을 수 있다.
(실시예 3)
IGBT의 중요한 디바이스 특성인 VCE(sat)-Eoff 특성을 개선하기 위해서는, n- 드리프트층(1)의 박막화를 행하는 것이 유효하다. 그러나, 도 11에 나타낸 것과 같이 반도체 기판의 제2주면을 연마하는 경우에는, 연마면의 표면 거칠기가, IGBT의 다양한 특성에 영향을 미친다는 것을 본원 발명자는 발견하였다.
도 36은, 본 발명의 실시예 3에 있어서의 반도체 기판의 제2주면을 모식적으로 나타낸 확대 단면도다. 도 36을 참조하여, 본 실시예에 있어서 규정되는 중심선 평균 거칠기란, JIS(Japanese Industrial Standard)에 규정되는 중심선 평균 거칠기 Ra이며, 평균선으로부터의 절대값 편차의 평균값이다. 또한, 최대 높이란, JIS에 규정되는 최대 높이 Rmax이며, 기준 길이에 있어서의 최저의 골짜기 밑바닥으로부터(높이 Hmin) 최대의 산 정상(높이 Hmax)까지의 높이(Rmax=Hmax-Hmin)이다.
도 37은, 본 발명의 실시예 3에 있어서의 중심선 평균 거칠기 및 최대 높이와, 파괴강도 및 캐리어 라이프타임의 관계를 도시한 도면이다. 도 37을 참조하여, 0<Ra≤200nm, 0<Rmax≤2000nm인 경우에는, 높은 파괴강도 및 캐리어 라이프타임을 얻을 수 있다. 또한, 도 38은, 본 발명의 실시예 3에 있어서의 중심선 평균 거칠기 및 최대 높이와, JCES 및 VCE(sat)의 관계를 도시한 도면이다. 도 38을 참조하여, O<Ra≤200nm, 0<Rmax≤2000nm인 경우에는, 낮은 콜렉터?에미터간 전압 VCE(sat) 및 낮은 리크 전류밀도 JCES를 얻을 수 있다.
이상에 의해, 0<Ra≤200nm 또는 0<Rmax≤2000nm으로 함으로써, IGBT의 다양한 특성을 향상할 수 있다.
(실시예 4)
본 실시예에 있어서는, 실시예 1～3의 구성에 의해 얻어지는 효과와 동일한 효과가 얻어지는 MOS 트랜지스터의 구성을 나타낸다.
도 39는, 본 발명의 실시예 4에 있어서의 반도체장치의 MOS 트랜지스터 부분의 구성을 나타낸 단면도다. 도 39를 참조하여, 본 실시예의 MOS 트랜지스터 부분의 구조 D에 있어서는, n- 드리프트층(1)이 p형 보디 영역(2)과 pn 접합을 구성하는 영역 부근에 비교적 고농도의 n형 불순물 확산 영역(14)(매립 확산층)이 설치되어 있는 점에서, 도 1에 나타낸 구조 C와 다르다. n형 불순물 확산 영역(14)은, p형 보디 영역(2)과 n- 드리프트층(1) 사이에 형성되어 있다. 또한, 도시하지 않지만, 도 39의 구조 D의 하부에는, 도 1의 구조 A가 형성되어 있다.
이때, 이 이외의 구성에 대해서는, 도 1에 나타낸 구조 C의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
n형 불순물 확산 영역(14)을 설치한 구성은, 도 39의 구성에 한정되지 않고, 예를 들면 도 40 및 도 41에 나타낸 구성이어도 된다. 즉, 에미터 트렌치가 설치된 구성에 n형 불순물 확산 영역(14)이 설치되어도 된다.
도 40은, 본 발명의 실시예 4에 있어서의 반도체장치의 변형예의 구성을 나타낸 단면도다. 도 40을 참조하여, 이 구조 E에 있어서는, 2개의 MOS 트랜지스터에 끼워지는 영역에 에미터 트렌치가 설치되어 있다. 에미터 트렌치는, 에미터용 홈(1b)과, 에미터용 절연막(4b)과, 에미터용 도전층(5b)으로 구성되어 있다. 에미터용 홈(1b)은, p형 보디 영역(2) 및 n형 불순물 확산 영역(14)을 꿰뚫고 나가 n- 드리프트층(1)에 이르고 있다. 에미터용 절연막(4b)은, 이 에미터용 홈(1b)의 내표면을 따르도록 형성되어 있다. 에미터용 도전층(5b)은, 에미터용 홈(1b) 내부를 매립하도록 형성되어 있고, 그것의 상층의 에미터 전극(11)과 전기적으로 접속되어 있다. 에미터 트렌치는 몇개 형성되어도 되고, 복수의 홈 중에서 적어도 1개의 홈에 게이트 트렌치가 형성되면 된다.
에미터 전극(11)의 하층에는 배리어 메탈층(10)이 형성되어 있고, 이 배리어 메탈층(10)과 에미터용 도전층(5b) 사이에는 실리사이드층(21b)이 형성되어 있다.
2개의 에미터 트렌치에 끼워지는 제1주면에는 p형 보디 영역(2)에의 저저항 콘택을 취하기 위한 p+ 불순물 확산 영역(6)이 형성되어 있고, 그 위에는 실리사이드층(21a)이 형성되어 있다.
이와 같은 구성에 있어서, n- 드리프트층(1)이 p형 보디 영역(2)과 pn 접합을 구성하는 영역 부근에 비교적 고농도의 n형 불순물 확산 영역(14)이 설치되어 있다.
이때, 이 이외의 구성에 대해서는, 도 39에 나타낸 구조 D의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
또한, 도 41에 나타낸 구조 F는, 도 40에 나타낸 구조 E와 비교하여, 에미터 트렌치의 측벽이며, 제1주면에 n형 불순물 확산 영역(3)을 추가한 점에서 다르다.
이때, 이 이외의 구성에 대해서는 도 39에 나타낸 구조 E의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고 그 설명을 생략한다.
도 40 및 도 41에 있어서는, 에미터용 홈(1b) 내부를 매립하는 에미터용 도전층(5b)이 에미터 전위로 되는 경우에 대해 설명했지만, 이 에미터용 도전층(5b)은 플로팅 전위를 갖고 있어도 된다. 그 구성을 이하에서 설명한다.
도 42를 참조하여, 에미터용 홈(1b) 내부를 매립하는 에미터용 도전층(5b)이 에미터 전극(11)과 전기적으로 분리되어 있고, 플로팅한 전위를 갖고 있다. 이 경우, 에미터용 홈(1b) 내부를 매립하는 에미터용 도전층(5b) 위에는 예를 들면 실리콘 산화막으로 이루어진 절연막(22A)과, 예를 들면 실리케이트 글래스로 이루어진 절연막(9)과, 예를 들면 실리콘 산화막으로 이루어진 절연막(22B)이 형성되어 있다.
이때, 이 이외의 구성에 대해서는, 도 40에 나타낸 구조 E의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시예에서 설치되는 n형 불순물 확산 영역(14)은, p형 보디 영역(2)이 형성되기 전에 이온 주입 및 확산에 의해 형성된다. 그후, p형 보디 영역(2)이 형성되고, 더구나 실시예 1과 동일한 후공정을 거치는 것에 의해 본 실시예의 각종의 반도체장치(도 39～도 42)가 제조된다.
또한, MOS 트랜지스터 구조 E(도 40), F(도 41), G(도 42)의 각각은, 에미터 전위 또는 플로팅 전위의 트렌치를 갖는 것에 의해, MOS 트랜지스터 구조 C(도 1), D(도 39)보다도 실효적인 게이트 폭이 적어지고 있다. 그 결과, 구조 E, F, G는, 구조 C, D보다도 흐르는 전류가 적어, 포화 전류를 억제하는 효과를 갖는다.
더구나, 구조 E, F, G는, 구조 D보다도 저전압/저전류 밀도의 곳에서 ON 전압이 커진다. 또한, MOS 트랜지스터 구조 D에 있어서 ON 전압이 저하하는 것은, 콜렉터 구조 A에서 n- 드리프트층(1)이 두꺼워도, USP 6,040,599에 기재된 n형 불순물 확산 영역(14)에 의한 캐리어 축적 효과가 있기 때문이다. MOS 트랜지스터 구조 D에서는, 종래 구조보다 n- 드리프트층(1)이 두꺼워도, ON 전압을 저하시키는 효과가 있다.
MOS 트랜지스터 구조 E, F, G에서는, 포화 전류가 낮아지는 효과에 의해, 디바이스가 무부하 상태에서 스위칭했을 때에, 종래 구조나 MOS 트랜지스터 구조 C, D보다도 긴 시간 임의의 전류를 유지할 수 있다. 즉, MOS 트랜지스터 구조 E, F, G에서는, 디바이스의 포화 전류를 억제하고, 또한 파괴 내량을 향상시키는 효과가 있다.
더구나, ON 전압을 낮추는 효과가 있는 MOS 트랜지스터 구조 D에서는, 무부하 상태에서의 스위칭시에 발진현상이 발생한다. 그러나, MOS 트랜지스터 구조 E, F, G에서는, n형 불순물 확산 영역(14)이 존재하여도 에미터 전위 또는 플로팅 전위가 되는 에미터용 도전층(5b)이 존재함으로써 발진현상을 방지하는 효과가 있다.
(실시예 5)
도 43～도 78은, 실시예 4와 같은 효과를 얻어지는 MOS 트랜지스터 구조의 각종의 파생 구조를 나타낸 개략 단면도다. 도 43～도 78에 나타낸 어느 구조에서도, 실시예 4에 나타낸 MOS 트랜지스터 구조에 의한 효과를 얻을 수 있다.
이하에서, 도 43～도 78에 나타낸 각 MOS 트랜지스터 구조에 대해 설명한다.
도 43에 나타낸 구성은, 2개의 MOS 트랜지스터부에 끼워지는 영역에 에미터 전위가 되는 1개의 에미터 트렌치가 설치되어 있는 점 및 게이트용 홈(1a)의 한쪽측 면에만 n형 에미터 영역(3)이 형성되어 있는 점에 있어서 도 40에 나타낸 구조 E의 구성과 다르다.
도 44에 나타낸 구성은, 복수의 에미터용 홈(1b) 내부가, 일체화된 단일의 층으로 이루어진 에미터용 도전층(5b)에 의해 매립되어 있다. 또한, 에미터용 도전층(5b)은, 실리사이드층(21b)을 거쳐, 배리어 메탈층(10)과 에미터 전극(11)에 전기적으로 접속되어 있다. 이 실리사이드층(21b)은 각 에미터용 홈(1b) 사이를 연결하는 브리지 위에 형성되어 있다. 또한, 실리사이드층(21b)이 형성된 영역 이외의 에미터용 도전층(5b) 위에는, 절연막 22A, 9, 22B가 형성되어 있다.
이 이외의 구성에 대해서는, 전술한 도 40에 나타낸 구조 E의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 45에 나타낸 구성은, 에미터용 홈(1b)의 양쪽 측벽이며 제1주면에 n형 불순물 확산 영역(3)이 추가되어 있는 점에 있어서 도 44에 나타낸 구성과 다르다.
도 46에 나타낸 구성은, 에미터용 홈(1b) 내부를 매립하는 에미터용 도전층(5b)이 플로팅 전위로 되어 있는 점에 있어서 도 44의 구성과 다르다. 이 경우, 에미터용 도전층(5b)의 전체면 위에 절연막 22A, 9, 22B가 형성되어 있고, 에미터용 도전층(5b)은 에미터 전극(11)과 전기적으로 절연되어 있다.
도 47에 나타낸 구성은, 에미터용 홈(1b)의 양쪽 측벽이며 제1주면에 n형 불순물 확산 영역(3)이 추가되어 있는 점에 있어서 도 43에 나타낸 구성과 다르다.
도 48에 나타낸 구성은, 에미터용 도전층(5b)의 윗면이 에미터용 홈(1b)보다도 윗쪽으로 돌출되어 있는 점에 있어서 도 43에 나타낸 구성과 다르다. 이 경우, 에미터용 도전층(5b)은, 그것의 일부 표면 위에 형성된 실리사이드층(21b)을 거쳐, 배리어 메탈층(10) 및 에미터 전극(11)과 전기적으로 접속되어 있다. 또한, 실리사이드층(21b)이 형성된 영역 이외의 에미터용 도전층(5b) 위에는, 절연막 22A, 9, 22B가 형성되어 있다.
도 49에 나타낸 구성은, 에미터용 홈(1b)의 양 측면이며 제1주면에 n형 불순물 확산 영역(3)이 추가되어 있는 점에 있어서 도 48에 나타낸 구성과 다르다.
도 50에 나타낸 구성은, p형 보디 영역(2)이 게이트용 홈(1a)의 측벽 부근에만 형성되어 있는 점에 있어서 도 40에 나타낸 구조 E의 구성과 다르다.
도 51에 나타낸 구성은, p형 보디 영역(2)이 게이트용 홈(1a)의 측벽 부근에만 형성되어 있는 점에 있어서 도 41에 나타낸 구조 F의 구성과 다르다.
도 52에 나타낸 구성은, 에미터용 홈(1b) 내부를 매립하는 에미터용 도전층(5b)이 플로팅 전위로 되어 있는 점에 있어서 도 50에 나타낸 구성과 다르다. 이 경우, 에미터용 도전층(5b) 위에는, 절연막 22A, 9, 22B가 형성되어 있다.
도 53에 나타낸 구성은, 2개의 게이트 트렌치에 끼워지는 영역에만 p형 보디 영역(2)이 형성되어 있는 점에 있어서 도 43에 나타낸 구성과 다르다.
도 54에 나타낸 구성은, p형 보디 영역(2)이 게이트용 홈(1a)의 측벽 부근에만 형성되어 있는 점에 있어서 도 44에 나타낸 구성과 다르다.
도 55에 나타낸 구성은, p형 보디 영역(2)이 게이트용 홈(1a)의 측벽 부근에만 형성되어 있는 점에 있어서 도 45에 나타낸 구성과 다르다.
도 56에 나타낸 구성은, p형 보디 영역(2)이 게이트용 홈(1a)의 측벽 부근에만 형성되어 있는 점에 있어서 도 46에 나타낸 구성과 다르다.
도 57에 나타낸 구성은, 에미터용 홈(1b)의 양쪽 측벽이며 제1주면에 n형 불순물 확산 영역(3)이 추가되어 있는 점에 있어서 도 53에 나타낸 구성과 다르다.
도 58에 나타낸 구성은, 2개의 게이트 트렌치에 끼워지는 영역에만 p형 보디 영역(2)이 형성되어 있는 점에 있어서 도 48에 나타낸 구성과 다르다.
도 59에 나타낸 구성은, 2개의 게이트 트렌치에 끼워지는 영역에만 p형 보디 영역(2)이 형성되어 있는 점에 있어서 도 49에 나타낸 구성과 다르다.
도 60에 나타낸 구성은, 도 40에 나타낸 구조 E에 있어서 에미터 트렌치가 존재한 영역에 트렌치를 형성하지 않고, 상기한 MOS 트랜지스터 구조 E～G와 게이트 폭(W)이 같아지도록 게이트 트렌치를 형성한 구성, 즉 게이트 트렌치의 사이를 에미터 전위가 되도록 임의의 치수까지 넓힌 구성이다.
이 경우, 2개의 게이트 트렌치에 끼워지는 제1주면에는 p형 보디 영역과의 저저항 콘택을 취하기 위한 p+ 불순물 확산 영역(6)이 연장하고 있다. 이 p+ 불순물 확산 영역(6) 및 n형 에미터 영역(3)과 접하도록 실리사이드층(21a)이 형성되어 있다. p+ 불순물 확산 영역(6) 및 n형 에미터 영역(3)은, 이 실리사이드층(21a)과 배리어 메탈층(10)을 거쳐 에미터 전극(11)에 전기적으로 접속되어 있다.
이때, 이 이외의 구성에 대해서는, 전술한 도 40의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 61에 나타낸 구성은, 도 43에 있어서 에미터 트렌치가 존재한 영역에 트렌치를 형성하지 않고, 상기한 MOS 트랜지스터 구조 E～G와 게이트 폭이 같아지도록 게이트 트렌치를 형성한 구성, 즉 게이트 트렌치의 사이를 에미터 전위가 되도록 임의의 치수까지 넓힌 구성이다.
이 구성에 있어서도 게이트 트렌치에 끼워지는 제1주면에 p형 보디 영역에의 저저항 콘택을 취하기 위해 p+ 불순물 확산 영역(6)이 연장되어 있다. 이 p+ 불순물 확산 영역(6) 및 n형 에미터 영역(3)과 접하도록 실리사이드층(21a)이 형성되어 있다. p+ 불순물 확산 영역(6) 및 n형 에미터 영역(3)은, 이 실리사이드층(21a)과 배리어 메탈층(10)을 거쳐 에미터 전극(11)에 전기적으로 접속되어 있다.
이때, 이 이외의 구성에 대해서는, 전술한 도 43의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
도 62는, p형 보디 영역(2)이 게이트용 홈(1a)의 측벽 부근에만 형성되어 있는 점에 있어서 도 60에 나타낸 구성과 다르다.
도 63에 나타낸 구성은, 2개의 게이트 트렌치에 끼워지는 영역에만 p형 보디 영역(2)이 형성되어 있는 점에 있어서 도 61에 나타낸 구성과 다르다.
상기에 있어서는, 게이트 전극(5a)의 윗면이 게이트용 홈(1a) 내부에 위치하는 경우에 대해 설명했지만, 게이트용 홈(1a) 위에 돌출하고 있어도 된다. 게이트 전극(5a)의 윗면이 게이트용 홈(1a)의 윗면에 돌출한 구성을 도 64～도 74에 나타낸다.
도 64는 도 40에 나타낸 구조 E의 구성, 도 65는 도 41에 나타낸 구성, 도 66은 도 42에 나타낸 구성, 도 67은 도 43에 나타낸 구성, 도 68은 도 44에 나타낸 구성, 도 69는 도 45에 나타낸 구성, 도 70은 도 46에 나타낸 구성, 도 71은 도 47에 나타낸 구성, 도 72는 도 48에 나타낸 구성, 도 73은 도 49에 나타낸 구성, 도 74는 도 50에 나타낸 구성에 있어서, 게이트 전극(5a)의 윗면이 게이트용 홈(1a) 위에 돌출한 구성에 대응하고 있다. 이때, 도 66에 나타낸 구성은, 에미터용 홈(1b) 내부를 매립하는 에미터용 도전층(5b)의 윗면도 에미터용 홈(1b) 위에 돌출되어 있다.
이때, 상기에 있어서는 트렌치형 게이트 구조에 대해 설명했지만, 평면 게이트형의 IGBT에 있어서도 실시예 1～4의 구성을 적용할 수 있다. 도 75～도 78은 평면 게이트형 IGBT의 구성을 나타낸 개략 단면도다.
도 75를 참조하여, 평면 게이트형 IGBT는, 예를 들면 두께가 약 50㎛ 이상 250㎛의 반도체 기판에 형성되어 있다. 예를 들면 농도가 1×1014cm-3의 n- 드리프트층(1)의 제1주면측에는, p형 반도체로 이루어진 p형 보디 영역(2)이 선택적으로 형성되어 있다. p형 보디 영역(2)은, 예를 들면 1×1015～1×1018cm-3의 농도를 갖고, 제1주면으로부터 약 1.0～4.0㎛의 확산 깊이를 갖고 있다. p형 보디 영역(2) 내부의 제1주면에는, 예를 들면 농도가 1×1018～1×1020cm-3 이상이며, 제1주면으로부터의 확산 깊이가 약 0.3～2.0㎛인 n형 반도체로 이루어진 n형 에미터 영역(3)이 형성되어 있다. 이 n형 에미터 영역(3)의 옆에는, p형 보디 영역(2)에의 저저항 콘택을 취하기 위한 p+ 불순물 확산 영역(6)이 예를 들면 1×1018～1×1020cm-3 정도이고, 제1주면으로부터의 확산 깊이가 n형 에미터 영역(3)의 깊이 이하로 형성되어 있다.
n- 드리프트층(1)과 n형 에미터 영역(3)에 끼워지는 p형 보디 영역(2)과 대향하도록 제1주면 위에 게이트 절연막(4)을 개재하여 게이트 전극(5a)이 형성되어 있다.
이 n- 드리프트층(1)과 n형 에미터 영역(3)과 게이트 전극(5a)에 의해, n- 드리프트층(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하며, 게이트 절연막(4)을 사이에 끼워 게이트 전극(5a)과 대향하는 p형 보디 영역(2)의 부분을 채널로 하는 절연 게이트형 전계 효과 트랜지스터부(여기에서는 MOS 트랜지스터부)가 구성되어 있다.
2개의 MOS 트랜지스터부에 끼워지는 제1주면 위에는, 에미터 전위가 되는 에미터용 도전층(5b)이 형성되어 있다. 이 에미터용 도전층(5b)과 게이트 전극(5a)의 재질에는, 예를 들면 인을 고농도로 도입한 다결정 실리콘, 고융점 금속 재료, 고융점 금속 실리사이드 또는 그들의 복합막을 사용할 수 있다.
제1주면 위에는 절연막(9)이 형성되어 있고, 이 절연막(9)에는 제1주면의 일부 표면에 이르는 콘택홀(9a)이 형성되어 있다. 이 콘택홀(9a)의 저부에는 배리어 메탈층(10)이 형성되어 있다. 이 배리어 메탈층(10)을 거쳐 에미터용 도전층(5b), p+ 불순물 확산 영역(6) 및 n형 에미터 영역(3)에, 에미터 전위 E를 주는 에미터 전극(11)이 전기적으로 접속되어 있다.
또한 n- 드리프트층(1)의 제2주면측에는, n형 버퍼 영역(7)과 p형 콜렉터 영역(8)이 순서대로 형성되어 있다. p형 콜렉터 영역(8)에는, 콜렉터 전위 C를 주는 콜렉터 전극(12)이 전기적으로 접속되어 있다. 이 콜렉터 전극(12)의 재질은, 예를 들면 알루미늄 화합물이다.
본 실시예에 있어서, 반도체 기판과 콜렉터 전극(12)의 계면(즉, p형 콜렉터 영역(8)과 콜렉터 전극(12)의 계면)에 있어서의 스파이크 밀도는 0 이상 3×108개/㎠ 이하다.
이때, 도 75의 구성에 대해, 도 76에 나타낸 것과 같이 n형 불순물 확산 영역(14)이 추가되어도 되고, 또한 도 77에 나타낸 것과 같이 n형 버퍼 영역(7)이 생략되어도 되고, 또한 도 78에 나타낸 것과 같이 n형 불순물 확산 영역(14)이 추가되고 또한 n형 버퍼 영역(7)이 생략되어도 된다.
(실시예 6)
본 실시예에 있어서는, 도 75～도 78에 나타낸 평면 게이트형 IGBT의 다른 구성에 대해 설명한다. 도 79～도 83은, 본 발명의 실시예 6에 있어서의 평면 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도다.
도 79를 참조하여, 평면 게이트형 IGBT는, 예를 들면 두께가 약 50㎛ 이상 800㎛의 반도체 기판에 형성되어 있다. n- 드리프트층(1)의 도면 중 좌측의 제1주면에는, p형 반도체로 이루어진 p형 보디 영역(2)이 선택적으로 형성되어 있다. p형 보디 영역(2)은, 예를 들면 1×1015～1×1018cm-3의 농도를 갖고, 제1주면으로부터 약 1.0～4.0㎛의 확산 깊이를 갖고 있다. p형 보디 영역(2) 내부의 제1주면에는, 예를 들면 농도가 1×1018～1×1020cm-3 이상이고, 제1주면으로부터의 확산 깊이가 약 0.3～2.0㎛인 n형 반도체로 이루어진 n형 에미터 영역(3)이 형성되어 있다. 이 n형 에미터 영역(3)의 도면 중 좌측에는, n형 에미터 영역(3)과 간격을 두고, p형 보디 영역(2)에의 저저항 콘택을 취하기 위한 p+ 불순물 확산 영역(6)이 형성되어 있다. p+ 불순물 확산 영역(6)은, 예를 들면 1×1018～1×1020cm-3 정도이고, 제1주면으로부터의 확산 깊이가 n형 에미터 영역(3)의 깊이 이하로 형성되어 있다.
n- 드리프트층(1)과 n형 에미터 영역(3)에 끼워지는 p형 보디 영역(2)과 대향하도록 제1주면 위에 게이트 절연막(4)을 개재하여 게이트 전극(5a)이 형성되어 있다. 게이트 전극(5a)은 도면 중 우측 단부까지 연장되어 있어, 도면 중 우측에서는 게이트 절연막(4)을 거쳐 n- 드리프트층(1)과 대향하고 있다.
이 n- 드리프트층(1)과 n형 에미터 영역(3)과 게이트 전극(5a)에 의해, n- 드리프트층(1)을 드레인으로 하고, n형 에미터 영역(3)을 소스로 하며, 게이트 절연막(4)을 사이에 끼워 게이트 전극(5a)과 대향하는 p형 보디 영역(2)의 부분을 채널로 하는 절연 게이트형 전계 효과 트랜지스터부(여기에서는, MOS 트랜지스터)가 구성되어 있다.
제1주면 위에는 절연막(9) 및 에미터 전극(11)이 형성되어 있다. 절연막(9)은 제1주면에 있어서의 n형 에미터 영역(3) 및 p형 보디 영역(2)과, 게이트 전극(5a)을 덮고 있다. 에미터 전극(11)은 p+ 불순물 확산 영역(6)과 절연막(9)을 덮고 있어, p+ 불순물 확산 영역(6) 및 n형 에미터 영역(3)에 에미터 전위 E를 준다.
또한 n- 드리프트층(1)의 제2주면측에는, n형 버퍼 영역(7)과 p형 콜렉터 영역(8)이 순서대로 형성되어 있다. p형 콜렉터 영역(8)에는, 콜렉터 전위 C를 주는 콜렉터 전극(12)이 전기적으로 접속되어 있다.
본 실시예에 있어서, 반도체 기판과 콜렉터 전극(12)의 계면(즉, p형 콜렉터 영역(8)과 콜렉터 전극(12)의 계면)에 있어서의 스파이크 밀도는 0 이상 3×108개/㎠ 이하다.
도 80에 나타낸 구성은, 평면적으로 볼 때 절연막(9)이 형성되어 있지 않은 영역에 있어서, p형 보디 영역(2)이 더 깊게(더 제2주면측에 가깝게) 형성되어 있는 점에 있어서, 도 79의 구성과는 다르다. 이와 같은 p형 보디 영역(2)은, 절연막(9)을 마스크로 하여 p형 불순물을 제1주면에 주입하는 공정을 가하는 것에 의해 형성된다.
도 81에 나타낸 구성은, p형 보디 영역(2)의 측면에 인접하도록 n- 드리프트층(1) 내부에 n형 불순물 확산 영역(14a)이 형성되어 있는 점에 있어서, 도 79의 구성과는 다르다.
도 82에 나타낸 구성은, 평면적으로 볼 때 절연막(9)이 형성되어 있지 않은 영역에 있어서, p형 보디 영역(2)이 더 깊게(더 제2주면측에 가깝게) 형성되어 있는 점에 있어서, 도 81의 구성과는 다르다.
도 83에 나타낸 구성은, p형 보디 영역(2)의 저면에 인접하도록 n- 드리프트층(1) 내부에 n형 불순물 확산 영역(14a)이 더 형성되어 있는 점에 있어서, 도 81의 구성과는 다르다.
도 81～도 83에 나타낸 구조와 같이, p형 보디 영역(2)에 인접해서 n형 불순물 확산 영역(14a)을 형성함으로써, 도 84에 나타낸 것과 같이 IGBT가 온 상태인 경우의 에미터측(제1주면측)의 캐리어 농도가 증가한다. 그 결과, IGBT의 특성을 향상시킬 수 있다. 도 85는, n형 불순물 확산 영역을 형성한 경우와 형성하지 않은 경우에 있어서의, VCE과 JC의 관계를 도시한 도면이다. 도 85를 참조하여, n형 불순물 확산 영역(14a)을 형성한 경우에는, 전류밀도 JC에 대한 에미터?콜렉터간 전압 VCE가 저감되어 있다.
도 86은, 본 발명의 실시예 6에 있어서의 SN14a/SN-과, VCE(sat), JC,Break 및 VG,Break의 관계를 도시한 도면이다. 여기에서, SN14a/SN-란, n- 드리프트층(1)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠) SN-에 대한 n형 불순물 확산 영역(14a)을 구성하는 불순물의 단위면적당의 원자수(atom/㎠) SN14a의 비이다. JC,Break란, RBSOA(Reverse Bias Safety Operation Area) 모드에서 디바이스가 차단가능한 전류밀도이며, VG,Break란, SCSOA(Short Circuit Safe Operation Area) 모드에서 디바이스가 차단가능한 게이트 전압이다. 도 86을 참조하여, 0<SN14a/SN-≤20인 경우에는, 높은 차단 성능이 얻어지고, 또한, 낮은 콜렉터?에미터간 전압 VCE(sat)가 얻어지고 있다. 따라서, RBSOA 및 SCSOA를 확보하면서 온 전압을 저감하기 위해서는, n형 불순물 확산 영역(14a)이 0<SN14a/SN-≤20을 만족시키는 것이 바람직하다.
(실시예 7)
도 87은, 본 발명의 실시예 7에 있어서의 반도체장치의 레이아웃을 나타낸 평면도다. 도 88은, 도 87의 LXXXVIII-LXVIII선에 따른 단면도이며, 도 89는, 도 87의 LXXXIX-LXXXIX선에 따른 단면도다. 도 90은, 도 88의 XC-XC선에 따른 불순물 농도 분포이다. 이때, 도 87에 있어서 사선으로 나타낸 부분은, p형 불순물 확산 영역(41)이 형성되어 있는 영역이다. 또한, 도 87에 있어서는, 1개의 게이트 전극 배선(11a)을 따라 형성된 게이트용 홈(1a)(도면 중 점선)만을 나타내고 있지만, 실제로는, 각각의 게이트 전극 배선(11a)을 따라 복수의 게이트용 홈(1a)(또는 에미터용 홈(1b))이 형성되어 있다. 도 87～도 90을 참조하여, 본 실시예에 있어서의 IGBT의 구성에 대해 설명한다.
특히 도 87을 참조하여, 에미터 전극(11)과 게이트 전극 배선(11a)은 도면 중 횡 방향으로 교대로 배치되어 있고, 또한 도면 중 종 방향으로 연장되어 있다. 칩 중앙부에 있는 게이트 전극 배선(11a)의 도면 중 아래쪽 단부에는, 다른 배선과 전기적으로 접속하기 위한 게이트 패드(28)가 설치되어 있다. 또한, 복수의 게이트용 홈(1a)의 각각은, 게이트 전극 배선(11a)의 바로 아래에 있어서, 게이트 전극 배선(11a)의 연장방향을 따라 도면 중 종방향으로 배열하고 있다. 복수의 게이트용 홈(1a)의 각각은, 그것의 직사각형의 평면 형상의 짧은 변의 연장 방향(도면 중 종방향)을 따라 배열하고 있다. 도면 중 종방향으로 인접하는 게이트용 홈(1a)끼리의 사이에는, p형 보디 영역(2) 및 n형 불순물 확산 영역(14)이 형성되어 있다. 또한, 도면 중 횡방향으로 인접하는 에미터 전극(11)끼리의 사이(즉, 게이트용 홈(1a)의 단부)에는, p형 불순물 확산 영역(41)(웰층)이 형성되어 있다. p형 불순물 확산 영역(41)은, 게이트 전극 배선(11a)의 바로 아래에 있어서, 에미터 전극(11)을 따라 도면 중 종방향으로 연장되어 있다.
특히 도 88을 참조하여, n형 불순물 확산 영역(14)은, p형 보디 영역(2)과 n- 드리프트층(1) 사이에 형성되어 있다. n형 불순물 확산 영역(14)은, 도 90에 나타낸 것과 같이, n- 드리프트층(1)의 불순물 농도보다도 높은 불순물 농도를 갖고 있다. n형 불순물 확산 영역(14)이 존재하고 있는 경우, 게이트용 홈(1a) 및 에미터용 홈(1b)(예를 들면 도 40) 중 적어도 어느 한쪽을, n형 불순물 확산 영역(14)에 있어서의 불순물 농도가 1×1016cm-3이 되는 위치보다도 제2주면측으로 돌출시킴으로써, 높은 내압(BVCES)을 유지 가능하게 된다. 도 88에 나타낸 구성은, 도 39에 나타낸 구조 D의 구성과 실질적으로 동일하다.
특히 도 89를 참조하여, 게이트용 홈(1a) 내부를 매립하는 게이트 전극(5a)은, 게이트용 홈(1a)외부의 제1주면 위에도 연장되어 있고, 그 연장된 부분에서 게이트 전극 배선(11a)과 전기적으로 접속되어 있다. 게이트 전극 배선(11a)의 하층에는 배리어 메탈층(10)이 위치하고, 배리어 메탈층(10)과 게이트 전극(5a)이 접하는 영역에 실리사이드층(21a)이 형성되어 있다. 게이트 전극 배선(11a) 및 에미터 전극(11) 위에 패시베이션 막(15)이 형성되어 있다. p형 불순물 확산 영역(41)은, 게이트용 홈(1a)보다도 깊은 위치에(제2주면측에) 이르고 있다.
이때, 도 87에 도시되어 있는 홈은 모두 게이트 전극(5a)이 매립된 게이트용 홈(1a)이지만, 이들 홈 중에서 적어도 1개가 게이트용 홈이면 되고, 그 밖의 홈은 예를 들면 에미터용 홈이어도 된다.
여기에서, 도 88을 참조하여, 게이트용 홈(1a)과 인접하는 다른 홈(도면에서는 우측의 게이트용 홈(1a))과의 피치를 피치 X로 규정한다. 또한, 반도체 기판의 제1주면으로부터 게이트 트렌치를 구성하는 게이트용 홈(1a)의 저부까지의 깊이를 깊이 Y로 규정한다. 또한, p형 보디 영역(2)과 n형 불순물 확산 영역(14)과의 접합면(n형 불순물 확산 영역(14)이 형성되어 있지 않은 경우에는, p형 보디 영역(2)과 n- 드리프트층(1)과의 접합면)으로부터의 게이트용 홈(1a)의 돌출량을 돌출량 DT로 규정한다. 더구나 도 89를 참조하여, p형 불순물 확산 영역(41)과 n- 드리프트층(1)과의 접합면으로부터 게이트용 홈(1a)의 저부까지의 거리(깊이)를 깊이 DT,Pwell로 규정한다.
본원 발명자는, 트렌치형 게이트 구조의 IGBT에 있어서, 게이트용 트렌치를 이하의 조건에서 설계함으로써, IGBT의 내압(항복 전압)을 향상시킬 수 있다는 것을 발견하였다.
도 91은, 본 발명의 실시예 7에 있어서의 Y/X과 BVCES의 관계를 도시한 도면이다. 도 91을 참조하여, 반도체 기판의 제1주면으로부터 게이트 트렌치를 구성하는 게이트용 홈(1a)의 저부까지의 깊이 Y가 게이트용 홈(1a)과 인접하는 다른 홈과의 피치보다도 큰 경우(즉 1.0≤Y/X인 경우)에는, 높은 항복 전압 BVCES가 얻어지고 있다.
도 92는, 본 발명의 실시예 7에 있어서의 DT와 BVCES의 관계, 및 DT와 EP/CS 또는 EP/N-의 관계를 도시한 도면이다. 여기에서 EP/CS란, p형 보디 영역(2)과 n형 불순물 확산 영역(14)의 접합면에 있어서의 전계강도를 의미하고 있고, EP/N-란, n형 불순물 확산 영역(14)이 형성되어 잇지 않은 경우의 p형 보디 영역(2)과 n- 드리프트층(1)의 접합면에 있어서의 전계강도를 의미하고 있다. 도 92를 참조하여, p형 보디 영역(2)과 n형 불순물 확산 영역(14)의 접합면으로부터의 게이트용 홈(1a)의 돌출량 DT가 1.0㎛≤DT인 경우에는, 전계강도 EP/CS 또는 EP/N-가 저감되고 있고, 또한, 높은 항복 전압 BVCES가 얻어지고 있다.
도 93은, 본 발명의 실시예 7에 있어서의 DT,Pwell과 BVCES 및 ΔBVCES의 관계를 도시한 도면이다. 여기에서 ΔBVCES란, 게이트 전위를 0V(에미터 전위와 동 전위)로 한 경우의 BVCES로부터 게이트 전위를 -20V로 한 경우의 BVCES를 뺀 값을 의미하고 있다. 도 93을 참조하여, 게이트용 홈(1a)의 저면으로부터 p형 불순물 확산 영역(41)의 저면(p형 불순물 확산 영역(41)과 n- 드리프트층(1)의 접합면)까지의 깊이 DT,Pwell이 DT/Pwell≤1.0㎛인 경우에는, 높은 항복 전압 BVCES이 얻어지고, 항복 전압의 변동량 ΔBVCES도 낮게 억제되고 있다.
이상으로보다, 1.0≤Y/X, 1.0㎛≤DT, 또는 0<DT,Pwell≤1.0㎛의 조건을 만족하도록 게이트용 홈(1a), 에미터용 홈(1b)을 제조함으로써, IGBT의 내압을 향상시킬 수 있다.
이때, 도 88에 있어서는, n형 불순물 확산 영역(14)이 게이트용 홈(1a)까지의 사이 전체에 걸쳐 형성되어 있는 구성에 대해 설명했지만, n형 불순물 확산 영역(14)은, 이하의 도 94 및 도 95에 나타낸 것과 같이, 복수의 홈끼리의 사이의 일부에만 형성되어 있어도 된다.
도 94 및 도 95는, 본 발명의 실시예 7에 있어서의 트렌치 게이트형 IGBT의 각종의 구성을 나타낸 개략 단면도이다. 도 94에 나타낸 구성에 있어서는, n형 불순물 확산 영역(14)이 게이트 트렌치의 주위에만 형성되어 있다. n형 불순물 확산 영역(14)은, 게이트용 홈(1a)에 접촉하고, 또한 에미터용 홈(1b)에 접촉하지 않도록 형성되어 있다. 한편, 도 95에 나타낸 구성에서는, n형 불순물 확산 영역(14)이 에미터 트렌치의 주위에만 형성되어 있다. n형 불순물 확산 영역(14)은, 2개의 에미터용 홈(1b)의 각각에 접촉하고, 또한 게이트용 홈(1a)에 접촉하지 않도록 형성되어 있다.
이때, 이 이외의 구성에 대해서는, 도 40에 나타낸 구조 E의 구성과 거의 동일하기 때문에, 동일한 부재에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
본원 발명자는, n형 불순물 확산 영역(14)의 폭 및 에미터용 홈(1b)으로부터의 거리를 제어함으로써, 콜렉터?에미터간 전압을 저감할 수 있고, 파괴 에너지를 향상시킬 수 있다는 것을 발견하였다.
도 96은, WCS 및 XCS과 VCE 및 ESC의 관계를 도시한 도면이다. 여기에서, WCS은 평면적으로 보았을 경우의, 에미터용 홈(1b)의 주위에 존재하는 영역에 있어서의 n형 불순물 확산 영역(14)의 폭이고, XCS은 에미터용 홈(1b)으로부터 n형 불순물 확산 영역(14)의 단부까지의 거리이다. 도 96을 참조하여, n형 불순물 확산 영역(14)의 폭 WCS가 6㎛≤WCS≤9㎛인 경우, 또는 에미터용 홈(1b)으로부터 n형 불순물 확산 영역(14)의 단부까지의 거리 XCS가 0.5㎛≤XCS≤2㎛인 경우에는, 콜렉터?에미터간 전압 VCE이 저감되고, 또한 높은 단락시의 파괴 에너지 ESC가 얻어진다.
도 97은, 본 발명의 실시예 7에 있어서의 반도체장치에 있어서의 n형 에미터 영역(3) 및 p+ 불순물 확산 영역(6)의 평면 레이아웃을 도시한 도면이다. 도 97을 참조하여, 게이트 전극(5a) 및 에미터용 도전층(5b)의 각각이 도면 중 종방향으로 연장되어 있고, 게이트 전극(5a)과 에미터용 도전층(5b)의 사이, 및 에미터용 도전층(5b)끼리의 사이에 n형 에미터 영역(3)이 형성되어 있다. 그리고, n형 에미터 영역(3)은 도면 중 종방향으로 연장되어 있고, n형 에미터 영역(3)에 끼워진 영역에 p+ 불순물 확산 영역(6)이 주기적으로 형성되어 있다. 또한, 도 98에 나타낸 것과 같이 n형 에미터 영역(3)과 p+ 불순물 확산 영역(6)이 게이트 전극(5a) 또는 에미터용 도전층(5b)의 연장 방향(도면 중 종방향)을 따라 교대로 형성되어 있어도 된다.
여기에서, 도 97 및 도 98에 나타낸 것과 같이 게이트 전극(5a)의 연장 방향을 따른 n형 에미터 영역(3)의 폭을 WSO로 규정하고, 게이트 전극(5a)의 연장 방향을 따른 p+ 불순물 확산 영역(6)의 폭을 WPC로 규정한다. 본원 발명자는, WSO과 WPC의 관계를 제어함으로써, 콜렉터?에미터간 전압을 저감할 수 있고, 파괴 에너지를 향상시킬 수 있다는 것을 발견하였다.
도 99는, 본 발명의 실시예 7에 있어서의 α과 VCE(sat) 및 ESC의 관계를 도시한 도면이다. α(%)는, α=(WSO/WSO+WPC)×100으로 정의되는 값이다. 도 99를 참조하여, α가 8.0%≤α≤20.0%의 범위인 경우에는, 낮은 콜렉터?에미터간 전압 VCE(sat)가 얻어지고, 높은 파괴 에너지 ESC가 얻어진다.
(실시예 8)
도 100은, 본 발명의 실시예 8에 있어서의 게이트 패드의 평면 레이아웃을 모식적으로 도시한 도면이다. 도 100을 참조하여, 본 실시예에 있어서는, 게이트 전극 배선(11a)(도 87)의 전류 경로의 일부가, 국소적으로 높은 저항을 갖는 저항체(28a)에 의해 형성되어 있다. 도 100에서는, 배선(표면 게이트 배선)과 게이트 전극 배선(11a)을 전기적으로 접속하기 위한 게이트 패드(28)의 일부가 저항체(28a)에 의해 형성되어 있다. 저항체(28a)의 각각은, 게이트 패드(28)의 중앙부에 설치된 개구부에 있어서, 서로 대향하도록 돌출되어 있다. 저항체(28a)는 예를 들면 도 1 또는 도 75에 나타낸 게이트 전극(5a)과 동일한 구조를 갖고 있어도 된다.
도 101 및 도 102는, 게이트 전압의 발진현상을 설명하기 위한 도면이다. 트렌치 게이트 구조의 IGBT나 MOS 트랜지스터 등에서는, 스위칭 속도가 빨라지면, 도 101에 나타낸 것과 같은 전류 IC의 변동시에, 콜렉터?에미터간 전압 VCE이 발진한다. 이것의 원인은, 디바이스가 발진해 버리도록 하는 LCR 회로 정수로 되는 것에 있다. 따라서, 저항체(28a)를 설치함으로써, 디바이스가 발진하기 어려운 LCR 회로 정수가 된다. 그 결과, 도 102에 나타낸 것과 같이 게이트 전압 Vge의 발진현상을 억제할 수 있다.
(실시예 9)
IGBT에 있어서의 VCE(sat)-EOFF 특성을 향상시키기 위해서는, n- 드리프트층(1)의 두께를 얇게 하는 것이 효과적이지만, n- 드리프트층(1)의 두께를 얇게 하면, 고내압을 실현하는 것이 어렵게 된다. 따라서, 본원 발명자는, p형 보디 영역(2)과 n형 불순물 확산 영역(14)의 접합면의 전계강도 EP/CS(n형 불순물 확산 영역(14)이 형성되어 있지 않은 경우에는 p형 보디 영역(2)과 n- 드리프트층(1)의 접합면의 전계강도 EP/N-)과, n형 버퍼 영역(7)과 n- 드리프트층(1)의 접합면의 전계강도 EN/N-의 관계에 착안함으로써, IGBT의 내압을 향상시킬 수 있다는 것을 발견하였다.
도 103은, 본 발명의 실시예 9에 있어서의 IGBT의 주접합에 브레이크다운 전압보다도 조금 낮은 역바이어스를 인가했을 때의 도 1의 XIX-XIX선에 따른 전계강도 분포를 모식적으로 도시한 도면이다. 도 104는, 본 발명의 실시예 9에 있어서의 접합면의 전계강도와 항복 전압의 관계를 도시한 도면이다.
도 103을 참조하여, IGBT의 주접합에 브레이크다운 전압보다도 조금 낮은 역바이어스를 인가했을 때의 반도체 내부의 전계는, 반도체 기판의 제1주면으로부터 p형 보디 영역(2)과 n-드리프트층(1)의 접합면까지의 영역에 있어서 급격하게 증가하고, 그후 n- 드리프트층(1) 내부에서는 완만하게 감소하고, n- 드리프트층(1)과 n형 버퍼 영역(7)에 있어서 급격하게 감소하고 있다. 또한, p형 보디 영역(2) 및 n형 버퍼 영역(7) 내부에서 전계가 0이 되고 있다. 도 104를 참조하여, n- 드리프트층(1)과 p형 보디 영역(2)의 접합면의 전계강도 EP/N-가 0<EP/N-≤3.0×1015(V/cm)인 경우에, 높은 항복 전압 BVCES가 얻어진다. 또한, n형 버퍼 영역(7)과 n- 드리프트층(1)의 접합면의 전계강도 EN/N-가 2.0×1014≤EN/N-(V/cm)인 경우에, 높은 항복 전압 BVCES가 얻어진다. EN/N-는 EP/N- 이하인 것이 바람직하다.
이때, 실시예 1～8에서 설명한 구조 또는 수치범위는, 적절히 조합할 수 있다.
이상에 개시된 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 고려되어야 할 것이다. 본 발명의 범위는, 이상의 실시예가 아니고, 청구범위에 의해 표시되고, 청구범위와 균등한 의미 및 범위 내에서의 모든 수정이나 변형을 포함하는 것으로 의도된다.
본 발명은, 병렬적인 동작에 적합한 고내압 반도체장치, 특히 IGBT를 구비한 반도체장치로서 적합하다.

Claims (75)

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  18. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제2주면의 중심선 평균 거칠기(Ra)는 0보다 크고 200nm 이하이고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  19. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제2주면의 최대 높이(Rmax)는 0보다 크고 2000nm 이하이고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  20. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 상기 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  21. 제 20항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 상기 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 게이트용 홈과 인접하는 다른 홈(1a, 1b)과의 피치(X)에 대한 상기 제1주면으로부터 상기 게이트용 홈의 저부까지의 깊이(Y)의 비(Y/X)는 1.0 이상인, 반도체장치.
  22. 삭제
  23. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제2주면에 형성된 콜렉터 영역을 더 구비하고,
    상기 콜렉터 영역은, 상기 제2전극과 접촉하는 제1도전형의 콜렉터 확산층(8)과, 상기 콜렉터 확산층보다도 제1주면측에 형성된 제2도전형의 버퍼 확산층(7)과, 제2도전형의 드리프트 확산층(1)을 갖고, 상기 드리프트 확산층은 상기 버퍼 확산층보다도 낮은 불순물 농도를 갖고, 또한 상기 버퍼 확산층과 인접해서 상기 버퍼 확산층보다도 제1주면측에 형성되고,
    상기 채널이 되는 제1도전형의 보디 확산층(2)과,
    상기 보디 확산층과 상기 드리프트 확산층(1) 사이에 형성된 제2도전형의 매립 확산층(14, 14a)을 더 구비하고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  24. 제 23항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 홈(1a, 1b)이 형성되어 있고, 상기 매립 확산층(14)에 있어서의 불순물 농도가 1×1016cm-3으로 되는 위치보다도 제2주면측으로 상기 홈이 돌출되어 있는, 반도체장치.
  25. 제 23항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a) 및 에미터용 홈(1b)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고, 또한 상기 에미터용 홈(1b) 내부에는 에미터 전위가 되는 도전층(5b)이 매립되어 있고,
    상기 매립 확산층(14)은 상기 에미터용 홈에 접촉하고, 또한 게이트용 홈에 접촉하지 않도록 형성되어 있는, 반도체장치.
  26. 제 25항에 있어서,
    상기 매립 확산층(14)은, 상기 에미터용 홈(1b)의 주위에 존재하는 영역에 있어서, 평면적으로 볼 때 6.0㎛ 이상 9 ㎛ 이하의 폭(WCS)을 갖는, 반도체장치.
  27. 제 25항에 있어서,
    상기 에미터용 홈(1b)으로부터 상기 매립 확산층(14)의 단부까지의 거리(XCS)가 0.5㎛ 이상 2㎛ 이하인, 반도체장치.
  28. 제 23항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a) 및 에미터용 홈(1b)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고, 또한 상기 에미터용 홈(1b) 내부에는 에미터 전위가 되는 도전층(5b)이 매립되어 있고,
    상기 매립 확산층(14)은 상기 게이트용 홈에 접촉하고, 또한 에미터용 홈에 접촉하지 않도록 형성되어 있는, 반도체장치.
  29. 제 23항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고,
    상기 매립 확산층(14)은 평면적으로 볼 때 상기 홈의 각각에 끼워진 영역에만 형성되어 있는, 반도체장치.
  30. 제 29항에 있어서,
    상기 복수의 홈의 각각의 배열 방향에 인접해서 상기 제1의 주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈(1a, 1b)의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 웰층은 상기 매립 확산층(14)보다도 깊게 형성되어 있는, 반도체장치.
  31. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제1주면에 형성되고, 또한 상기 제1전극(11)과 접촉하는 제1도전형의 제1에미터 확산층(6)과,
    상기 제1주면에 형성되고, 또한 상기 제1전극 및 상기 제1에미터 확산층과 접촉하는 제2도전형의 제2에미터 확산층(3)을 더 구비하고,
    상기 게이트 전극(5a)의 연장 방향을 따른 제1에미터 확산층의 폭(WPC)과 상기 게이트 전극의 연장 방향을 따른 제2에미터 확산층의 폭(WSO)의 합에 대한 상기 제2 에미터 확산층의 폭(WSO)의 비(WSO/WSO+WPC)는, 0.08 이상 0.20 이하이고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  32. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    국소적으로 높은 전기 저항값을 갖는 저항체(28a)를 통해 전기신호가 상기 게이트 전극(5a)에 전달되고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  33. 제 32항에 있어서,
    상기 저항체 (28a)는 상기 게이트 전극(5a)과 동일한 구조를 갖는, 반도체장치.
  34. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제2주면에 형성된 콜렉터 영역(1, 7, 8, 14)과,
    상기 콜렉터 영역과 접촉하고, 또한 상기 채널이 되는 제1도전형의 보디 확산층(2)을 더 구비하고,
    상기 콜렉터 영역은 제2도전형의 드리프트 확산층(1)을 갖고,
    상기 소자에 역방향 전압을 가했을 때의 상기 드리프트 확산층과 상기 보디 확산층의 접합면의 전계강도(EP/N-)는 0보다 크고 3.0×105V/cm 이하이고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  35. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제2주면에 형성된 콜렉터 영역(1, 7, 8, 14)과,
    상기 콜렉터 영역과 접촉하고, 또한 상기 채널이 되는 제1도전형의 보디 확산층(2)을 더 구비하고,
    상기 콜렉터 영역은, 상기 제2전극(12)과 접촉하는 제1도전형의 콜렉터 확산층(8)과, 상기 콜렉터 확산층보다도 제1주인남측에 형성된 제2도전형의 버퍼 확산층(7)과, 제2도전형의 드리프트 확산층(1)을 갖고, 상기 드리프트 확산층은 상기 버퍼 확산층보다도 낮은 불순물 농도를 갖고, 또한 상기 버퍼 확산층과 인접해서 상기 버퍼 확산층보다도 제1주면측에 형성되고,
    상기 소자에 역방향 전압을 가했을 때의 상기 버퍼 확산층과 상기 드리프트 확산층의 접합면의 전계강도(EN/N-)는 2.0×104V/cm 이상 상기 드리프트 확산층과 상기 보디 확산층과의 접합면의 전계강도(EP/N-) 이하이고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  36. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 채널이 되는 제1도전형의 보디 확산층(2)을 더 구비하고,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고,
    상기 보디 확산층의 저부로부터의 상기 게이트용 홈의 돌출량(DT)은 1.0㎛ 이상 상기 제2주면에 이르는 깊이 이하이고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 상기 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  37. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 채널이 되는 제1도전형의 보디 확산층(2)과,
    평면적으로 볼 때 상기 보디 확산층의 측면에 인접해서 형성된 제2도전형의 매립 확산층(14a)을 더 구비하고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  38. 제 37항에 있어서,
    상기 제2주면에 형성된 콜렉터 영역을 더 구비하고,
    상기 콜렉터 영역은, 상기 매립 확산층과 상기 보디 확산층에 인접하는 제1도전형의 드리프트 확산층(1)을 갖고,
    상기 드리프트 확산층을 구성하는 불순물의 단위면적당의 원자수(SN-)에 대한 상기 매립 확산층을 구성하는 불순물의 단위면적당의 원자수(SN14a)의 비(SN14a/SN-)는 0 이상 20 이하인, 반도체장치.
  39. 서로 대향하는 제1주면 및 제2주면을 갖는 반도체 기판과,
    상기 제1주면측에 형성된 게이트 전극(5a)과, 상기 제1주면측에 형성된 제1전극(11)과, 상기 제2주면에 접촉해서 형성된 제2전극(12)을 갖는 소자를 구비하고,
    상기 소자는, 상기 게이트 전극에 가해지는 전압에 의해 채널에 전계를 발생시키고, 또한 상기 채널의 전계에 의해 상기 제1전극과 상기 제2전극 사이의 전류를 제어하고,
    상기 제2주면에 형성된 콜렉터 영역을 더 구비하고,
    상기 콜렉터 영역은, 상기 제2전극(12)과 접촉하는 제1도전형의 콜렉터 확산층(8)과, 상기 콜렉터 확산층보다도 상기 제1주면측에 형성된 제2도전형의 버퍼 확산층(7)과, 제2도전형의 드리프트 확산층(1)을 갖고, 상기 드리프트 확산층은 상기 버퍼 확산층보다도 낮은 불순물 농도를 갖고, 또한 상기 버퍼 확산층과 인접해서 상기 버퍼 확산층보다도 제1주면측에 형성되고,
    상기 드리프트 확산층을 구성하는 불순물의 단위면적당의 원자수(SN-)에 대한 상기 버퍼 확산층을 구성하는 불순물의 단위면적당의 원자수(SN)의 비는 0.05 이상 100 이하이고,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고, 또한 상기 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 복수의 홈의 각각에 인접해서 상기 제1주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 게이트용 홈의 저면으로부터 상기 웰층의 저부까지의 깊이(DT,Pwell)는 0보다도 크고 1.0㎛ 이하인, 반도체장치.
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 제 39항에 있어서,
    상기 제2전극(12)과 상기 콜렉터 확산층(8)의 계면에 있어서의 상기 콜렉터 확산층의 불순물 농도(C)는 5.0×1015cm-3 이상 1.0×1021cm-3 이하인, 반도체장치.
  45. 제 39항에 있어서,
    상기 콜렉터 확산층(8)의 불순물 농도의 최대값(CP,P)은 1.0×1016cm-3 이상 1.0×1021cm-3 이하인, 반도체장치.
  46. 제 39항에 있어서,
    상기 콜렉터 확산층(8)과 상기 버퍼 확산층(7)의 접합면까지의 상기 제2주면으로부터의 깊이(DP)가 0보다 크고 1.0㎛ 이하인, 반도체장치.
  47. 제 39항에 있어서,
    상기 버퍼 확산층(7)과 상기 드리프트 확산층(1)의 접합면까지의 상기 제2주면으로부터 깊이(DN-)는 0.4㎛ 이상 50㎛ 이하인, 반도체장치.
  48. 제 39항에 있어서,
    상기 버퍼 확산층(7)에 있어서의 캐리어 라이프타임(τN)은 상기 콜렉터 확산층(8)에 있어서의 캐리어 라이프타임(τP)보다도 낮은, 반도체장치.
  49. 제 39항에 있어서,
    상기 제2주면으로부터 0.50㎛ 이상 60.0㎛ 이하의 깊이의 범위에 있어서의 캐리어 라이프타임(τx)은 상기 드리프트 확산층(1)에 있어서의 캐리어 라이프타임(τN-)보다도 낮은, 반도체장치.
  50. 제 39항에 있어서,
    상기 콜렉터 확산층(8)에 있어서의 활성화율은 상기 버퍼 확산층(7)에 있어서의 활성화율보다도 낮은, 반도체장치.
  51. 제 39항에 있어서,
    상기 콜렉터 확산층(8)에 있어서의 활성화율은 0보다 크고 90% 이하인, 반도체장치.
  52. 제 39항에 있어서,
    상기 버퍼 확산층(7)의 불순물 농도가 최대값이 되는 위치까지의 상기 제2주면으로부터의 깊이(DP,N)는, 0.40㎛ 이상 50㎛ 이하인, 반도체장치.
  53. 제 39항에 있어서,
    상기 버퍼 확산층(7)의 불순물 농도의 최대값(CP,N)에 대한 상기 콜렉터 확산층(8)의 불순물 농도의 최대값(CP,P)의 비(CP,P/CP,N)는 1.0 이상 1.0×103 이하인, 반도체장치.
  54. 제 39항에 있어서,
    상기 드리프트 확산층을 구성하는 불순물의 단위면적당의 원자수(SN-)에 대한 상기 버퍼 확산층을 구성하는 불순물의 단위면적당의 원자수(SN)의 비(SN/SN-)는 0.05 이상 100 이하인, 반도체장치.
  55. 제 39항에 있어서,
    상기 제2주면의 중심선 평균 거칠기(Ra)는 0보다 크고 200nm 이하인, 반도체장치.
  56. 제 39항에 있어서,
    상기 제2주면의 최대 높이(Rmax)는 0보다 크고 2000nm 이하인, 반도체장치.
  57. 삭제
  58. 제 39항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 상기 게이트용 홈(1a)은 상기 복수의 홈 중 적어도 1개이며,
    상기 게이트용 홈과 인접하는 다른 홈(1a, 1b)과의 피치(X)에 대한 상기 제1주면으로부터 상기 게이트용 홈의 저부까지의 깊이(Y)의 비(Y/X)는 1.0 이상인, 반도체장치.
  59. 삭제
  60. 제 39항에 있어서,
    상기 채널이 되는 제1도전형의 보디 확산층(2)과,
    상기 보디 확산층과 상기 드리프트 확산층(1) 사이에 형성된 제2도전형의 매립 확산층(14, 14a)을 더 구비한, 반도체장치.
  61. 제 60항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 홈(1a, 1b)이 형성되어 있고, 상기 매립 확산층(14)에 있어서의 불순물 농도가 1×1016cm-3이 되는 위치보다도 제2주면측으로 상기 홈이 돌출되어 있는, 반도체장치.
  62. 제 60항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a) 및 에미터용 홈(1b)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고, 또한 상기 에미터용 홈(1b) 내부에는 에미터 전위가 되는 도전층(5b)이 매립되어 있고,
    상기 매립 확산층(14)은 상기 에미터용 홈에 접촉하고, 또한 게이트용 홈에 접촉하지 않도록 형성되어 있는, 반도체장치.
  63. 제 62항에 있어서,
    상기 매립 확산층(14)은, 상기 에미터용 홈(1b)의 주위에 존재하는 영역에 있어서, 평면적으로 볼 때 6.0㎛ 이상 9㎛ 이하의 폭(WCS)을 갖는, 반도체장치.
  64. 제 62항에 있어서,
    상기 에미터용 홈(1b)으로부터 상기 매립 확산층(14)의 단부까지의 거리(XCS)가 0.5㎛ 이상 2㎛ 이하인, 반도체장치.
  65. 제 60항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a) 및 에미터용 홈(1b)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고, 또한 상기 에미터용 홈(1b) 내부에는 에미터 전위가 되는 도전층(5b)이 매립되어 있고,
    상기 매립 확산층(14)은 상기 게이트용 홈에 접촉하고, 또한 에미터용 홈에 접촉하지 않도록 형성되어 있는, 반도체장치.
  66. 제 60항에 있어서,
    상기 반도체 기판의 상기 제1주면에는 복수의 홈(1a, 1b)이 형성되어 있고, 또한 상기 복수의 홈의 각각은 평면적으로 볼 때 일방향으로 배열되어 있고,
    상기 매립 확산층(14)은 평면적으로 볼 때 상기 홈의 각각에 끼워진 영역에만 형성되어 있는, 반도체장치.
  67. 제 66항에 있어서,
    상기 복수의 홈의 각각의 배열 방향에 인접해서 상기 제1의 주면에 형성되고, 또한 평면적으로 볼 때 상기 일방향으로 연장되고, 또한 상기 복수의 홈(1a, 1b)의 각각보다도 깊게 형성된 제1도전형의 웰층(41)을 더 구비하고,
    상기 웰층은 상기 매립 확산층(14)보다도 깊게 형성되어 있는, 반도체장치.
  68. 제 39항에 있어서,
    상기 제1주면에 형성되고, 또한 상기 제1전극(11)과 접촉하는 제1도전형의 제1에미터 확산층(6)과,
    상기 상기 제1주면에 형성되고, 또한 상기 제1전극 및 상기 제1에미터 확산층과 접촉하는 제2도전형의 제2에미터 확산층(3)을 더 구비하고,
    상기 게이트 전극(5a)의 연장 방향을 따른 제1에미터 확산층의 폭(WPC)과 상기 게이트 전극의 연장 방향을 따른 제2에미터 확산층의 폭(WSO)의 합에 대한 상기 제2 에미터 확산층의 폭(WSO)의 비(WSO/WSO+WPC)는, 0.08 이상 0.20 이하인, 반도체장치.
  69. 제 39항에 있어서,
    국소적으로 높은 전기 저항값을 갖는 저항체(28a)를 통해 전기신호가 상기 게이트 전극(5a)에 전달되는, 반도체장치.
  70. 제 69항에 있어서,
    상기 저항체(28a)는 상기 게이트 전극(5a)과 동일한 구조를 갖는, 반도체장치.
  71. 제 39항에 있어서,
    상기 콜렉터 영역과 접촉하고, 또한 상기 채널이 되는 제1도전형의 보디 확산층(2)을 더 구비하고,
    상기 소자에 역방향 전압을 가했을 때의 상기 드리프트 확산층과 상기 보디 확산층의 접합면의 전계강도(EP/N-)는 0보다 크고 3.0×105V/cm 이하인, 반도체장치.
  72. 제 39항에 있어서,
    상기 콜렉터 영역과 접촉하고, 또한 상기 채널이 되는 제1도전형의 보디 확산층(2)을 더 구비하고,
    상기 소자에 역방향 전압을 가했을 때의 상기 버퍼 확산층과 상기 드리프트 확산층의 접합면의 전계강도(EN/N-)는 2.0×104V/cm 이상 상기 드리프트 확산층과 상기 보디 확산층의 접합면의 전계강도(EP /N-) 이하인, 반도체장치.
  73. 제 39항에 있어서,
    상기 채널이 되는 제1도전형의 보디 확산층(2)을 더 구비하고,
    상기 반도체 기판의 상기 제1주면에는 게이트용 홈(1a)이 형성되어 있고, 상기 게이트용 홈(1a) 내부에는 상기 게이트 전극(5a)이 매립되어 있고,
    상기 보디 확산층의 저부로부터의 상기 게이트용 홈의 돌출량(DT)은 1.0㎛ 이상 상기 제2주면에 이르는 깊이 이하인, 반도체장치.
  74. 제 39항에 있어서,
    상기 채널이 되는 제1도전형의 보디 확산층(2)과,
    평면적으로 볼 때 상기 보디 확산층의 측면에 인접해서 형성된 제2도전형의 매립 확산층(14a)을 더 구비한, 반도체장치.
  75. 제 74항에 있어서,
    상기 드리프트 확산층을 구성하는 불순물의 단위면적당의 원자수(SN-)에 대한 상기 매립 확산층을 구성하는 불순물의 단위면적당의 원자수(SN14a)의 비(SN14a/SN-)는 0 이상 20 이하인, 반도체장치.
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