JP4372082B2 - 半導体装置とその製造方法 - Google Patents
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Description
図1は、本発明の第1の実施形態を示すものであり、薄層基板を用いた縦型IGBTの断面図である。図1において、図18(a)(b)と同一部分には同一符号を付す。
図5、図6は、nバッファ層23が予めエピタキシャル成長により形成したウェハを用いた場合を示している。
図7は、nバッファ層23をOSLで形成したウェハを用いた場合を示しており、MOSトランジスタの製造工程、及び、n+バッファ層31、ドレイン層22の製造工程は第1の製造方法と同様である。
図8、図9は、低ドーズ量のドレイン層を有するIGBTにおいて、研磨厚を高精度に制御可能な本発明の第3の製造方法を示している。
図10、図11は、本発明の第4の製造方法を示すものであり、第3の製造方法と同一部分には同一符号を付している。第4の製造方法は第3の製造方法に対して、nバッファ層、p+ドレイン層とも、基板を薄層化した後に形成する。
図12、図13は、本発明の第5の製造方法を示すものであり、第3の製造方法と同一部分には同一符号を付している。第5の製造方法は第4の製造方法に対して、SOI構造の形成前に、ウェハ81にnバッファ層23、p+ドレイン層22を形成するための不純物イオンを注入する。
図14、図15は、本発明の第6の製造方法を示すものであり、第3の製造方法と同一部分には同一符号を付している。第3乃至第5の製造方法はウェハ81に支持基板83を接着することにより、SOI構造を形成していた。これに対して、第6の製造方法はSIMOX(Separation by IMplanted OXide)構造の基板を用いて製造する。
図16、図17は、本発明の第7の製造方法を示すものであり、第3の製造方法と同一部分には同一符号を付している。第3乃至第5の製造方法はウェハ81に支持基板83を接着することにより、SOI構造を形成していた。これに対して、第7の製造方法はポーラスシリコン(多孔質シリコン)を用いた製造方法である。
21…n−高抵抗層、22…p+型のドレイン層(アノード)、23…nバッファ層、31…n+バッファ層、51、81…ウェハ、82、84…酸化膜、83…支持基板、85…MOSゲート構造、91…ポーラスシリコン層。
Claims (5)
- 第1導電型の第1のバッファ層と、
前記第1のバッファ層の上に形成された高抵抗の第1導電型の高抵抗層と、
前記高抵抗層の上に形成された第2導電型のベース層と、
前記ベース層の表面に形成された第1導電型のソース領域と、
前記ソース領域、前記ベース層、及び高抵抗層から絶縁して形成されたゲート電極と、
前記第1のバッファ層の前記高抵抗層が形成される面と反対側に形成され、前記第1のバッファ層より不純物濃度が高い第1導電型の第2のバッファ層と、
前記第2のバッファ層に接し、前記第2のバッファ層より膜厚が薄く、不純物総量が、1×1015cm−2以下とされた第2導電型のドレイン層と
を具備することを特徴とする半導体装置。 - 第1導電型の第1のバッファ層の表面に、前記第1のバッファ層より不純物濃度が低い第1導電型の高抵抗層を形成する工程と、
前記高抵抗層の表面領域に第2導電型のベース層を形成する工程と、
このベース層の表面領域に第1導電型のソース領域を形成する工程と、
これらソース領域、ベース領域、高抵抗層から絶縁されたゲート電極を形成する工程と、
前記第1のバッファ層の裏面を研磨する工程と、
前記第1のバッファ層の裏面から不純物を導入し、前記第1のバッファ層より不純物濃度が高い第1導電型の第2のバッファ層を形成する工程と、
前記第2のバッファ層の裏面に、前記第2のバッファ層より膜厚が薄く、不純物総量が、1×1015cm−2以下とされた第2導電型のドレイン層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記第2のバッファ層の厚さは、0.5μm以上、3μm以下であることを特徴とする請求項1記載の半導体装置。
- 前記第2のバッファ層の不純物濃度の最大値は、1×1016cm−3〜1×1019cm−3であることを特徴とする請求項1記載の半導体装置。
- 前記第1のバッファ層及び高抵抗層は、OSLで形成したウェハを用いることを特徴とする請求項2記載の半導体装置の製造方法。
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