KR101851821B1 - 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법 - Google Patents

바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법 Download PDF

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Abstract

바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법이 제공되며, 다음의 단계들이 수행된다: (a) 제 1 및 제 2 측 (11, 2) 을 갖는 고도핑의 제 1 웨이퍼 (10) 를 제공하는 단계로서, 제 1 웨이퍼가 제 1 전도 타입의 제 1 파티클들로 적어도 제 1 측 (11) 에 도핑되는, 제 1 웨이퍼 (10) 를 제공하는 단계, (b) 제 3 측 및 제 4 측을 갖는, 제 1 전도 타입의 저도핑의 제 2 웨이퍼 (20) 를 제공하는 단계, (c) 제 1 측 (11) 의 제 1 웨이퍼 (10) 및 제 4 측 (22) 의 제 2 웨이퍼 (20) 를 함께 본딩하여 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트를 형성하는 단계; (d) 그 후 확산 공정을 수행하는 단계로서, 확산 공정에 의해 확산된 상호 공간 (inter-space) 층 (31) 이 형성되고, 상호 공간층은 제 1 웨이퍼 (10) 의 제 1 측의 부분 및 제 2 웨이퍼 (20) 의 제 4 측의 부분을 포함하고, 변경되지 않는 도핑 농도를 갖는 제 2 웨이퍼의 그 부분이 최종 디바이스에서 드리프트층 (2) 을 형성하는, 확산 공정을 수행하는 단계, (e) 그 후 제 3 측 (21) 상에 제 2 전도 타입의 적어도 하나의 층을 형성하는 단계, 및 (f) 그 후 버퍼층 (3) 이 형성되도록 상호 공간층 (31) 내에 및 제 2 웨이퍼 (20) 내에 제 2 측 (12) 으로부터 웨이퍼 라미네이트 두께를 감소시키는 단계로서, 버퍼층은 드리프트층 (2) 보다 높은 도핑 농도를 갖는 제 4 측 (22) 의 웨이퍼 라미네이트의 나머지 부분을 포함하는, 웨이퍼 라미네이트 두께를 감소시키는 단계.

Description

바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법{BIPOLAR PUNCH-THROUGH SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SUCH A SEMICONDUCTOR DEVICE}
본 발명은 파워 일렉트로닉스 분야에 관한 것이고, 보다 상세하게는 청구항 1에 기재된 바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법 및 청구항 10에 기재된 바이폴라 펀치 쓰루 반도체 디바이스에 관한 것이다.
EP 1 017 093 A1 에는 제 1 메인 측 (13, 에미터 측) 및 제 2 메인 측 (14, 컬렉터 측) 을 갖는 IGBT의 제조 방법이 기재되어 있다. (n-) 도핑된 웨이퍼의 컬렉터 측 (14) 상에 확산에 의해 n 도핑층이 형성된다. 그 후, 에미터 측 (13) 상에 p 베이스층 (4), n 소스 영역들 (5) 및 게이트 전극 (6) 이 형성된다. 이러한 스테이지에서, 웨이퍼는 제조 프로세스 동안 파단의 위험을 효과적으로 감소시키기 위해 적어도 약 400㎛의 두께를 가져야 한다. 그 후, 에미터 전극 (82) 이 적용된다. 이제, n 도핑층의 테일 부분이 버퍼층 (3) 으로서 남도록 웨이퍼의 두께가 컬렉터 측 (14) 상에서 감소된다. 마지막으로, p 컬렉터층 (75) 및 컬렉터 전극 (92) 이 적용된다.
이러한 방법에 의해, 저도핑 버퍼층 (3) 을 갖는 IGBT가 제작된다. 이에 따라, 그러한 디바이스들은 소프트 펀치 쓰루 디바이스들로 불린다. 하지만, 수 일까지의 긴 확산 시간은 도펀트들이 웨이퍼로 충분히 깊게 확산하도록 하여야 한다. 긴 시간에도 불구하고, 확산은, 적어도 400㎛ 두께의 웨이퍼들 상에서의 작업 요건들 때문에 박형의 드리프트층들이 요구되는 저전압 디바이스들이 이러한 방법에 의해 제조될 수 없도록 약 150㎛ 깊이로 제한된다.
이러한 종래 기술의 방법은, 대략 2000V 까지의 블록킹 전압들을 갖는 디바이스들에 사용되는데, 이는 그러한 디바이스들이 상대적으로 박형이기 때문이다. 이것은 그러한 디바이스들이 박형의 웨이퍼 상에 직접 제조되었을 경우 어렵게 되는데, 이는 저전압 IGBT에서 웨이퍼가 박형인 경우, 에미터 MOS 셀들 및 종단을 포함하는 전면 층들과 애노드 및 버퍼 영역들을 포함하는 후면 층들을 형성하기 위해 박형의 웨이퍼들 상에서 직접 작업하는 것이 오히려 복잡한 프로세스들을 필요로 하기 때문이다. 하지만, 상술한 방법의 구현에도 불구하고, 그러한 디바이스들은 개선된 정적 및 동적 성능을 위해 다수의 제한적인 프로세스 옵션들을 갖는 최적화를 필요로 한다.
박형의 웨이퍼 프로세싱에 기초하여 고속 회복 다이오드들을 설계할 때 유사한 난제들에 직면한다. 또한, 웨이퍼 직경이 커질수록, 박형의 웨이퍼 프로세싱에 직면하게 되는 어려움은 더 커진다. 이에 따라, 종래 기술 방법은 작은 웨이퍼 직경들에 제한된다. 결국, 실리콘 기판 재료의 품질 및 유용성은 또한, 예를 들어 특히 200 mm 이상의 큰 웨이퍼 직경에 대해 딥 확산 방법들을 사용하는 박형의 웨이퍼 기술들에 대한 이슈이다.
EP 0 889 509 A2 는 수명 제어층의 제작을 위한 웨이퍼 대 웨이퍼 본딩 방법을 기재한다. 최종 디바이스에 드리프트층을 형성하는 하나의 웨이퍼가 버퍼층을 형성하는 다른 웨이퍼에 본딩된다. 중간에, 재결합 센터들을 갖는 본딩층이 형성된다. 재결합 센터들은 양자의 웨이퍼들의 결정축들을 정렬시키지 않거나, 이후 본딩 및 가열 단계를 적용하기 전에 웨이퍼 표면 중 하나의 웨이퍼 표면에 중금속 도펀트를 증착시킴으로써 형성된다.
본 발명의 목적은 저전압 디바이스들 및 큰 웨이퍼들에 적용가능하고, 종래기술의 방법들 보다, 예를 들어 파단들과 관련된 프로세스의 높은 신뢰성을 갖는, 바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법을 제공하는 것이다.
이러한 목적은 청구항 1에 기재된 바이폴라 펀치 쓰루 반도체 디바이스의 제조 방법에 의해 그리고 청구항 10에 기재된 바이폴라 펀치 쓰루 반도체 디바이스에 의해 달성된다.
발명의 방법에 의하면, 반도체 타입에 따라 제 1 전도 타입 및 제 2 전도 타입의 층들로 적어도 2 층 구조를 포함하는 바이폴라 펀치 쓰루 반도체 디바이스가 제조되며, 제 2 전도 타입은 제 1 전도 타입과 상이하고, 층들 중 하나가 제 1 전도 타입의 드리프트층이다.
발명의 발명에서, 다음의 제조 단계들이 수행된다:
(a) 고도핑의 제 1 웨이퍼를 제공하는 단계로서, 제 1 웨이퍼가 제 1 전도 타입의 제 1 파티클들로 도핑되고, 제 1 측 및 제 1 측 반대쪽의 제 2 측을 갖는, 제 1 웨이퍼를 제공하는 단계.
(b) 제 1 전도 타입의 저도핑의 제 2 웨이퍼를 제공하는 단계로서, 제 2 웨이퍼는 제 3 측 및 제 3 측 반대쪽의 제 4 측을 갖는, 제 2 웨이퍼를 제공하는 단계.
(c) 제 1 측의 제 1 웨이퍼 및 제 4 측의 제 2 웨이퍼를 함께 본딩하여 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트를 형성하는 단계.
(d) 그 후 확산 공정을 수행하는 단계로서, 확산 공정에 의해, 확산된 상호 공간층을 형성하고, 상호 공간층은 제 1 웨이퍼의 제 1 측의 부분들 및 제 2 웨이퍼의 제 4 측의 부분들을 포함하고, 그 부분들은 서로 인접하여 배열되며, 상호 공간층은 본래의 제 2 웨이퍼의 도핑 농도보다 높고, 본래의 제 1 웨이퍼의 도핑 농도보다 낮은 도핑 농도를 가지며, 변경되지 않은 도핑 농도를 갖는 제 2 웨이퍼의 그 부분은 최종 디바이스에서 드리프트층을 형성하는, 확산 공정을 수행하는 단계.
(e) 그 후 제 3 측 상에 제 2 전도 타입의 적어도 하나의 층을 형성하는 단계.
(f) 그 후 버퍼층이 형성되도록 제 2 측으로부터 웨이퍼 라미네이트 두께를 감소시키는 단계로서, 버퍼층은 드리프트층보다 높은 도핑 농도를 갖는 제 2 측의 웨이퍼 라미네이트의 나머지 부분을 포함하는, 웨이퍼 라미네이트 두께를 감소시키는 단계.
제조 방법은, 큰 웨이퍼들, 예를 들어 6 인치 또는 8인치 웨이퍼들에 그리고 저전압 디바이스들의 제작에 이롭게 사용될 수 있는데, 이는 두꺼운 고도핑 웨이퍼의 사용과 이 웨이퍼를 박형의 저도핑 웨이퍼에 본딩하는 것으로 인해, 웨이퍼 라미네이트 두께가 필요한 층 두께로 독립적으로 선택될 수 있기 때문이다. 발명의 방법에 의해, 최종 반도체 디바이스에서 필요한 드리프트층이 매우 박형이더라도 두꺼운 웨이퍼의 제 3 측 (전면) 상에 층들을 형성하는 것이 가능하다. 웨이퍼 라미네이트 내측의 평면으로부터 확산이 시작될 때 훨씬 짧은 확산 시간이 요구되고, 또한 저전압 디바이스들에서 사용되는 것과 같은 박형의 드리프트층이 제조될 수 있다.
프로세스 및 설계가 큰 웨이퍼 직경 프로세싱에 쉽게 적응될 수 있다. 종래 기술의 방법들에서, 깊은 확산 버퍼층들은 큰 웨이퍼들을 제작하기에는 어려운데, 이는 프로세스 동안의 버퍼 형성이 매우 이른 스테이지들에서 박형 웨이퍼 핸들링 및 이에 따른 웨이퍼 캐리어 프로세스 솔루션들에 대한 필요성을 요구하기 때문이다. 본 발명에 의하면, 다른 버퍼 설계들 및 프로세스들에 비해 프로세스가 백엔드 스테이지에서 박형 웨이퍼 핸들링만을 필요로 하고, 또한 큰 웨이퍼들에 대해서도 제어가능한 프로세스들을 필요로 하기 때문에, 보다 양호한 핸들링이 가능하다. 6 인치 웨이퍼들에 대해서는, 예시적으로 적어도 400㎛ 웨이퍼 두께가 프로세싱에 필요하고, 8 인치 웨이퍼들에 대해서는 적어도 500㎛의 매우 두꺼운 두께가 필요하다.
발명의 버퍼 설계는 예시적으로 이중 확산된 버퍼층으로서 제조될 수 있으며, 이에 의해 종래 기술의 단일 버퍼 설계에 비해 프로세스 단계들의 양호한 제어가 달성가능하다. 제조 동안 웨이퍼의 부분이 도핑 농도의 상승 부분 내에서 제거되더라도, 컷 깊이에서의 변동 효과가 발명의 방법에 의해 간결하게 적어지는데, 이는 이중 프로파일로 인해 컷이 도핑 농도 곡선의 덜 가파른 부분에서 행해지기 때문이다.
발명의 방법에 의하면, 버퍼층이 상승 도핑 농도의 영역 그리고 제 2 메인 측 쪽으로 일정 도핑 농도의 영역을 나타내는 디바이스들을 제작하는 것이 가능하다. 이러한 설계에 의하면, 새로운 버퍼 설계는 종래 기술의 버퍼 형성 프로세스와 관련된 많은 프로세스 이슈들을 제거하면서 종래 기술의 소프트 펀치 쓰루 설계들과 유사한 최종 두께를 제공한다. 예를 들어, 버퍼층을 형성하기 위해 고도핑층이 박형화되는, 깊이의 훨씬 더 양호한 제어가 달성되는데, 이는 박형화가 고도핑층의 비프로파일된 부분에서, 즉 일정한 도핑 농도의 부분에서, 본 예시의 실시형태에서 행해지기 때문이다. 그것은 상승 도핑 농도 구배 내에서 그라인딩 및 에칭이 수행되지 않는 것을 의미하며, 그렇지 않으면 상이한 조건들 하에서 불균일한 전류 흐름 및 바이폴라 이득에서의 변동들을 유도할 수 있다. 이에 따라, 제조 방법 그 자체 및 그에 따른 디바이스의 전기적 특성들의 보다 양호한 제어능력이 달성될 수 있다.
발명의 디바이스들은 디바이스 성능 면에서 더 양호한 설계 제어 및 프로세스들에 낮은 누설 전류들, 개선된 단락 능력 및 보다 소프트한 턴오프 거동을 제공한다.
발명의 청구물의 더욱 바람직한 실시형태들은 종속항들에 개시된다.
발명의 청구물은 첨부된 도면들을 참조하여 다음의 본문에서 더 상세하게 설명될 것이다.
도 1은 평면 게이트 전극을 갖는 종래 기술의 IGBT에 대한 단면도를 나타낸다.
도 2는 도 1에 따른 종래 기술의 IGBT의 도핑 프로파일을 나타낸다.
도 3은 평면 게이트 전극을 갖는 발명의 IGBT에 대한 단면도를 나타낸다.
도 4는 도 3에 따른 발명의 IGBT의 도핑 프로파일을 나타낸다.
도 5는 도 4에 따른 발명의 IGBT들의 도핑 프로파일들을 보다 상세하게 나타낸다.
도 6 내지 도 9는 발명의 반도체 디바이스를 제조하는 제조 단계들을 나타낸다.
도 10은 발명의 다이오드에 대한 단면도를 나타낸다.
도 11은 발명의 다이오드에 대한 단면도들을 나타낸다.
도 12는 발명의 트렌치 IGBT들에 대한 단면도들을 나타낸다.
도면들에서 사용된 참조 부호들 및 그 의미는 참조 부호들의 리스트에서 요약된다. 일반적으로, 유사한 부분들 또는 유사한 기능 부분들은 동일한 참조 부호들로 주어진다. 기재된 실시형태들은 예시로서 의미되며 발명을 한정하지 않는다.
도 3, 도 11 내지 도 12에 나타낸 바와 같이, 본 발명에 따른 바이폴라 펀치 쓰루 반도체 디바이스는, 제 1 메인 측 (13) 과, 제 1 메인 측 (13) 반대쪽에 배열된 제 2 메인 측 (14) 을 포함한다. 제 1 전기적 컨택 (8) 이 제 1 메인 측 (13) 상에 배열되고, 제 2 전기적 컨택 (9) 이 제 2 메인 측 (14) 상에 배열된다. 디바이스는 제 1 및 제 2 전도 타입의 층들로 적어도 2층 구조를 가지며, 제 2 전도 타입은 제 1 전도 타입과 상이하다. 층들 중 하나는 제 1 전도 타입, 즉 도면들에서 n 타입의 저도핑 드리프트층 (2) 이다.
도 3의 a) 내지 c)에 나타낸 바와 같이, 발명의 디바이스는 절연형 게이트 바이폴라 트랜지스터 (IGBT)(1) 이며, 제 1 전기적 컨택 (8) 이 에미터 전극 (82) 으로서 형성되고, 제 2 전기적 컨택 (9) 이 컬렉터 전극 (92) 으로서 형성된다.
베이스층 (4) 형태의 p 타입 층이 제 1 메인 측 (13) (에미터 측) 상에 배열된다. 적어도 하나의 n 타입 소스 영역 (5) 이 제 1 메인 측 (13) 상에 배열되고 베이스층 (4) 에 의해 둘러싸인다. 적어도 하나의 소스 영역 (5) 은 드리프층 (2) 보다 높은 도핑 농도를 갖는다. 제 1 전기적 절연층 (62) 이 드리프트층 (2), 베이스층 (4) 및 소스 영역 (5) 의 상부 상의 제 1 메인 측 (13) 상에 배열된다. 그것은 적어도 부분적으로 소스 영역 (5), 베이스층 (4) 및 드리프트층 (2) 을 커버한다. 전기 전도성 게이트 전극 (6) 은, 통상 실리콘 이산화물로 이루어지는 전기적 절연층 (62) 에 의해, 적어도 하나의 베이스층 (4), 소스 영역 (5) 및 드리프트층 (2) 과 전기적으로 절연된 제 1 메인 측 (13) 상에 배열된다. 바람직하게, 게이트 전극 (6) 은 전기적 절연층 (62) 에 임베딩되고, 바람직하게는 제 1 절연층 (62) 과 동일한 재료의 다른 제 2 절연층 (64) 에 의해 커버된다.
드리프트층 (2) 의 도핑 농도 및 두께의 선택은 블록킹 능력 요건들에 의존한다. 저도핑 드리프트층 (2) 은 메인 PN 접합 측 (IGBT의 에미터, 다이오드의 애노드) 에 블록킹 전압을 지원하기 위한 메인 영역이고, 고도핑 버퍼층은 제 2 메인 측 (14)(IGBT의 컬렉터 측 또는 다이오드의 경우 캐소드 측) 근방에 있으며, 예를 들어 30 내지 190㎛의 두께를 갖는다. 600V 디바이스에 대한 드리프트층의 예시적인 두께는 30 내지 70㎛, 1200V 디바이스에 대해서는 80 내지 120㎛ 그리고 1700V 디바이스에 대해서는 150 내지 190㎛ 이다. 일반적으로, 저전압 디바이스에 대한 도핑 농도가 고전압 디바이스보다 높은데, 예를 들어 600V 디바이스에 대해서는 대략 1.5*1014㎝-3, 1700V 디바이스에 대해서는 5*1013㎝-3 까지이다. 그러나, 디바이스의 실제값들은 그 애플리케이션에 따라 달라질 수도 있다.
도 3의 a) 내지 c)에 나타낸 바와 같이, 평면 게이트 전극 (9) 으로서 형성된 게이트 전극을 갖는 IGBT에 대하여, 제 1 전기적 절연 영역 (62) 이 에미터 측의 상부 상에 배열된다. 제 1 및 제 2 전기적 절연층들 (62, 64) 사이에 게이트 전극 (6) 이 임베딩되는데, 일반적으로는 완전히 임베딩된다. 게이트 전극 (6) 은 일반적으로 고도핑 폴리실리콘 또는 알루미늄과 같은 금속으로 제조된다.
적어도 하나의 소스 영역 (5), 게이트 전극 (6) 및 전기적 절연층들 (62, 64) 은 베이스층 (4) 위로 개구가 형성되는 방식으로 형성된다. 개구는 적어도 하나의 소스 영역 (5), 게이트 전극 (6) 및 전기적 절연층들 (62, 64) 에 의해 둘러싸인다.
제 1 전기적 컨택 (8) 은, 베이스층 (4) 및 소스 영역들 (5) 과 전기적으로 직접 컨택하도록, 개구를 커버하는 제 1 메인 측 (13) 상에 배열된다. 제 1 전기적 컨택 (8) 은 또한 일반적으로 전기적 절연층들 (62, 64) 을 커버하지만, 제 2 전기적 절연층 (64) 에 의해 게이트 전극 (6) 과 분리되어 전기적으로 절연된다.
평면 게이트 전극 (6) 을 갖는 발명의 IGBT에 대한 대안으로, 발명의 IGBT (1) 는 도 11의 a) 내지 c)에 나타낸 바와 같이 트렌치 게이트 전극 (6') 으로서 형성된 게이트 전극을 포함할 수도 있다. 트렌치 게이트 전극 (6') 은 베이스층 (4) 과 동일한 평면 내에 배열되고, 제 1 절연층 (62) 에 의해 서로 분리된 소스 영역들 (5) 에 인접하며, 제 1 절연층 (62) 은 또한 드리프트층 (2) 과 게이트 전극 (6) 을 분리한다. 제 2 절연층 (64) 은 트렌치 게이트 전극 (9') 으로서 형성된 게이트 전극의 상부 상에 배열되고, 이로써 트렌치 게이트 전극 (6') 을 제 1 전기적 컨택 (8) 과 절연시킨다.
도 12에 바이폴라 다이오드 (100) 형태의 발명의 바이폴라 펀치 쓰루 반도체 디바이스가 나타나 있다. 다이오드 (100) 는 제 1 전도 타입, 즉 n 타입의 드리프트층 (2) 을 포함하고, 제 1 메인 측 (13) 및 제 1 메인 측 (13) 반대쪽의 제 2 메인 측 (14) 을 갖는다. 애노드층 (7) 형태의 p 도핑층이 제 1 메인 측 (13) 상에 배열된다. 일반적으로, 금속층 형태의 애노드 전극 (84) 으로서의 제 1 전기적 컨택 (8) 은 애노드층 (7) 의 상부 상에, 즉 드리프트층 (2) 반대쪽에 놓이는 층 (7) 의 그 측 상에 배열된다.
제 2 메인 측 (14) 쪽으로, 발명의 (n) 도핑된 버퍼층 (3) 이 배열된다. 이 버퍼층 (3) 은 드리프층 (2) 보다 높은 도핑 농도를 갖는다. 일반적으로, 금속층 형태의 캐소드 전극 (94) 으로서의 제 2 전기적 컨택 (9) 은 버퍼층 (3) 의 상부 상에, 즉 드리프트층 (2) 반대쪽에 놓이는 버퍼층 (3) 의 그 측 상에 배열된다.
도 3의 b) 및 도 11의 b) 에 나타낸 바와 같은 IGBT들 및 도 12의 b)에 나타낸 바와 같은 다이오드는 드리프트층 (2) 보다 높은 도핑 농도를 갖는 버퍼층 (3) 을 포함한다. 버퍼층은 제 2 메인 측 (14) 쪽으로 드리프트층 (2) 상에 배열된다. 버퍼층 (3) 은 제 2 메인 측 (14) 쪽으로 일정하게 고도핑된 고도핑 영역 (38) 을 포함하고, 고도핑 영역 (38) 과 드리프트층 (2) 사이에 상호 공간층 (31) 을 포함하며, 상호 공간층은 확산 층이고, 고도핑 영역의 도핑 농도에서 드리프트층의 저도핑 농도로 점차적으로 감소하는 도핑 농도를 갖는다. 상호 공간층 (31) 내에서 그리고 고도핑 영역 (38) 에 근접하여 본딩층 (37) 이 배열된다.
확산된 상호 공간층 (31) 에서, 도핑 농도는 일반적으로 가우시안 함수에 의해 제 2 메인 측 (14) 에서 본래의 제 1 웨이퍼의 고도핑 농도의 값으로부터 본래의 제 2 웨이퍼의 저도핑 농도 쪽으로 감소한다. 그러나, 확산에 의해 도핑 농도의 다른 연속적인 감소 프로파일이 달성되는 경우, 이것도 또한 본 발명에 의해 커버될 것이다.
도 3의 a) 및 도 11의 a) 에, 버퍼층 (3) 이 상호 공간층 (31) 또는 상호 공간층 (31) 의 부분으로 구성되는 IGBT들 및 다이오드 (도 12의 a)) 가 나타나 있다. 이러한 디바이스들에서, 제 1 웨이퍼의 일정하게 고도핑된 부분은 웨이퍼 라미네이트로부터 제거된다. 예시적으로, 제거는 본딩층 (37) 이 최종 디바이스 (도 3의 a) 및 도 12의 a) 에 나타냄) 의 부분이 되지 않도록, 제 2 웨이퍼 (20) 내에서 그리고 상호 공간층 (31) 에서 행해진다. 이에 따라, 본딩 프로세스 동안 일어날 수도 있었던 결함들도 또한 최종 디바이스의 부분이 되지 않게 되며, 이에 따라 전기적 특성들이 개선될 수 있다. 대안으로, 도 11의 a)에 나타낸 본딩층 (37) 은 버퍼층 (3) 의 부분일 수 있다. 상호 공간층 (31) 의 도핑 농도는 연속적으로 감소하고, 이로써 드리프트층의 저도핑 농도까지 점차적으로 감소한다.
발명의 바이폴라 펀치 쓰루 반도체 디바이이스는 또한 제 2 메인 측 (14) 에 평행한 평면에 교호의 p 도핑된 컬렉터층 및 n+ 도핑된 부가층들을 갖는 역도통 IGBT일 수 있다.
임의의 발명의 바이폴라 펀치 쓰루 반도체 디바이스는 예를 들어 컨버터에서 사용될 수 있다.
발명의 바이폴라 펀치 쓰루 반도체 디바이스의 제조를 위해, 다음의 단계들이 수행된다:
(a) n 타입의 제 1 파티클들 타입으로 도핑된 고도핑의 제 1 웨이퍼 (10) 가 제공되며, 제 1 웨이퍼는 제 1 측 (11) 및 제 1 측 (11) 반대쪽의 제 2 측 (12) 을 갖는다 (도 6). 예시적으로, 제 1 웨이퍼 (10) 는 도핑 농도가 5*1014 내지 5*1016㎝-3이다.
(b) (n-) 도핑된 저도핑의 제 2 웨이퍼 (20) 가 제공되며, 제 2 웨이퍼는 제 3 측 (21) 및 제 3 측 (21) 반대쪽의 제 4 측 (22) 을 갖는다 (도 6). 예시적으로, 제 2 웨이퍼는 도핑 농도가 3*1013㎝-3 내지 2*1014㎝-3이다.
(c) 제 1 측 (11) 의 제 1 웨이퍼 (10) 와 제 4 측 (22) 의 제 2 웨이퍼 (20) 를 함께 본딩하여 제 3 측 (21) 과 제 2 측 (12) 사이에 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트가 형성되고, 이로써 제 1 및 제 2 웨이퍼 (10, 20) 사이의 제 1 및 제 4 측 (11, 22) 에 본딩층 (37) 을 형성한다 (도 7).
(d) 그 후 확산 공정이 수행되고, 이에 의해 확산된 상호 공간층 (31) 이 형성되며, 상호 공간층 (31) 은 제 1 웨이퍼 (1) 의 제 1 측의 부분들 및 제 2 웨이퍼 (20) 의 제 4 측의 부분들을 포함한다 (도 8). 이러한 부분들은 서로 인접하여 배열된다. 상호 공간층 (31) 은 본래의 제 2 웨이퍼 (단계 (b) 에서 제공된 바와 같은 제 2 웨이퍼) 의 도핑 농도보다 높고 본래의 제 1 웨이퍼 (단계 (a) 에서 제공된 바와 같은 제 1 웨이퍼) 의 도핑 농도보다 낮은 도핑 농도를 가지며, 변경되지 않은 도핑 농도를 갖는 제 2 웨이퍼의 그 부분은 최종 디바이스에서 드리프트층 (2) 을 형성한다. 도 8에서, 제 1 및 제 2 웨이퍼 (10, 20) 사이의 본래의 보더에 배열된 본딩층 (37) 은 점선으로서 나타나 있다.
(e) 그 후 제 2 전도 타입의 적어도 하나의 층이 드리프트층 (2) 의 상부 상의 제 3 측 (21) 상에 형성된다 (도 9, 다이오드의 제조 방법을 나타냄). 물론, p 도핑층은 또한 p 도핑층이 제 1 메인 측 (13) 상에 배열되도록 드리프트층 (2) 으로 확산될 수 있으며, 드리프트층 (2) 은 p 도핑층 아래에 배열된다.
(f) 그 후 버퍼층 (3) 이 형성되도록 웨이퍼 라미네이트 두께가 제 2 측 (12) 으로부터 감소되고, 버퍼층은 드리프트층 (2) 보다 높은 도핑 농도를 갖는 제 2 측 (12) 의 제 1 전도 타입의 웨이퍼 라미네이트의 나머지 부분을 포함한다 (도 10).
단계 (a) 및 단계 (b) 에 각각 제공되는 제 1 및 제 2 웨이퍼 (10, 20) 는, 예시적으로, 웨이퍼들이 일정 도핑 농도를 갖게 되는 것을 의미하는, 균일하게 고도핑되거나 저도핑된 n 타입 웨이퍼이다. 제 1 웨이퍼 두께는 단계 (a) 에서 제 1 및 제 2 측 (15, 17) 사이의 웨이퍼 두께일 수 있다. 균질하게 고도핑된 제 1 웨이퍼 (10) 에 대하여 대안으로, 제 1 측 (11) 상에 고도핑층을 가지며 기판에 본딩되는, 제 1 웨이퍼 (10) 가 제공될 수 있으며, 기판은 이후 제조 단계 (f) 에서 완전히 제거된다.
단계 (a)에서, 제 1 웨이퍼 (10) 는 제 1 측 (11) 상에 제 1 전도 타입의 제 2 파티클들로 주입된 주입층을 부가적으로 포함할 수도 있으며, 제 2 파티클들은 제 1 파티클들과 상이한 확산 속도를 갖는다. 대안으로, 단계 (b) 에서, 제 2 웨이퍼 (20) 는 제 4 측 상에 상기 제 2 파티클들을 갖는 주입층을 포함할 수도 있고, 또는 양자의 웨이퍼들 (10, 20) 이 그 제 1 및 제 4 측 (11, 22) 상에 각각 주입층을 포함할 수도 있다. 층 (들) 은 단계 (a) 및 (b) 전에 각각 주입된다. 본 실시형태에서, 단계 (d)에서 형성된 확산된 상호 공간층 (31) 은 제 1 상호 공간 영역 (33) 및 제 2 상호 공간 영역 (35) 을 포함한다. 제 1 상호 공간 영역 (33) 은 고속 확산 파티클들을 포함하고 제 2 측 (12) 으로부터 측정된 제 1 영역 깊이 (34) 까지 연장하며, 제 1 영역 깊이 (34) 는 제 2 측 (12) 으로부터의 고속 확산 파티클들의 최대 확산 깊이이다. 제 2 상호 공간 영역 (35) 은 저속 확산 파티클들을 포함하고 제 2 측 (12) 으로부터 측정된 제 2 영역 깊이 (36) 까지 연장하며, 제 2 영역 깊이는 제 2 측 (12) 으로부터의 저속 확산 파티클들의 최대 확산 깊이이며, 제 2 영역 깊이가 제 1 영역 깊이 (34) 보다 작다 (도 5의 c)). 도 3의 c), 도 11의 c) 및 도 12의 c)는 이러한 발명의 이중 확산 버퍼층 (3) 을 갖는 결과의 디바이스들을 나타낸다. 이로써, 제 2 상호 공간 영역 (35) 은 또한 고속 확산 파티클들을 포함한다.
고속 확산 파티클들은 예시적으로 황이고, 저속 확산 파티클들은 인 또는 비소이다. 다른 예시의 실시형태에서, 고속 확산 파티클들은 인이고, 저속 확산 파티클들은 비소이다.
단계 (c) 후 및 단계 (d) 전에, 웨이퍼 라미네이트는 제 3 측 (21) 에서, 즉 제 2 웨이퍼 (20) 내에서, (에칭 또는 그라인딩과 같은) 박형화 및/또는 폴리싱 단계들을 겪을 수도 있다. 이것은 원하는 경우 제조 동안 크랙들 또는 파단들을 회피하기 위해 본딩 단계 (c) 에서 두꺼운 제 2 웨이퍼 (20) 로 작업하기에 유용할 수도 있다.
두꺼운 균질의 저도핑 제 2 웨이퍼 (20) 에 대안으로, 또한 제 2 웨이퍼 (20) 가 제 4 측 (22) 상의 저도핑 층을 갖는 웨이퍼로서 제 1 웨이퍼 (10) 및 기판에 대해 상기 개시된 바와 같이 형성될 수도 있으며, 기판에는 저도핑층이 본딩된다. 이 경우에, 기판은 상기 개시된 박형화 단계에 의해 최종 디바이스에서 완전히 제거된다. 용어 저도핑의 제 2 웨이퍼 (20) 는 적어도 제 4 측 상에 저도핑층을 갖는 웨이퍼로서 전체 애플리케이션을 이해할 수 있으며, 즉 기판과 저도핑층의 복합물뿐만 아니라 균질하게 저도핑된 제 2 웨이퍼 (20) 를 커버할 수 있다.
단계 (d) 에서, 확산은 예시적으로 적어도 1200℃의 온도에서 그리고 적어도 180분의 시간 주기 동안 수행된다. 고도핑의 제 1 웨이퍼 (10) 로부터의 파티클들이 저도핑의 제 2 웨이퍼 (20) 로 확산하여 상호 공간층 (31) 이 형성되며, 상호 공간층 (31) 은 파티클들이 확산된 고도핑의 제 1 웨이퍼 (10) 로부터의 그러한 부분 및 고도핑의 제 1 웨이퍼 (10) 로부터의 파티클들이 확산된 저도핑의 제 2 웨이퍼 (20) 의 그러한 부분을 포함한다. 드리프트층 (2) 은 최종 디바이스에서 웨이퍼의 변경되지 않은 저도핑 농도를 갖는 제 2 웨이퍼의 그러한 부분인 반면, 버퍼층 (3) 은 n 타입이고 드리프트층 (2) 보다 높은 도핑 농도를 갖는 그러한 영역들을 포함한다.
단계 (e) 에서, 다이오드 (12) 의 경우, p 도핑된 애노드층 (7) 이 형성된다. 애노드 전극 (84) 으로서 형성된 제 1 전기적 컨택 (8) 이 이 단계에서 형성될 수 있으며, 일반적으로는 제 3 및 제 2 측 (21, 12) 상의 금속의 성막일 수 있다. 대안으로, 애노드 전극 (84) 은 단계 (f)의 박형화 이후, 캐소드 전극 (94) 과 함께 형성될 수도 있다.
단계 (e) 에서, IGBT (1) 의 경우, 예시적으로 p 베이스층 (4), 소스 영역 (5) 이 제 3 측 (21) 상에 형성되고, 제 2 측 (12) 상에 p 컬렉터층 (75) 이 형성된다. 그 후, 평면 게이트 전극 (6) 또는 트렌치 게이트 전극 (6') 이 그 절연층들 (62, 64) 과 함께 제 3 측 (21) 상에 형성된다. 이 단계 (e) 에서, 에미터 전극 (82) 으로서 형성된 제 1 전기적 컨택 (8) 이 제 3 측 (21) 상에 형성될 수도 있다. 대안으로, 에미터 전극 (82) 은 단계 (f) 의 박형화 단계 후 컬렉터 전극 (92) 과 함께 형성될 수도 있다.
단계 (f) 에서, 웨이퍼 라미네이트는, 버퍼층 (3) 이 형성되도록, 제 1 웨이퍼 (10) 내에서 그 두께가 감소될 수도 있으며, 버퍼층 (3) 은 상호 공간층 (31) 및 제 1 웨이퍼의 나머지 부분을 포함하며, 그 부분은 고도핑 영역 (38)(도 4에서 컷 3) 을 형성한다 (평면 게이트 IGBT에 대해 도 3의 b)에, 트렌치 게이트 IGBT에 대해 도 11의 b)에 그리고 다이오드에 대해 도 12의 b)에 예시적으로 나타냄).
그라인딩 또는 에칭과 같은 전문가에게 잘 알려진 임의의 적절한 방법이 두께의 감소를 위해 사용될 수 있다. 두께는 제 2 측 (12) 상에 그리고 제 2 측 (12) 과 평행한 웨이퍼의 전체 평면에 걸쳐 웨이퍼의 일 부분을 제거함으로써 감소된다.
대안으로, 단계 (f)에서, 도핑 농도 프로파일의 상승 부분 내에서 두께가 감소되도록, 웨이퍼가 제 2 웨이퍼 (20) 내에서 그리고 상호 공간층 (31) 내에서 컷팅될 수도 있다 (도 4에서 컷 1). 다른 대안으로, 제거는 상호 공간층 (31) 과 제 1 웨이퍼의 일정하게 고도핑된 부분 사이의 보더에서 수행될 수도 있다 (도 4에서 컷 2).
도 4는 상이한 제조 단계들에서 균일한 n 타입 웨이퍼 (균일한 도핑 농도) 에 대한 웨이퍼 내의 도핑 농도를 나타낸다. 파선은 본딩 (단계 (c)) 후 고도핑의 제 1 웨이퍼 (10) 및 저도핑의 제 2 웨이퍼 (20) 의 도핑 농도를 나타낸다. 실선은 확산 (단계 (d)) 후 웨이퍼를 나타내고, 점선은 제 1 메인 측 상에 p 타입층이 형성 (단계 (e)) 된 후 웨이퍼를 나타낸다. 도 5는 n 도핑된 버퍼층 (3) 의 도핑 농도를 상세하게 나타낸다. 도 5의 a)는 도 4의 컷 1을 따라 컷팅되는 웨이퍼 라미네이트에 대한 도핑 농도를 나타낸다. 도 5의 b)는 도 4의 컷 3에 대한 도핑 농도를 나타내고, 도 5의 c) 는 이중 확산 버퍼층에 대한 도핑 농도를 나타낸다.
버퍼층 (3) 의 예시 두께는 (20-70)㎛ 이고 상호 공간층 (31) 에 대해서는 (10-50)㎛ 이다. 컷 1 (제 2 웨이퍼 (20) 내의 컷) 을 갖는 발명의 디바이스에 대하여, 버퍼층은 예시적으로 (10 내지 40)㎛, 예시적으로 (20 내지 40)㎛ 의 두께를 갖는다.
버퍼층 (3) 이 형성된 후, 다른 층들이 제 2 측 (12) 의 웨이퍼 라미네이트에 또는 웨이퍼 라미네이트 상에 그리고 박형화 후에 형성될 수도 있다. IGBT를 제작하기 위해, 이제 예를 들어 p 도핑된 컬렉터층 (75) 및 컬렉터 전극 (92) 이 형성된다. 물론, 박형화 후 제 3 측 (21) 상에 층들을 형성하는 것이 발명으로부터 배제되는 것은 아니다. 예시적으로, 확산 공정을 필요로 하는 적어도 모든 층들이 박형화 전에 형성된다.
이러한 예들은 발명의 범위를 제한하지 않는다. 상기 언급된 설계들 및 배열들은 단지 베이스층(들) 및 웰 (존들) 에 대하여 가능한 설계들 및 배열들의 임의의 종류들에 대한 예시일 뿐이다.
다른 실시형태에서, 전도 타입들은 전환되는데, 즉 제 1 전도 타입의 모든 층들은 p 타입이고 (예를 들어, 드리프트층 (2), 소스 영역 (5)), 제 2 전도 타입의 모든 층들은 n 타입이다 (예를 들어, 베이스층 (4), 컬렉터층 (75)).
용어 "포함하는 (comprising)" 은 다른 엘리먼트들 또는 단계들을 배제하지 않으며, 부정관사 "a" 또는 "an" 은 복수를 배제하지 않음을 유의해야 한다. 또한, 상이한 실시형태들과 연관되어 기재된 엘리먼트들은 결합될 수도 있다. 또한, 청구항들에서의 참조 부호들은 청구항들의 범위를 한정하는 것으로서 해석되지 않아야 함을 유의해야 한다.
당업자들은 본 발명이 그 사상 또는 본질적 특성들을 벗어나지 않으면서 다른 구체적 형태들로 구현될 수 있음을 알 것이다. 이에 따라, 개시된 본 실시형태들은 모든 면에서 예시적인 것이며 한정되지 않은 것으로 고려된다. 발명의 범위는 상기 기재보다는 오히려 첨부된 청구항들로 나타나며, 의미 및 범위 내에서 그 모든 변경들 및 등가물이 거기에 포함되는 것으로 의도된다.
1 IGBT
100 다이오드
10 제 1 웨이퍼
11 제 1 측
12 제 2 측
13 제 1 메인 측
14 제 2 메인 측
2 드리프트층
20 제 2 웨이퍼
21 제 3 측
22 제 4 측
25 드리프트층의 두께
3 버퍼층
31 상호 공간층
32 상호 공간층의 두께
33 제 1 상호 공간 영역
34 제 1 영역 깊이
35 제 2 상호 공간 영역
36 제 2 영역 깊이
37 본딩층
38 고도핑 영역
39 고도핑 영역의 두께
4 베이스층
5 소스 영역
6 게이트 전극
62 제 1 절연층
64 제 2 절연층
7 애노드층
75 컬렉터층
8 제 1 전기적 컨택
82 에미터 전극
84 캐소드 전극
9 제 2 전기적 컨택
92 컬렉터 전극
94 애노드 전극

Claims (15)

  1. 제 1 전도 타입 및 제 2 전도 타입의 층들로 적어도 2 층 구조를 갖는 바이폴라 반도체 디바이스의 제조 방법으로서,
    상기 제 2 전도 타입은 상기 제 1 전도 타입과 상이하고,
    상기 바이폴라 반도체 디바이스의 제조를 위해,
    (a) 고도핑의 제 1 웨이퍼 (10) 를 제공하는 단계로서, 상기 제 1 웨이퍼 (10) 는 제 1 측 (11) 및 상기 제 1 측 (11) 반대쪽의 제 2 측 (12) 을 갖고, 상기 제 1 웨이퍼 (10) 는 적어도 상기 제 1 측 (11) 에 상기 제 1 전도 타입의 제 1 파티클들로 도핑되는, 상기 제 1 웨이퍼 (10) 를 제공하는 단계;
    (b) 제 3 측 (21) 및 상기 제 3 측 (21) 반대쪽의 제 4 측 (22) 을 갖는, 상기 제 1 전도 타입의 저도핑의 제 2 웨이퍼 (20) 를 제공하는 단계,
    (c) 상기 제 1 측 (11) 의 상기 제 1 웨이퍼 (10) 및 상기 제 4 측 (22) 의 상기 제 2 웨이퍼 (20) 를 함께 본딩하여 웨이퍼 라미네이트 두께를 갖는 웨이퍼 라미네이트를 형성하는 단계;
    (d) 그 후 확산 공정을 수행하는 단계로서, 상기 확산 공정에 의해, 확산된 상호 공간 (inter-space) 층 (31) 이 형성되고, 상기 상호 공간층은 상기 제 1 웨이퍼 (10) 의 제 1 측의 부분 및 상기 제 2 웨이퍼 (20) 의 제 4 측의 부분을 포함하고, 상기 상호 공간층 (31) 은 본래의 상기 제 2 웨이퍼의 도핑 농도보다 높고 본래의 상기 제 1 웨이퍼의 도핑 농도보다 낮은 도핑 농도를 가지며, 최종 디바이스에서 변경되지 않는 도핑 농도를 갖는 상기 제 2 웨이퍼의 부분이 드리프트층 (2) 을 형성하는, 상기 확산 공정을 수행하는 단계;
    (e) 그 후 상기 제 3 측 (21) 상에 상기 제 2 전도 타입의 적어도 하나의 층을 형성하는 단계; 및
    (f) 그 후 버퍼층 (3) 이 형성되도록 상기 상호 공간층 (31) 내에 및 상기 제 2 웨이퍼 (20) 내에 상기 제 2 측 (12) 으로부터 상기 웨이퍼 라미네이트 두께를 감소시키는 단계로서, 상기 버퍼층은 상기 드리프트층 (2) 보다 높은 도핑 농도를 갖는 상기 제 4 측 (22) 의 상기 웨이퍼 라미네이트의 나머지 부분을 포함하는, 상기 웨이퍼 라미네이트 두께를 감소시키는 단계
    가 수행되는, 바이폴라 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    - 상기 단계 (a) 에서, 상기 제 1 웨이퍼 (10) 는 도핑 농도가 5*1014 내지 5*1016㎝-3이고,
    - 상기 단계 (d) 에서, 상기 상호 공간층 (31) 은 상기 상호 공간층 (31) 이 10-50㎛ 의 두께를 갖도록 형성되며,
    - 상기 단계 (f) 에서, 상기 웨이퍼 라미네이트 두께는 상기 버퍼층 (3) 이 10-40㎛ 의 두께를 갖도록 감소되는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 확산 공정은,
    - 적어도 1200℃ 의 온도에서, 및
    - 적어도 180 분의 시간 주기 동안,
    중 적어도 하나에서 수행되는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단계 (b) 에서, 상기 제 2 웨이퍼 (20) 는 도핑 농도가 3*1013㎝-3 내지 2*1014㎝-3인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    - 상기 단계 (a) 에서, 상기 제 1 웨이퍼 (10) 가 제 1 측 (11) 에 주입층을 포함하는 것,
    - 상기 단계 (b) 에서, 상기 제 2 웨이퍼 (20) 가 제 4 측 (22) 에 주입층을 포함하는 것
    중 적어도 하나를 특징으로 하고,
    상기 주입층은 상기 제 1 전도 타입의 제 2 파티클들로 주입되고, 상기 제 2 파티클들은 상기 제 1 파티클들과 상이한 확산 속도를 가지며,
    상기 단계 (d) 에서 형성된 상기 상호 공간층 (31) 은,
    고속 확산 파티클들을 포함하는 제 1 상호 공간 영역 (33) 으로서, 상기 제 1 상호 공간 영역 (33) 은 상기 제 2 측 (12) 으로부터 측정된 제 1 영역 깊이 (34) 까지 연장하고, 상기 제 1 영역 깊이 (34) 는 상기 고속 확산 파티클들의 최대 확산 깊이인, 상기 제 1 상호 공간 영역 (33), 및
    저속 확산 파티클들을 포함하는 제 2 상호 공간 영역 (35) 으로서, 상기 제 2 상호 공간 영역 (35) 은 상기 제 2 측 (12) 으로부터 측정된 제 2 영역 깊이 (36) 까지 연장하고, 상기 제 2 영역 깊이 (36) 는 상기 제 1 영역 깊이 (34) 보다 작으며 상기 저속 확산 파티클들의 최대 확산 깊이인, 상기 제 2 상호 공간 영역 (35) 을 포함하는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  6. 제 5 항에 있어서,
    상기 고속 확산 파티클들은 황이고, 상기 저속 확산 파티클들은 인 또는 비소이거나,
    상기 고속 확산 파티클들은 인이고, 상기 저속 확산 파티클들은 비소인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1 영역 깊이 (34) 는 20 내지 40㎛인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  8. 제 5 항에 있어서,
    상기 제 2 영역 깊이 (36) 는 상기 제 1 영역 깊이 (34) 의 80% 보다 작은 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 디바이스가 절연형 게이트 바이폴라 트랜지스터 (1) 이거나, 상기 디바이스가 다이오드 (100) 인 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  10. 제 1 항에 있어서,
    상기 단계 (f) 에서, 상기 웨이퍼 라미네이트 두께는 상기 버퍼층 (3) 이 20-40㎛의 두께를 갖도록 감소되는 것을 특징으로 하는, 바이폴라 반도체 디바이스의 제조 방법.
  11. 제 1 전도 타입 및 제 2 전도 타입의 층들로 적어도 2층 구조를 갖는 바이폴라 펀치 쓰루 반도체 디바이스로서,
    상기 제 2 전도 타입은 상기 제 1 전도 타입과 상이하고,
    제 1 메인 측 (13) 과 제 2 메인 측 (14) 사이에,
    - 균일하게 저도핑된 상기 제 1 전도 타입의 드리프트층 (2),
    - 상기 제 1 전도 타입의 버퍼층 (3) 으로서, 상기 버퍼층은 상기 제 2 메인 측 (14) 쪽으로 상기 드리프트층 (2) 상에 배열되고, 상기 드리프트층 (2) 보다 높은 도핑 농도를 가지며, 상기 버퍼층 (3) 은 상기 제 2 메인 측 (14) 쪽으로 상호 공간층 (31) 을 포함하고, 상기 상호 공간층 (31) 은 상기 제 1 전도 타입의 제 1 도핑된 파티클들을 포함하는 제 1 상호 공간 영역 (33) 으로서, 상기 제 1 상호 공간 영역 (33) 은 상기 제 2 메인측 (14) 으로부터의 최대 깊이인 제 1 영역 깊이 (34) 를 가지며, 상기 제 1 도핑된 파티클들이 존재하고, 상기 제 1 영역 깊이 (34) 가 20 내지 40㎛ 사이인, 상기 제 1 상호 공간 영역 (33), 및 상기 제 1 전도 타입의 상기 제 1 도핑된 파티클들 및 제 2 도핑된 파티클들을 포함하는 제 2 상호 공간 영역 (35) 으로서, 상기 제 1 도핑된 파티클들은 상기 제 2 도핑된 파티클들과 상이하고, 상기 제 2 도핑된 파티클들은 상기 제 1 도핑된 파티클들 보다 느린 확산 파티클들이고, 상기 제 2 상호 공간 영역은 상기 제 2 메인 측 (14) 으로부터의 최대 깊이인 제 2 영역 깊이 (36) 를 가지며, 상기 제 2 도핑된 파티클들이 존재하며, 상기 제 2 영역 깊이 (36) 가 상기 제 1 영역 깊이 (34) 보다 작은, 상기 제 2 상호 공간 영역 (35) 을 포함하는, 상기 버퍼층 (3), 및
    - 상기 제 1 메인측 (13) 상의 상기 제 2 전도 타입의 층
    을 포함하는, 바이폴라 펀치 쓰루 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 제 2 영역 깊이 (36) 는 상기 제 1 영역 깊이 (34) 의 80% 보다 작은, 바이폴라 펀치 쓰루 반도체 디바이스.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 디바이스가 절연형 게이트 바이폴라 트랜지스터 (1) 이거나, 상기 디바이스가 다이오드 (100) 인 것을 특징으로 하는, 바이폴라 펀치 쓰루 반도체 디바이스.
  14. 제 11 항에 있어서,
    상기 제 1 도핑된 파티클들은 황이고 상기 제 2 도핑된 파티클들은 인 또는 비소인 것을 특징으로 하는, 바이폴라 펀치 쓰루 반도체 디바이스.
  15. 제 11 항에 있어서,
    상기 제 1 도핑된 파티클들은 인이고 상기 제 2 도핑된 파티클들은 비소인 것을 특징으로 하는, 바이폴라 펀치 쓰루 반도체 디바이스.
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