DE112012001986B4

DE112012001986B4 - Bipolares Punch-Through-Halbleiterbauelement und Verfahren zur Herstellung eines derartigen Halbleiterbauelements

Info

Publication number: DE112012001986B4
Application number: DE112012001986.5T
Authority: DE
Inventors: Christoph von Arx
Original assignee: ABB Schweiz AG
Current assignee: Hitachi Energy Ltd Ch
Priority date: 2011-05-05
Filing date: 2012-05-04
Publication date: 2021-05-27
Anticipated expiration: 2032-05-05
Also published as: CN103518252A; CN103518252B; DE112012001986T5; KR101851821B1; WO2012150323A3; KR20140033078A; WO2012150323A2

Abstract

Verfahren zur Herstellung eines bipolaren Halbleiterbauelements mit mindestens einer zweischichtigen Struktur mit Schichten eines ersten und eines zweiten Leitfähigkeitstyps, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet, wobei für die Herstellung des Halbleiterbauelements die folgenden Schritte durchgeführt werden:(a) Bereitstellen eines ersten hoch dotierten Wafers (10), wobei der Wafer (10) eine erste Seite (11) und eine der ersten Seite (11) gegenüberliegende zweite Seite (12) hat, und wobei der Wafer (10) mit ersten Partikeln des ersten Leitfähigkeitstyps mindestens auf der ersten Seite (11) dotiert ist,(b) Bereitstellen eines zweiten niedrig dotierten Wafers (20) des ersten Leitfähigkeitstyps, der eine dritte Seite (21) und eine der dritten Seite (21) gegenüberliegende vierte Seite (22) hat,(c) Herstellen eines Wafer-Laminats mit einer Wafer-Laminatdicke, indem der erste Wafer (10) mit seiner ersten Seite (11) und der zweite Wafer (20) mit seiner vierten Seite (22) miteinander gebondet werden,(d) anschließend Durchführen eines Diffusionsschrittes, durch den eine diffundierte Zwischenraumschicht (31) entsteht, die einen auf der ersten Seite befindlichen Teil des ersten Wafers (10) und einen auf der vierten Seite befindlichen Teil des zweiten Wafers (20) umfasst, wobei die Zwischenraumschicht (31) eine Dotierungskonzentration aufweist, die höher als die Dotierungskonzentration des ursprünglichen zweiten Wafers und niedriger als die Dotierungskonzentration des ursprünglichen ersten Wafers ist, wobei derjenige Teil des zweiten Wafers, der eine unveränderte Dotierungskonzentration hat, im fertiggestellten Bauelement eine Driftschicht (2) bildet,(e) anschließend Bilden von mindestens einer Schicht des zweiten Leitfähigkeitstyps auf der dritten Seite (21),(f) anschließend Reduzieren der Wafer-Laminatdicke von der zweiten Seite (12) her innerhalb der Zwischenraumschicht (31) und innerhalb des zweiten Wafers (20) auf derartige Weise, dass eine Pufferschicht (3) geschaffen wird, die den verbleibenden Teil des Wafer-Laminats auf der vierten Seite (22) mit höherer Dotierungskonzentration als die Driftschicht (2) umfasst.

Description

Technisches Gebiet
Die Erfindung bezieht sich auf das Gebiet der Leistungselektronik und insbesondere auf ein Verfahren zur Herstellung eines bipolaren Punch-Through-Halbleiterbauelements nach Anspruch 1 und auf ein bipolares Punch-Through-Halbleiterbauelement nach Anspruch 10.
Stand der Technik
In EP 1 017 093 A1 wird ein Verfahren zur Herstellung eines IGBT mit einer ersten Hauptseite 13 (Emitterseite) und einer zweiten Hauptseite 14 (Kollektorseite) beschrieben. Auf der Kollektorseite 14 eines (n-)dotierten Wafers wird durch Diffusion eine n-dotierte Schicht geschaffen. Auf der Emitterseite 13 werden anschließend eine p-Basisschicht 4, n-Sourcegebiete 5 und eine Gate-Elektrode 6 geschaffen. In dieser Phase muss der Wafer eine Dicke von mindestens ca. 400 µm aufweisen, um die Bruchgefahr während des Herstellungsprozesses wirksam zu verringern. Danach wird eine Emitterelektrode 82 aufgebracht. Die Dicke des Wafers wird jetzt auf der Kollektorseite 14 verringert, so dass ein Schwanz-Abschnitt der diffundierten n-dotierten Schicht als Pufferschicht 3 zurückbleibt. Schließlich werden eine p-Kollektorschicht 75 und eine Kollektorelektrode 92 aufgebracht.
Mit einem derartigen Verfahren wird ein IGBT hergestellt, der eine niedrig dotierte Pufferschicht 3 hat. Derartige Bauelemente werden daher als „Soft Punch-Through“-Bauelemente bezeichnet. Es werden jedoch lange Diffusionszeiten von bis zu mehreren Tagen benötigt, um die Dotierstoffe tief genug in den Wafer zu diffundieren. Selbst bei derartig langen Zeiten ist die Diffusion auf eine Tiefe von ca. 150 µm begrenzt, so dass Niederspannungsbauelemente, in denen dünne Driftschichten benötigt werden, mit diesem Verfahren nicht hergestellt werden können, weil mit Wafern mit einer Dicke von mindestens 400 µm gearbeitet werden muss.
Ein derartiges Verfahren nach dem Stand der Technik wird für Bauelemente mit Sperrspannungen von bis zu ca. 2000 V verwendet, weil derartige Bauelemente relativ dünn sind. Es wäre schwierig, wenn derartige Bauelemente direkt auf einem dünnen Wafer hergestellt würden, weil das direkte Arbeiten auf dünnen Wafern relativ komplexe Prozesse erfordert, wenn der Wafer bei Niederspannungs-IGBTs dünn ist, um die Schichten auf der Vorderseite mit den Emitter-MOS-Zellen und dem Anschluss und die Schichten auf der Rückseite mit dem Anoden- und dem Pufferbereich zu bilden. Allerdings können derartige Bauelemente selbst bei Ausführung des oben beschriebenen Verfahrens eine Optimierung zum Erlangen eines verbesserten statischen und dynamischen Leistungsvermögens mit einer Anzahl von begrenzenden Prozessoptionen erfordern.
Ähnliche Herausforderungen stellen sich, wenn Fast-Recovery-Dioden basierend auf der Bearbeitung dünner Wafer entworfen werden. Hinzu kommt, dass die Schwierigkeiten bei der Bearbeitung dünner Wafer zunehmen, je größer der Wafer-Durchmesser ist. Aus diesem Grund ist das Verfahren nach dem Stand der Technik auf kleinere Wafer-Durchmesser beschränkt. Schließlich sind auch die Qualität und die Verfügbarkeit von Siliziumsubstratmaterial bei Dünnwafer-Technologien problematisch, bei denen zum Beispiel Tiefdiffusionsverfahren genutzt werden, insbesondere bei größeren Wafer-Durchmessern von mehr als 200 mm.
In EP 0 889 509 A2 wird ein Wafer-to-Wafer-Bonding-Verfahren zur Bildung einer Lebensdauer-Kontrollschicht beschrieben. Ein Wafer, der eine Driftschicht in dem fertiggestellten Bauelement bildet, wird an einen anderen Wafer gebondet, der eine Pufferschicht bildet. Dazwischen wird eine Bondingschicht mit Rekombinationszentren geschaffen. Die Rekombinationszentren werden geschaffen, indem entweder die kristallinen Achsen beider Wafer nicht aufeinander ausgerichtet werden oder indem vor dem Bonden ein Schwermetall-Dotierstoff auf eine der Wafer-Oberflächen aufgedampft wird und anschließend ein Erwärmungsschritt durchgeführt wird.
Aus US 2004/0 082 116 A1 ist ein Verfahren zum Herstellen einer pin-Diode bekannt, bei dem eine 25 µm dünne, schwach n-dotierte Halbleiterschicht auf einem hoch n-dotierten Substratwafer durch Waferbonding implementiert wird. Danach werden Verfahrensschritte durchgeführt zum Erzeugen von aktiven Bereichen und von Bereichen zur Feldterminierung auf der Vorderseite (Kathodenseite) des Bauelementes. Anschließend wird der Halbleiterwafer von seiner Rückseite her durch Schleifen und Ätzen auf eine Dicke von etwa 200 µm abgedünnt. Danach werden 175 µm tiefe Gräben in die Rückseite des Halbleiterwafers geätzt, die sich durch den hoch n-dotierten Substratwafer in die schwach n-dotierte Halbleiterschicht erstrecken. Anschließend werden p-dotierte Bereiche durch Implantation am Boden der Gräben gebildet bevor eine Metallschicht auf der Waferrückseite abgeschieden wird. Bei der Handhabung des abgedünnten Wafers besteht eine hohe Bruchgefahr.
In In US 2006 / 0 214 221 A1 ist eine Halbleitervorrichtung beschrieben, bei der auf einem mit Phosphor hoch n-dotierten Substratwafer eine mit Arsen n-dotierte Schicht mit mittlerer Dotierung epitaktisch abgeschieden wird, auf die wiederum eine schwach n-dotierte Schicht epitaktisch abgeschieden wird. Die schwach n-dotierte Schicht dient als eine Driftschicht. Arsen diffundiert in der Halbleiterschicht langsamer als Phosphor.
In DE 10 2005 061 294 B4 ist ein Verfahren zur Erzeugung einer relativ hoch n-dotierten Kompensationszone an einer relativ dazu schwach n-dotierten Driftzone bekannt, wobei die Kompensationszone durch die n-dotierende Wirkung einer oder mehrerer Wasserstoff-Implantationen in Verbindung mit einer Temperaturbehandlung, die im Temperaturbereich zwischen 250°C und 550°C über einige 10 Minuten bis mehrere Stunden durchgeführt wird, erzeugt wird.
Offenbarung der Erfindung
Die Erfindung hat zur Aufgabe, ein Verfahren zur Herstellung eines bipolaren Punch-Through-Halbleiterbauelements bereitzustellen, das mit höherer Prozesszuverlässigkeit, zum Beispiel in Bezug auf Brüche, als Verfahren nach dem Stand der Technik auch für Niederspannungsbauelemente und für große Wafer eingesetzt werden kann.
Diese Aufgabe wird durch ein Verfahren zur Herstellung eines bipolaren Punch-Through-Halbleiterbauelements nach Anspruch 1 und durch ein bipolares Punch-Through-Halbleiterbauelement nach Anspruch 10 gelöst.
Bei dem erfindungsgemäßen Verfahren wird ein bipolares Punch-Through-Halbleiterbauelement hergestellt, das je nach Halbleitertyp mindestens eine zweischichtige Struktur mit Schichten eines ersten und eines zweiten Leitfähigkeitstyps aufweist, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet, wobei eine der Schichten eine Driftschicht vom ersten Leitfähigkeitstyp ist.
In dem erfindungsgemäßen Verfahren werden die folgenden Herstellungsschritte durchgeführt:

(a) Bereitstellen eines ersten hoch dotierten Wafers, der mit ersten Partikeln des ersten Leitfähigkeitstyps dotiert ist, wobei der Wafer eine erste Seite und eine der ersten Seite gegenüberliegende zweite Seite hat;
(b) Bereitstellen eines zweiten niedrig dotierten Wafers des ersten Leitfähigkeitstyps, der eine dritte Seite und eine der dritten Seite gegenüberliegende vierte Seite hat;
(c) Herstellen eines Wafer-Laminats mit einer Wafer-Laminatdicke, indem der erste Wafer mit seiner ersten Seite und der zweite Wafer mit seiner vierten Seite miteinander gebondet werden;
(d) anschließend Durchführen eines Diffusionsschritts, durch den eine diffundierte Zwischenraumschicht entsteht, die auf der ersten Seite befindliche Teile des ersten Wafers und auf der vierten Seite befindliche Teile des zweiten Wafers umfasst, wobei die Teile aneinander angrenzend angeordnet sind, wobei die Zwischenraumschicht eine Dotierungskonzentration aufweist, die höher als die Dotierungskonzentration des ursprünglichen zweiten Wafers und niedriger als die Dotierungskonzentration des ursprünglichen ersten Wafers ist, wobei derjenige Teil des zweiten Wafers, der eine unveränderte Dotierungskonzentration hat, in dem fertiggestellten Bauelement eine Driftschicht bildet;
(e) anschließend Bilden von mindestens einer Schicht des zweiten Leitfähigkeitstyps auf der dritten Seite;
(f) anschließend Reduzieren der Wafer-Laminatdicke von der zweiten Seite auf derartige Weise, dass eine Pufferschicht gebildet wird, die den verbleibenden Teil des Wafer-Laminats auf der zweiten Seite mit höherer Dotierungskonzentration als die Driftschicht umfasst.

Das Herstellungsverfahren kann vorteilhaft für große Wafer, zum Beispiel 6-Zoll-Wafer oder sogar 8-Zoll-Wafer, und für die Herstellung von Niederspannungsbauelementen eingesetzt werden, weil aufgrund der Verwendung eines dicken hoch dotierten Wafers und des Bondens dieses Wafers an einen dünnen, niedrig dotierten Wafer die Wafer-Laminatdicke unabhängig von den erforderlichen Schichtdicken gewählt werden kann. Mit dem erfindungsgemäßen Verfahren ist es möglich, die Schichten auf der dritten Seite (Vorderseite) eines dicken Wafers auch dann zu bilden, wenn die erforderliche Driftschicht im fertiggestellten Halbleiterbauelement sehr dünn ist. Da die Diffusion ausgehend von einer Ebene innerhalb des Wafer-Laminats beginnt, werden wesentlich kürzere Diffusionszeiten benötigt, und es können sogar dünne Driftschichten hergestellt werden, wie sie in Niederspannungsbauelementen verwendet werden.
Der Prozess und der Entwurf können auf einfache Weise an die Bearbeitung größerer Wafer-Durchmesser angepasst werden. Bei Verfahren nach dem Stand der Technik ist das Herstellen von tief diffundierten Pufferschichten für größere Wafer schwierig, weil die Pufferbildung während des Prozesses in sehr frühen Phasen eine Dünnwafer-Handhabung verlangt, so dass Prozesslösungen mit Waferträgern erforderlich sind. Entsprechend der vorliegenden Erfindung ist eine bessere Handhabung möglich, weil der Prozess im Vergleich zu anderen Pufferentwürfen und Prozessen und sogar steuerbaren Prozessen selbst für große Wafer erst in der Backend-Phase eine Dünnwafer-Handhabung verlangt. Bei 6-Zoll-Wafern ist beispielsweise eine Waferdicke von mindestens 400 µm für die Bearbeitung erforderlich, und bei 8-Zoll-Wafern wird sogar noch eine größere Dicke von mindestens 500 µm benötigt.
Das erfindungsgemäße Pufferkonzept kann beispielsweise als eine doppelt diffundierte Pufferschicht ausgeführt werden, wodurch eine bessere Steuerung der Prozessschritte erreichbar ist als bei einem Einzelpufferkonzept nach dem Stand der Technik. Obwohl während der Herstellung ein Teil des Wafers innerhalb des ansteigenden Teils der Dotierungskonzentration entfernt wird, ist die Auswirkung der Schnitttiefenschwankung bei dem erfindungsgemäßen Verfahren weniger prägnant, weil der Schnitt aufgrund des doppelten Profils in einem weniger steilen Teil der Dotierungskonzentrationskurve erfolgt.
Mit dem erfindungsgemäßen Verfahren ist es auch möglich, Bauelemente herzustellen, in denen die Pufferschicht einen Bereich mit ansteigender Dotierungskonzentration und zu der zweiten Hauptseite hin einen Bereich mit gleichbleibender Dotierungskonzentration aufweist. Bei einem derartigen Entwurf liefert das neue Pufferkonzept eine ähnliche endgültige Dicke wie Soft-Punch-Through-Konzepte nach dem Stand der Technik, während viele Prozessprobleme in Zusammenhang mit den Pufferbildungsprozessen nach dem Stand der Technik eliminiert werden. Zum Beispiel wird eine wesentlich bessere Kontrolle der Tiefe, in der die Dicke der hoch dotierten Schicht reduziert wird, um die Pufferschicht zu bilden, erreicht, weil das Reduzieren der Dicke bei dieser beispielhaften Ausführungsform in einem nicht profilierten Teil der hoch dotierten Schicht erfolgt, d. h. in einem Teil mit gleichbleibender Dotierungskonzentration. Das bedeutet, dass kein Schleifen oder Ätzen innerhalb eines ansteigenden Dotierungskonzentrationsgradienten erfolgt, was sonst zu Schwankungen in der bipolaren Verstärkung und zu einem ungleichmäßigen Stromfluss unter verschiedenen Bedingungen führen könnte. Daher kann eine bessere Steuerbarkeit des Herstellungsverfahrens selbst und demzufolge auch der elektrischen Eigenschaften des Bauelements erreicht werden.
Die erfindungsgemäßen Bauelemente ermöglichen im Hinblick auf das Leistungsvermögen des Bauelements eine bessere Entwurfssteuerung und Prozesse mit niedrigeren Leckströmen, eine verbesserte Kurzschlussfähigkeit und ein weicheres Ausschaltverhalten.
Weitere bevorzugte Ausführungsformen des Gegenstands der Erfindung werden in den abhängigen Ansprüchen beschrieben.
Figurenliste
Der Gegenstand der Erfindung wird im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Es zeigen:

1 eine Querschnittsansicht eines IGBT nach dem Stand der Technik mit planarer Gate-Elektrode;
2 ein Dotierprofil des IGBT nach dem Stand der Technik aus 1;
3 Querschnittsansichten des erfindungsgemäßen IGBT mit planaren Gate-Elektroden;
4 ein Dotierprofil des erfindungsgemäßen IGBT aus 3;
5 die Dotierprofile der erfindungsgemäßen IGBTs aus 4 in größerem Detail;
6 bis 10 Herstellungsschritte zur Herstellung eines erfindungsgemäßen Halbleiterbauelements;
10 eine Querschnittsansicht einer erfindungsgemäßen Diode;
11 Querschnittsansichten der erfindungsgemäßen Diode und
12 Querschnittsansichten von erfindungsgemäßen Trench-IGBTs.

Die in den Figuren verwendeten Bezugszeichen und ihre Bedeutung sind in der Liste der Bezugszeichen aufgeführt. Im Allgemeinen haben ähnliche oder ähnlich funktionierende Teile die gleichen Bezugszeichen. Die beschriebenen Ausführungsformen sind als Beispiele zu betrachten und schränken die Erfindung nicht ein.
Ausführungsformen der Erfindung
Ein erfindungsgemäßes bipolares Punch-Through-Halbleiterbauelement, wie in den 3 und 11 bis 12 dargestellt, umfasst eine erste Hauptseite 13 und eine zweite Hauptseite 14, die gegenüber der ersten Hauptseite 13 angeordnet ist. Ein erster elektrischer Kontakt 8 ist auf der ersten Hauptseite 13 angeordnet, und ein zweiter elektrischer Kontakt 9 ist auf der zweiten Hauptseite 14 angeordnet.
Das Bauelement hat mindestens eine zweischichtige Struktur mit Schichten eines ersten und eines zweiten Leitfähigkeitstyps, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet. Eine der Schichten ist eine niedrig dotierte Driftschicht 2 eines ersten Leitfähigkeitstyps, das heißt in den Figuren vom n-Typ.
Das erfindungsgemäße Bauelement, wie es in 3a) bis c) dargestellt ist, ist ein bipolarer Transistor mit isoliertem Gate (IGBT) 1, in dem der erste elektrische Kontakt 8 als eine Emitterelektrode 82 ausgebildet ist und der zweite elektrische Kontakt 9 als eine Kollektorelektrode 92 ausgebildet ist.
Eine Schicht vom p-Typ in Form einer Basisschicht 4 ist auf der ersten Hauptseite 13 (Emitterseite) angeordnet. Mindestens ein Sourcegebiet 5 vom n-Typ ist auf der ersten Hauptseite 13 angeordnet und von der Basisschicht 4 umgeben. Das mindestens eine Sourcegebiet 5 hat eine höhere Dotierungskonzentration als die Driftschicht 2. Eine erste elektrisch isolierende Schicht 62 ist auf der ersten Hauptseite 13 über der Driftschicht 2, der Basisschicht 4 und dem Sourcegebiet 5 angeordnet. Sie bedeckt zumindest teilweise das Sourcegebiet 5, die Basisschicht 4 und die Driftschicht 2. Eine elektrisch leitende Gate-Elektrode 6 ist auf der ersten Hauptseite 13 durch eine elektrisch isolierende, typischerweise aus Siliziumdioxid bestehende Schicht 62 elektrisch isoliert von der mindestens einen Basisschicht 4, dem Sourcegebiet 5 und der Driftschicht 2 angeordnet. Vorzugsweise ist die Gate-Elektrode 6 in die elektrisch isolierende Schicht 62 eingebettet und durch eine weitere zweite isolierende Schicht 64 abgedeckt, die vorzugsweise aus dem gleichen Material besteht wie die erste isolierende Schicht 62.
Die Wahl der Dotierungskonzentration und der Dicke der Driftschicht 2 hängt von den Anforderungen an die Sperrfähigkeit ab. Die niedrig dotierte Driftschicht 2 ist der Hauptbereich zur Unterstützung der Sperrspannung auf der Haupt-PN-Übergangsseite (Emitter bei IGBT, Anode bei Diode), während die höher dotierte Pufferschicht nahe der zweiten Hauptseite 14 (Kollektorseite bei IGBT oder Kathodenseite im Fall einer Diode) liegt und zum Beispiel eine Dicke von 30 bis 190 µm hat. Die Dicke einer Driftschicht beträgt für ein 600-V-Bauelement zum Beispiel 30 bis 70 µm, für ein 1200-V-Bauelement 80 bis 120 µm und für ein 1700-V-Bauelement 150 bis 190 µm. Die Dotierungskonzentration ist bei einem Niederspannungsbauelement typischerweise höher als bei einem Hochspannungsbauelement, zum Beispiel beträgt sie ca. 1,5 * 10¹⁴ cm^-3 bei einem 600-V-Bauelement bis hinunter zu 5 * 10¹³ cm^-3 bei einem 1700- V- Bauelement. Die konkreten Werte für ein Bauelement können jedoch abhängig von seiner Anwendung variieren.
Bei einem IGBT mit einer Gate-Elektrode, die als planare Gate-Elektrode 9 ausgebildet ist, wie in 3a) bis c) dargestellt, ist das erste elektrisch isolierende Gebiet 62 auf der Emitterseite angeordnet. Zwischen der ersten und der zweiten elektrisch isolierenden Schicht 62, 64 ist die Gate-Elektrode 6 eingebettet, typischerweise ist sie vollständig eingebettet. Die Gate-Elektrode 6 ist typischerweise aus stark dotiertem Polysilizium oder einem Metall wie Aluminium hergestellt.
Das mindestens eine Sourcegebiet 5, die Gate-Elektrode 6 und die elektrisch isolierenden Schichten 62, 64 sind auf derartige Weise ausgebildet, dass eine Öffnung über der Basisschicht 4 geschaffen wird. Die Öffnung ist von dem mindestens einen Sourcegebiet 5, der Gate-Elektrode 6 und den elektrisch isolierenden Schichten 62, 64 umgeben.
Der erste elektrische Kontakt 8 ist auf der ersten Hauptseite 13 angeordnet und bedeckt die Öffnung so, dass er sich in direktem elektrischen Kontakt mit der Basisschicht 4 und den Sourcegebieten 5 befindet. Dieser erste elektrische Kontakt 8 bedeckt typischerweise auch die elektrisch isolierenden Schichten 62, 64, ist aber von der Gate-Elektrode 6 durch die zweite elektrisch isolierende Schicht 64 getrennt und somit hiervon elektrisch isoliert.
Alternativ zu dem erfindungsgemäßen IGBT 1 mit einer planaren Gate-Elektrode 6 kann der erfindungsgemäße IGBT 1 eine als Trench-Gate-Elektrode 6' ausgebildete Gate-Elektrode umfassen, wie in 11a) bis c) dargestellt. Die Trench-Gate-Elektrode 6' ist in der gleichen Ebene angeordnet wie die Basisschicht 4 und angrenzend an die Sourcegebiete 5, die durch eine erste isolierende Schicht 62, welche auch die Gate-Elektrode 6 von der Driftschicht 2 trennt, voneinander getrennt sind. Eine zweite isolierende Schicht 64 ist auf der als eine Trench-Gate-Elektrode 9' ausgebildeten Gate-Elektrode angeordnet und isoliert somit die Trench-Gate-Elektrode 6' von dem ersten elektrischen Kontakt 8.
In 12 ist ein erfindungsgemäßes bipolares Punch-Through-Halbleiterbauelement in Form einer bipolaren Diode 100 dargestellt. Die Diode 100 umfasst eine Driftschicht 2 eines ersten Leitfähigkeitstyps, d. h. vom n-Typ, mit einer ersten Hauptseite 13 und einer der ersten Hauptseite 13 gegenüberliegenden zweiten Hauptseite 14. Auf der ersten Hauptseite 13 ist eine p-dotierte Schicht in Form einer Anodenschicht 7 angeordnet. Ein erster elektrischer Kontakt 8 als Anodenelektrode 84, typischerweise in Form einer Metallschicht, ist auf der Anodenschicht 7 angeordnet, d. h. auf derjenigen Seite der Schicht 7, die der Driftschicht 2 gegenüberliegt.
Zu der zweiten Hauptseite 14 hin ist eine erfindungsgemäße (n-) dotierte Pufferschicht 3 angeordnet. Diese Pufferschicht 3 hat auf jeden Fall eine höhere Dotierungskonzentration als die Driftschicht 2. Ein zweiter elektrischer Kontakt 9 als Kathodenelektrode 94, typischerweise in Form einer Metallschicht, ist auf der Pufferschicht 3 angeordnet, d. h. auf derjenigen Seite der Pufferschicht 3, die der Driftschicht 2 gegenüberliegt.
Die IGBTs aus den 3b) und 11b) und die Diode aus 12b) umfassen eine Pufferschicht 3, die eine höhere Dotierungskonzentration als die Driftschicht 2 hat. Die Pufferschicht ist zur zweiten Hauptseite 14 hin auf der Driftschicht 2 angeordnet. Die Pufferschicht 3 umfasst zu der zweiten Hauptseite 14 hin ein hoch dotiertes Gebiet 38, das gleichmäßig hoch dotiert ist, und zwischen dem hoch dotierten Gebiet 38 und der Driftschicht 2 eine Zwischenraumschicht 31, bei der es sich um eine diffundierte Schicht handelt und die eine Dotierungskonzentration hat, welche stetig von der Dotierungskonzentration des hoch dotierten Gebiets zu der niedrigen Dotierungskonzentration der Driftschicht abnimmt. Innerhalb der Zwischenraumschicht 31 und nahe dem hoch dotierten Gebiet 38 ist eine Bondingschicht 37 angeordnet.
In der diffundierten Zwischenraumschicht 31 nimmt die Dotierungskonzentration typischerweise nach einer Gauss-Funktion von dem Wert der hohen Dotierungskonzentration des ursprünglichen ersten Wafers auf der zweiten Hauptseite 14 in Richtung auf die niedrige Dotierungskonzentration des ursprünglichen zweiten Wafers hin ab. Wenn jedoch durch Diffusion ein anderes kontinuierlich abnehmendes Profil der Dotierungskonzentration erreicht wird, ist dies auch durch die Erfindung abgedeckt.
In den 3a) und 11a) sind IGBTs und eine Diode (12a)) dargestellt, in denen die Pufferschicht 3 aus der Zwischenraumschicht 31 oder einem Teil der Zwischenraumschicht 31 besteht. In diesen Bauelementen wurde der gleichmäßig hoch dotierte Teil des ersten Wafers von dem Wafer-Laminat entfernt. Das Entfernen erfolgt zum Beispiel innerhalb des zweiten Wafers 20 und innerhalb der Zwischenraumschicht 31 auf derartige Weise, dass die Bondingschicht 37 nicht Teil des fertiggestellten Bauelements (dargestellt in den 3a) und 12a)) ist. Aus diesem Grunde werden auch Defekte, die während des Bonding-Prozesses entstehen könnten, nicht Teil des fertiggestellten Bauelements, und daher können die elektrischen Eigenschaften verbessert werden. Alternativ kann, wie in 11a) dargestellt, die Bondingschicht 37 Teil der Pufferschicht 3 sein. Die Dotierungskonzentration der Zwischenraumschicht 31 nimmt kontinuierlich ab und geht somit stetig auf die niedrige Dotierungskonzentration der Driftschicht zurück.
Das erfindungsgemäße bipolare Punch-Through-Halbleiterbauelement kann auch ein rückwärts leitender IGBT mit abwechselnd p-dotierter Kollektorschicht und n+dotierten zusätzlichen Schichten in einer Ebene parallel zu der zweiten Hauptseite 14 sein.
Ein erfindungsgemäßes bipolares Punch-Through-Halbleiterbauelement kann zum Beispiel in einem Umformer verwendet werden.
Zur Herstellung eines erfindungsgemäßen bipolaren Punch-Through-Halbleiterbauelements werden die folgenden Schritte durchgeführt:

(a) Es wird ein erster, hoch dotierter Wafer 10, der mit ersten n-leitenden Partikeln dotiert ist, bereitgestellt, wobei der Wafer eine erste Seite 11 und eine der ersten Seite 11 gegenüberliegende zweite Seite 12 hat (6). Beispielsweise hat der erste Wafer 10 eine Dotierungskonzentration von 5 * 10¹⁴ bis 5 * 10¹⁶ cm^-3.
(b) Es wird ein zweiter, niedrig dotierter Wafer 20, der (n-) dotiert ist, bereitgestellt, wobei der Wafer eine dritte Seite 21 und eine der dritten Seite 21 gegenüberliegende vierte Seite 22 hat (6). Beispielsweise hat der zweite Wafer eine Dotierungskonzentration von 3 * 10¹³ cm^-3 bis 2 * 10¹⁴cm^-3.
(c) Es wird ein Wafer-Laminat mit einer Wafer-Laminatdicke zwischen der dritten Seite 21 und der zweiten Seite 12 bereitgestellt, indem der erste Wafer 10 mit seiner ersten Seite 11 und der zweiten Wafer 20 mit seiner vierten Seite miteinander gebondet werden, wodurch eine Bondingschicht 37 an der ersten und vierten Seite 11, 22 zwischen dem ersten und dem zweiten Wafer 10, 20 geschaffen wird (7).
(d) Anschließend wird ein Diffusionsschritt durchgeführt, durch den eine diffundierte Zwischenraumschicht 31 entsteht, die auf der ersten Seite befindliche Teile des ersten Wafers 10 und auf der vierten Seite befindliche Teile des zweiten Wafers 20 umfasst (8). Diese Teile sind aneinander angrenzend angeordnet. Die Zwischenraumschicht 31 hat eine Dotierungskonzentration, die höher als die Dotierungskonzentration des ursprünglichen zweiten Wafers (zweiter Wafer wie in Schritt (b) bereitgestellt) und niedriger als die Dotierungskonzentration des ursprünglichen ersten Wafers (erster Wafer wie in Schritt (a) bereitgestellt) ist, wobei derjenige Teil des zweiten Wafers, der eine unveränderte Dotierungskonzentration hat, in dem fertiggestellten Bauelement eine Driftschicht 2 bildet. In 8 ist die Bondingschicht 37, die an der ursprünglichen Grenze zwischen dem ersten und zweiten Wafer 10, 20 angeordnet ist, als eine gepunktete Linie dargestellt.
(e) Anschließend wird auf der dritten Seite 21 mindestens eine Schicht des zweiten Leitfähigkeitstyps auf der Driftschicht 2 hergestellt (9, die das Herstellungsverfahren für eine Diode zeigt). Natürlich kann die p-dotierte Schicht auch in die Driftschicht 2 auf derartige Weise eindiffundiert werden, dass die p-dotierte Schicht auf der ersten Hauptseite 13 angeordnet ist, und wobei die Driftschicht 2 unter der p-dotierten Schicht angeordnet ist.
(f) Anschließend wird die Wafer-Laminatdicke von der zweiten Seite 12 auf derartige Weise reduziert, dass eine Pufferschicht 3 gebildet wird, die den verbleibenden Teil des Wafer-Laminats des ersten Leitfähigkeitstyps auf der zweiten Seite 12 mit höherer Dotierungskonzentration als die Driftschicht 2 umfasst (10).

Der erste und der zweite Wafer 10, 20, die für die Schritte (a) beziehungsweise (b) vorgesehen sind, sind zum Beispiel n-leitende Wafer, die einheitlich hoch oder niedrig dotiert sind, was bedeutet, dass die Wafer eine konstante Dotierungskonzentration aufweisen. Die erste Waferdicke ist die Dicke des Wafers zwischen der ersten und zweiten Seite 15, 17 in Schritt (a). Alternativ zu einem homogen hoch dotierten ersten Wafer 10 kann ein erster Wafer 10 bereitgestellt werden, der auf der ersten Seite 11 eine hoch dotierte Schicht hat und der auf ein ein Substrat gebondet ist, wobei das Substrat in einem späteren Herstellungsschritt (f) vollständig entfernt wird.
In Schritt (a) kann der erste Wafer 10 auf seiner ersten Seite 11 zusätzlich eine implantierte Schicht umfassen, in die zweite Partikel des ersten Leitfähigkeitstyps implantiert wurden, wobei die zweiten Partikel eine andere Diffusionsgeschwindigkeit als die ersten Partikel haben. Alternativ kann der zweite Wafer 20 in Schritt (b) auf seiner vierten Seite 22 eine implantierte Schicht mit genannten zweiten Partikeln umfassen, oder beide Wafer 10, 20 können implantierte Schichten auf ihrer ersten beziehungsweise vierten Seite, 11, 22 umfassen. Die Schicht(en) wurde(n) vor den Schritten (a) beziehungsweise (b) implantiert. In dieser Ausführungsform umfasst die in Schritt (d) hergestellte diffundierte Zwischenraumschicht 31 ein erstes Zwischenraumgebiet 33 und ein zweites Zwischenraumgebiet 35. Das erste Zwischenraumgebiet 33 umfasst die schneller diffundierenden Partikel und erstreckt sich bis zu einer ersten, von der zweiten Seite 12 gemessenen Gebietstiefe 34, die die maximale Diffusionstiefe der schneller diffundierenden Partikel von der zweiten Seite 12 ist. Das zweite Zwischenraumgebiet 35 umfasst die langsamer diffundierenden Partikel und erstreckt sich bis zu einer zweiten, von der zweiten Seite 12 gemessenen Gebietstiefe 36, die die maximale Diffusionstiefe der langsamer diffundierenden Partikel von der zweiten Seite 12 ist, wobei die zweite Gebietstiefe kleiner ist als die erste Gebietstiefe 34 (5c). Die 3c), 11c) und 12c) zeigen die daraus resultierenden Bauelemente mit einer derartigen erfindungsgemäßen doppelt diffundierten Pufferschicht 3. Somit umfasst das zweite Zwischenraumgebiet 35 auch schneller diffundierende Partikel.
Die schneller diffundierenden Partikel sind zum Beispiel Schwefel und die langsamer diffundierenden Partikel sind Phospor oder Arsen. In einer anderen beispielhaften Ausführungsform sind die schneller diffundierenden Partikel Phosphor und die langsamer diffundierenden Partikel sind Arsen.
Nach Schritt (c) und vor Schritt (d) kann das Wafer-Laminat einer Dickenreduzierung (durch Ätzen oder Schleifen) und/oder Polierschritten an der dritten Seite 21 unterzogen werden, d. h. innerhalb des zweiten Wafers 20. Dies kann von Nutzen sein, wenn mit einem dickeren zweiten Wafer 20 im Bondingschritt (c) gearbeitet werden soll, um bei der Herstellung Risse oder Brüche zu vermeiden.
Alternativ zu einem dicken homogen niedrig dotierten zweiten Wafer 20 kann der zweite Wafer 20 auch wie oben für den ersten Wafer 10 beschrieben als ein Wafer mit einer niedrig dotierten Schicht auf der vierten Seite 22 und einem Substrat gebildet werden, auf das die niedrig dotierte Schicht gebondet wird. In diesem Fall wird das Substrat im fertiggestellten Bauelement durch den oben beschriebenen Dickenreduzierungsschritt entfernt. Der Ausdruck niedrig dotierter zweiter Wafer 20 ist in der gesamten Anmeldung als ein Wafer zu verstehen, der mindestens auf seiner vierten Seite eine niedrig dotierte Schicht hat, das heißt, er umfasst sowohl einen homogen niedrig dotierten zweiten Wafer 20 als auch einen Verbund aus einer niedrig dotierten Schicht und einem Substrat.
In Schritt (d) wird die Diffusion zum Beispiel bei einer Temperatur von mindestens 1200 °C und während eines Zeitraums von mindestens 180 Minuten durchgeführt.
Partikel aus dem hoch dotierten ersten Wafer 10 diffundieren in den niedrig dotierten zweiten Wafer 20, so dass eine Zwischenraumschicht 31 geschaffen wird, die denjenigen Teil vom hoch dotierten ersten Wafer 10 umfasst, aus dem Partikel diffundiert sind, und denjenigen Teil des niedrig dotierten zweiten Wafers 20, in den die Partikel von dem hoch dotierten ersten Wafer 10 hineindiffundiert sind. Die Driftschicht 2 ist derjenige Teil des zweiten Wafers mit unverändert niedriger Dotierungskonzentration des Wafers im fertiggestellten Bauelement, während die Pufferschicht 3 diejenigen Gebiete in Richtung der zweiten Seite 12 umfasst, die n-leitend sind und eine höhere Dotierungskonzentration als die Driftschicht 2 haben.
In Schritt (e) wird im Fall einer Diode 12 eine p-dotierte Anodenschicht 7 geschaffen. Der erste, als eine Anodenelektrode 84 gebildete elektrische Kontakt 8 kann bei diesem Schritt hergestellt werden, typischerweise als Metallabscheidung auf der dritten und zweiten Seite 21, 12. Alternativ kann die Anodenelektrode 84 zusammen mit der Kathodenelektrode 94 nach dem Reduzieren der Dicke in Schritt (f) hergestellt werden.
In Schritt (e) werden im Fall eines IGBT 1 zum Beispiel die p-Basisschicht 4 und das Sourcegebiet 5 auf der dritten Seite 21 geschaffen, und auf der zweiten Seite 12 wird die p-Kollektorschicht 75 geschaffen. Danach wird die planare Gate-Elektrode 6 oder Trench-Gate-Elektrode 6' zusammen mit ihren isolierenden Schichten 62, 64 auf der dritten Seite 21 geschaffen. Der erste elektrische Kontakt 8, der als eine Emitterelektrode 82 ausgebildet ist, kann bei diesem Schritt (e) auf der dritten Seite 21 geschaffen werden. Alternativ kann die Emitterelektrode 82 zusammen mit der Kollektorelektrode 92 nach dem Reduzieren der Dicke in Schritt (f) geschaffen werden.
In Schritt (f) kann die Dicke des Wafer-Laminats innerhalb des ersten Wafers 10 auf derartige Weise reduziert werden, dass eine Pufferschicht 3 geschaffen wird, die die Zwischenraumschicht 31 und einen verbleibenden Teil des ersten Wafers umfasst, wobei der Teil ein hoch dotiertes Gebiet 38 (Schnitt 3 in 4) bildet (beispielhaft in 3b) für einen planaren Gate-IGBT, in 11b) für einen Trench-Gate-IGBT und in 12b) für eine Diode dargestellt).
Es kann jedes geeignete, den Fachleuten bekannte Verfahren zum Reduzieren der Dicke verwendet werden, zum Beispiel Schleifen oder Ätzen. Die Dicke wird reduziert, indem ein Teil des Wafers über die gesamte Ebene des Wafers auf der zweiten Seite 12 und parallel zur zweiten Seite 12 entfernt wird.
Alternativ kann in Schritt (f) der Wafer innerhalb des zweiten Wafers 20 und innerhalb der Zwischenraumschicht 31 auf derartige Weise geschnitten werden, dass die Dicke innerhalb des ansteigenden Teils des Dotierungskonzentrationsprofils (Schnitt 1 in 4) reduziert wird. In einer weiteren Alternative kann das Entfernen an der Grenze zwischen der Zwischenraumschicht 31 und dem gleichbleibend hoch dotierten Teil des ersten Wafers (Schnitt 2 in 4) durchgeführt werden.
4 zeigt die Dotierungskonzentration innerhalb des Wafers für einen einheitlich n-dotierten Wafer (einheitliche Dotierungskonzentration) in verschiedenen Herstellungsschritten. Die gestrichelte Linie zeigt die Dotierungskonzentration des hoch dotierten ersten Wafers 10 und des niedrig dotierten zweiten Wafers 20 nach dem Bonden (Schritt (c)). Die durchgezogene Linie zeigt den Wafer nach der Diffusion (Schritt (d)), und die gepunktete Linie zeigt den Wafer, nachdem die p-dotierte Schicht auf der ersten Hauptseite geschaffen wurde (Schritt (e)). 5 zeigt ausführlicher die Dotierungskonzentration der n-dotierten Pufferschicht 3. 5a) zeigt die Dotierungskonzentration für ein Wafer-Laminat, das entlang Schnitt 1 aus 4 geschnitten wurde. 5b) zeigt die Dotierungskonzentration für Schnitt 3 von 4 und 5c) zeigt die Dotierungskonzentration für eine doppelt diffundierte Pufferschicht.
Eine beispielhafte Dicke der Pufferschicht 3 beträgt 20 ... 70 µm, und für die Zwischenraumschicht 31 beträgt die Dicke 10 ... 50 µm. Bei einem erfindungsgemäßen Bauelement mit einem Schnitt 1 (innerhalb des zweiten Wafers 20 geschnitten) hat die Pufferschicht beispielsweise eine Dicke von 10 bis 40 µm, beispielsweise von 20 bis 40 µm.
Nach dem Schaffen der Pufferschicht 3 können andere Schichten in oder auf dem Wafer-Laminat auf der zweiten Seite 12 und nach dem Reduzieren der Dicke geschaffen werden. Zum Herstellen eines IGBT werden jetzt zum Beispiel die p-dotierte Kollektorschicht 75 und die Kollektorelektrode 92 geschaffen. Natürlich soll ein Bilden von Schichten auf der dritten Seite 21 nach dem Reduzieren der Dicke nicht von der Erfindung ausgeschlossen werden. Beispielsweise werden mindestens alle Schichten, die einen Diffusionsschritt benötigen, vor dem Reduzieren der Dicke geschaffen.
Diese Beispiele sollen den Rahmen der Erfindung nicht einschränken. Die oben genannten Entwürfe und Anordnungen sind ausschließlich Beispiele für jegliche Arten möglicher Entwürfe und Anordnungen für die Basisschicht(en) und Wannenzone(n).
In einer anderen Ausführungsform werden die Leitfähigkeitstypen vertauscht, das heißt alle Schichten des ersten Leitfähigkeitstyps sind p-leitend (zum Beispiel die Driftschicht 2, das Sourcegebiet 5) und alle Schichten des zweiten Leitfähigkeitstyps sind n-leitend (zum Beispiel Basisschicht 4, die Kollektorschicht 75).
Bezugszeichenliste

1: IGBT
100: Diode
10: erster Wafer
11: erste Seite
12: zweite Seite
13: erste Hauptseite
14: zweite Hauptseite
2: Driftschicht
20: zweiter Wafer
21: dritte Seite
22: vierte Seite
25: Dicke der Driftschicht
3: Pufferschicht
31: Zwischenraumschicht
32: Dicke der Zwischenraumschicht
33: erstes Zwischenraumgebiet
34: Tiefe des ersten Gebiets
35: zweites Zwischenraumgebiet
36: Tiefe des zweiten Gebiets
37: Bondingschicht
38: Hoch dotiertes Gebiet
39: Dicke des hoch dotierten Gebiets
4: Basisschicht
5: Sourcegebiet
6: Gate-Elektrode
62: erste isolierende Schicht
64: zweite isolierende Schicht
7: Anodenschicht
75: Kollektorschicht
8: erster elektrischer Kontakt
82: Emitterelektrode
84: Kathodenelektrode
9: zweiter elektrischer Kontakt
92: Kollektorelektrode
94: Anodenelektrode

Claims

Verfahren zur Herstellung eines bipolaren Halbleiterbauelements mit mindestens einer zweischichtigen Struktur mit Schichten eines ersten und eines zweiten Leitfähigkeitstyps, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet, wobei für die Herstellung des Halbleiterbauelements die folgenden Schritte durchgeführt werden: (a) Bereitstellen eines ersten hoch dotierten Wafers (10), wobei der Wafer (10) eine erste Seite (11) und eine der ersten Seite (11) gegenüberliegende zweite Seite (12) hat, und wobei der Wafer (10) mit ersten Partikeln des ersten Leitfähigkeitstyps mindestens auf der ersten Seite (11) dotiert ist, (b) Bereitstellen eines zweiten niedrig dotierten Wafers (20) des ersten Leitfähigkeitstyps, der eine dritte Seite (21) und eine der dritten Seite (21) gegenüberliegende vierte Seite (22) hat, (c) Herstellen eines Wafer-Laminats mit einer Wafer-Laminatdicke, indem der erste Wafer (10) mit seiner ersten Seite (11) und der zweite Wafer (20) mit seiner vierten Seite (22) miteinander gebondet werden, (d) anschließend Durchführen eines Diffusionsschrittes, durch den eine diffundierte Zwischenraumschicht (31) entsteht, die einen auf der ersten Seite befindlichen Teil des ersten Wafers (10) und einen auf der vierten Seite befindlichen Teil des zweiten Wafers (20) umfasst, wobei die Zwischenraumschicht (31) eine Dotierungskonzentration aufweist, die höher als die Dotierungskonzentration des ursprünglichen zweiten Wafers und niedriger als die Dotierungskonzentration des ursprünglichen ersten Wafers ist, wobei derjenige Teil des zweiten Wafers, der eine unveränderte Dotierungskonzentration hat, im fertiggestellten Bauelement eine Driftschicht (2) bildet, (e) anschließend Bilden von mindestens einer Schicht des zweiten Leitfähigkeitstyps auf der dritten Seite (21), (f) anschließend Reduzieren der Wafer-Laminatdicke von der zweiten Seite (12) her innerhalb der Zwischenraumschicht (31) und innerhalb des zweiten Wafers (20) auf derartige Weise, dass eine Pufferschicht (3) geschaffen wird, die den verbleibenden Teil des Wafer-Laminats auf der vierten Seite (22) mit höherer Dotierungskonzentration als die Driftschicht (2) umfasst.
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass mindestens - in Schritt (a) der erste Wafer (10) eine Dotierungskonzentration von 5 * 10¹⁴ cm-3 bis 5 * 10¹⁶ cm^-3 hat, - in Schritt (d) die Zwischenraumschicht (31) auf derartige Weise geschaffen wird, dass die Zwischenraumschicht (31) eine Dicke (33) von 10 - 50 µm hat, und - in Schritt (f) die Wafer-Laminatdicke auf derartige Weise reduziert wird, dass die Pufferschicht (3) eine Dicke (31) von 10 - 40 µm hat, insbesondere von 20 - 40 µm.
Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der Diffusionsschritt durchgeführt wird - bei einer Temperatur von mindestens 1200 °C und/oder - während eines Zeitraums von mindestens 180 Minuten.
Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt (b) der zweite Wafer (20) eine Dotierungskonzentration von 2 * 10¹² cm^-3 bis 2 * 10¹⁴ cm^-3 hat.
Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass mindestens entweder - in Schritt (a) der erste Wafer (10) auf seiner ersten Seite (11) eine implantierte Schicht umfasst oder - in Schritt (b) der zweite Wafer (20) auf seiner vierten Seite (22) eine implantierte Schicht umfasst, wobei in die implantierte Schicht zweite Partikel des ersten Leitfähigkeitstyps implantiert wurden, wobei die Partikel eine andere Diffusionsgeschwindigkeit als die ersten Partikel haben, und dadurch dass die in Schritt (d) hergestellte Zwischenraumschicht (31) Folgendes umfasst: ein erstes Zwischenraumgebiet (33), das die schneller diffundierenden Partikel umfasst, wobei sich das Gebiet bis zu einer ersten, von der zweiten Seite (12) gemessenen Gebietstiefe (34) erstreckt, die die maximale Diffusionstiefe der schneller diffundierenden Partikel ist, und ein zweites Zwischenraumgebiet (35), das die langsamer diffundierenden Partikel umfasst, und wobei sich das Gebiet bis zu einer zweiten, von der zweiten Seite (12) gemessenen Gebietstiefe (36) erstreckt, die kleiner als die erste Gebietstiefe (34) ist und die die maximale Diffusionstiefe der langsamer diffundierenden Partikel ist.
Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die schneller diffundierenden Partikel Schwefel und die langsamer diffundierenden Partikel Phosphor oder Arsen sind, oder dadurch, dass die schneller diffundierenden Partikel Phosphor und die langsamer diffundierenden Partikel Arsen sind.
Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die erste Gebietstiefe (34) 20 - 40 µm beträgt.
Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, dass die zweite Gebietstiefe (36) kleiner als 80 % der ersten Gebietstiefe (34) ist.
Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass das Bauelement ein bipolarer Transistor mit isoliertem Gate (1) ist, oder dadurch, dass das Bauelement eine Diode (100) ist.
Bipolares Punch-Through-Halbleiterbauelement mit mindestens einer zweischichtigen Struktur mit Schichten eines ersten und eines zweiten Leitfähigkeitstyps, wobei sich der zweite Leitfähigkeitstyp vom ersten Leitfähigkeitstyp unterscheidet, zwischen einer ersten Hauptseite (13) und einer zweiten Hauptseite (14), das Folgendes umfasst - eine Driftschicht (2) des ersten Leitfähigkeitstyps, die gleichmäßig niedrig dotiert ist, - eine Pufferschicht (3) des ersten Leitfähigkeitstyps, die auf der Driftschicht (2) in Richtung der zweiten Hauptseite (14) angeordnet ist und die eine höhere Dotierungskonzentration als die Driftschicht (2) hat, wobei die Pufferschicht (3) in Richtung der zweiten Hauptseite (14) eine Zwischenraumschicht (31) umfasst, die ein erstes Zwischenraumgebiet (33) mit ersten dotierten Partikeln des ersten Leitfähigkeitstyps umfasst, und wobei das erste Zwischenraumgebiet eine erste Gebietstiefe (34) hat, die die maximale Tiefe von der zweiten Hauptseite (14) ist, in der die ersten dotierten Partikel vorhanden sind, wobei die erste Gebietstiefe (34) zwischen 20 - 40 µm beträgt, und ein zweites Zwischenraumgebiet (35), das die ersten und zweite dotierte Partikel des ersten Leitfähigkeitstyps umfasst, wobei sich die ersten Partikel von den zweiten Partikeln unterscheiden, wobei die ersten dotierten Partikel schneller diffundierende Partikel sind als die zweiten dotierten Partikel, und wobei das zweite Zwischenraumgebiet eine zweite Gebietstiefe (36) hat, die die maximale Tiefe von der zweiten Hauptseite (14) ist, in der die zweiten dotierten Partikel vohanden sind und die kleiner als die erste Gebietstiefe (34) ist, und - eine Schicht des zweiten Leitfähigkeitstyps auf der ersten Hauptseite (13).
Halbleiterbauelement nach Anspruch 10, dadurch gekennzeichnet, dass die zweite Gebietstiefe (36) kleiner als 80 % der ersten Gebietstiefe (34) ist.
Halbleiterbauelement nach einem der Ansprüche 10 bis 11, dadurch gekennzeichnet, dass das Bauelement ein bipolarer Transistor mit isoliertem Gate (1) ist, oder dadurch, dass das Bauelement eine Diode (100) ist.