KR20130091200A - 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 트랜지스터는 기판의 제1면에 구비된 적어도 하나의 에피택셜층을 포함할 수 있고, 상기 적어도 하나의 에피택셜층은 비정규 분포의 도핑 프로파일(doping profile)을 가질 수 있다. 상기 적어도 하나의 에피택셜층은 콜렉터층 및 버퍼층 중 적어도 하나를 포함할 수 있다. 상기 버퍼층은, 예컨대, 필드 스탑층(field stop layer)일 수 있다. 상기 트랜지스터는 기판의 제2면에 게이트 및 이미터를 포함하는 소자부를 포함할 수 있다. 상기 트랜지스터는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)(IGBT)일 수 있다.
Description
트랜지스터 및 그 제조방법, 보다 상세하게는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)(IGBT) 및 그 제조방법에 관한 것이다.
절연 게이트 바이폴라 트랜지스터(Insulated gate bipolar transistor) (IGBT)는 바이폴라 접합 트랜지스터(bipolar junction transistor)(BJT)와 금속산화물반도체 전계효과 트랜지스터(metal-oxide-semiconductor field effect transistor)(MOSFET)를 결합한 구조를 갖는다. 따라서, IGBT는 BJT의 우수한 전류 구동 능력과 MOSFET의 절연된 게이트에 의한 우수한 스위칭 특성을 모두 가질 수 있다. 이러한 IGBT는 고전압 및 고전류를 제어하기 위한 소자, 예컨대, 파워 소자(power device)로 사용될 수 있다.
일반적으로, IGBT는 전면(front side)에 게이트(gate)와 이미터(emitter)를 갖고, 후면(back side)에 콜렉터(collector)를 갖는다. 상기 콜렉터는 소정의 도전성 불순물이 고농도로 도핑된 영역일 수 있다. 상기 콜렉터와 인접한 영역에는 다른 도핑 영역이 구비될 수 있다. IGBT의 후면부의 도핑 프로파일(doping profile)은 IGBT의 동작 특성, 예컨대, 홀-주입(hole-injection) 및 꼬리 전류(tail current) 특성을 결정하는데 중요한 역할을 할 수 있다. 따라서, IGBT의 동작 특성을 향상시키기 위해서는, 후면부 요소들의 도핑 프로파일(doping profile)을 최적화할 필요가 있다.
동작 특성 개선에 유리한 트랜지스터 및 그 제조방법을 제공한다.
후면부의 도핑 프로파일(doping profile)이 제어된 트랜지스터 및 그 제조방법을 제공한다.
에피택셜(epitaxial) 공정을 적용한 트랜지스터 및 그 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 반도체기판; 상기 반도체기판의 전면(front side)에 구비된 것으로, 게이트 및 이미터를 포함하는 소자부; 및 상기 반도체기판의 후면(back side)에 구비된 콜렉터층;을 포함하고, 상기 콜렉터층은 불순물이 도핑된 에피택셜층이고, 상기 콜렉터층의 도핑 프로파일(doping profile)은 비정규 분포를 갖는 트랜지스터가 제공된다.
상기 콜렉터층은 깊이 방향으로 일정한 도핑 농도를 가질 수 있다.
상기 콜렉터층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소할 수 있다.
상기 반도체기판과 상기 콜렉터층 사이에 버퍼층이 더 구비될 수 있다.
상기 버퍼층은 불순물이 도핑된 에피택셜층일 수 있고, 상기 버퍼층의 도핑 프로파일(doping profile)은 비정규 분포를 가질 수 있다.
상기 버퍼층은 깊이 방향으로 일정한 도핑 농도를 가질 수 있다.
상기 버퍼층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소할 수 있다.
상기 버퍼층은 필드 스탑층(field stop layer)일 수 있다.
상기 소자부는 상기 반도체기판의 전면부(front side portion)에 구비된 제1도전형 웰 영역(well region); 상기 웰 영역 내에 구비된 제2도전형 불순물 영역; 상기 불순물 영역에 인접한 상기 웰 영역의 일부를 전기적으로 제어하기 위한 게이트; 및 상기 웰 영역 및 불순물 영역에 전기적으로 접촉된 이미터전극;을 포함할 수 있다.
상기 트랜지스터는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)(IGBT)일 수 있다.
상기 트랜지스터는, 예컨대, 파워 소자(power device)로 사용될 수 있다.
본 발명의 다른 측면에 따르면, 제1면 및 제2면을 갖는 반도체기판을 마련하는 단계; 상기 반도체기판의 제1면에 에피택셜 성장법으로 콜렉터층을 형성하는 단계; 상기 반도체기판의 제2면으로부터 그 일부를 제거하는 단계; 및 상기 반도체기판의 일부가 제거되어 노출된 면에 게이트 및 이미터를 구비하는 소자부를 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 콜렉터층을 형성하는 동안에 상기 콜렉터층 내에 불순물을 도핑할 수 있다.
상기 콜렉터층의 도핑 프로파일(doping profile)은 비정규 분포를 가질 수 있다.
상기 콜렉터층을 형성하는 단계 전, 상기 반도체기판의 제1면에 에피택셜 성장법으로 버퍼층을 형성할 수 있다. 이 경우, 상기 버퍼층 상에 상기 콜렉터층을 형성할 수 있다.
상기 버퍼층을 형성하는 동안에 상기 버퍼층 내에 불순물을 도핑할 수 있다.
상기 버퍼층의 도핑 프로파일(doping profile)은 비정규 분포를 가질 수 있다.
상기 버퍼층은 필드 스탑층(field stop layer)일 수 있다.
상기 반도체기판의 일부를 제거하는 단계 전, 상기 콜렉터층 상에 지지기판을 부착하는 단계를 더 수행할 수 있다.
상기 소자부를 형성하는 단계 후, 상기 지지기판을 제거할 수 있다.
상기 지지기판을 제거하는 단계 후, 상기 콜렉터층에 접합된 콜렉터전극을 형성할 수 있다.
상기 소자부를 형성하는 단계는 상기 반도체기판의 표면부에 제1도전형 웰 영역을 형성하는 단계; 상기 웰 영역 내에 제2도전형 불순물 영역을 형성하는 단계; 상기 불순물 영역에 인접한 상기 웰 영역의 일부를 전기적으로 제어하기 위한 게이트를 형성하는 단계; 및 상기 웰 영역 및 불순물 영역에 전기적으로 접촉된 이미터전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체기판의 전면부(front side portion)에 게이트 및 이미터를 포함하는 소자부의 적어도 일부를 형성하는 단계; 상기 반도체기판의 후면(back side)으로부터 그 일부를 제거하는 단계; 및 상기 반도체기판의 일부가 제거되어 노출된 면에 에피택셜 성장법으로 콜렉터층을 형성하되, 비정규 분포의 도핑 프로파일(doping profile)을 갖도록 상기 콜렉터층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법이 제공된다.
상기 콜렉터층은 두께 방향으로 일정한 도핑 농도를 가질 수 있다.
상기 콜렉터층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소할 수 있다.
상기 콜렉터층을 형성하는 단계 전, 상기 반도체기판의 노출된 면에 에피택셜 성장법으로 버퍼층을 형성할 수 있다. 이 경우, 상기 버퍼층 상에 상기 콜렉터층을 형성할 수 있다.
상기 버퍼층의 도핑 프로파일(doping profile)은 비정규 분포를 가질 수 있다.
상기 버퍼층은 두께 방향으로 일정한 도핑 농도를 가질 수 있다.
상기 버퍼층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소할 수 있다.
상기 버퍼층은 필드 스탑층(field stop layer)일 수 있다.
상기 소자부를 형성하는 단계는 상기 반도체기판의 전면부에 제1도전형 불순물을 이온주입하여 제1이온주입영역을 형성하는 단계; 및 상기 제1이온주입영역의 표면부에 제2도전형 불순물을 이온주입하여 제2이온주입영역을 형성하는 단계;를 포함할 수 있다.
상기 콜렉터층을 형성하는 단계에서 상기 제1 및 제2이온주입영역의 불순물을 열확산시켜, 상기 제1이온주입영역으로부터 웰 영역을 형성하고, 상기 제2이온주입영역으로부터 불순물 영역을 형성할 수 있다.
상기 콜렉터층을 형성하는 단계 전, 상기 반도체기판의 노출된 면에 에피택셜 성장법으로 버퍼층을 형성할 수 있고, 이 경우, 상기 버퍼층 및 콜렉터층 중 적어도 하나를 형성하는 단계에서 상기 제1 및 제2이온주입영역의 불순물을 열확산시켜, 상기 제1이온주입영역으로부터 웰 영역을 형성하고, 상기 제2이온주입영역으로부터 불순물 영역을 형성할 수 있다.
상기 소자부를 형성하는 단계는 상기 제1 및 제2이온주입영역과 절연된 게이트를 형성하는 단계; 및 상기 제1 및 제2이온주입영역과 전기적으로 연결된 이미터전극을 형성하는 단계;를 더 포함할 수 있다.
개선된 동작 특성 및 성능을 갖는 트랜지스터를 구현할 수 있다. 보다 구체적으로는, 후면부의 도핑 프로파일(doping profile)이 최적화되어 우수한 성능 및 동작 특성을 갖는 트랜지스터를 용이하게 구현할 수 있다. 비교적 단순한 공정으로 우수한 성능을 갖는 트랜지스터를 제조할 수 있다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 2 내지 도 4는 도 1의 버퍼층 또는 콜렉터층이 가질 수 있는 도핑 프로파일(doping profile)을 예시적으로 보여주는 그래프이다.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 2 내지 도 4는 도 1의 버퍼층 또는 콜렉터층이 가질 수 있는 도핑 프로파일(doping profile)을 예시적으로 보여주는 그래프이다.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여주는 단면도이다.
도 1을 참조하면, 반도체기판(100)의 전면부(front side portion)에 소자부(device portion)(DP10)가 구비될 수 있다. 반도체기판(100)은, 예컨대, 실리콘기판일 수 있다. 반도체기판(100)은 n형 불순물이 저농도로 도핑된 기판일 수 있다. 반도체기판(100)에서 상기 n형 불순물의 도핑 농도는, 예컨대, 1013∼1016/㎤ 정도일 수 있다. 이러한 n형 불순물의 도핑 농도를 고려하면, 반도체기판(100)은 n- 기판이라 할 수 있다. 그러나 반도체기판(100)의 물질 및 도핑 농도 등은 전술한 바로 한정되지 않고, 달라질 수 있다.
소자부(DP10)는 제1도전형 웰 영역(well region)(10), 제2도전형 불순물 영역(20), 게이트(40) 및 이미터전극(50)을 포함할 수 있다. 웰 영역(10)은 반도체기판(100)의 상면부에 구비될 수 있다. 웰 영역(10)은 p형 불순물이 도핑된 영역일 수 있다. 웰 영역(10)에서 p형 불순물의 도핑 농도는, 예컨대, 1015∼1019/㎤ 정도일 수 있다. 이러한 p형 불순물의 도핑 농도를 고려하면, 웰 영역(10)은 p0 영역 또는 p+ 영역일 수 있다. 제2도전형 불순물 영역(20)은 웰 영역(10)의 상면부에 구비될 수 있다. 불순물 영역(20)은 n형 불순물이 고농도로 도핑된 영역, 즉, n+ 영역일 수 있다. 불순물 영역(20)에서 n형 불순물의 도핑 농도는, 예컨대, 1018∼1021/㎤ 정도일 수 있다. 게이트(40)는 웰 영역(10) 및 불순물 영역(20)과 전기적으로 절연되도록 구비될 수 있다. 게이트(40)는 게이트절연층(30)에 의해 웰 영역(10) 및 불순물 영역(20)과 절연될 수 있다. 반도체기판(100)에 트렌치(trench)(T10)가 형성되고, 트렌치(T10) 내에 게이트절연층(30) 및 게이트(40)가 구비될 수 있다. 트렌치(T10)는 불순물 영역(20)과 웰 영역(10)을 관통하도록 웰 영역(10)보다 깊게 형성될 수 있다. 따라서, 불순물 영역(20)은 트렌치(T10)에 의해 분할될 수 있고, 웰 영역(10)도 트렌치(T10)에 의해 분할될 수 있다. 트렌치(T10)의 저면과 내측면에 게이트절연층(30)이 구비될 수 있고, 게이트절연층(30) 상에 트렌치(T10)를 매립하는 게이트(40)가 구비될 수 있다. 게이트(40)에 인접한 웰 영역(10)은 채널 영역으로 사용될 수 있고, 이 영역의 전기적 특징은 게이트(40)에 의해 제어될 수 있다. 이미터전극(50)은 웰 영역(10) 및 불순물 영역(20)과 전기적으로 연결되도록 구비될 수 있다. 즉, 이미터전극(50)은 웰 영역(10) 및 불순물 영역(20)과 공통으로 접촉되도록 구비될 수 있다. 반도체기판(100)의 전면부(front side portion)에 소자부(DP10)를 덮는 보호층(passivation layer)(210)이 더 구비될 수 있다.
반도체기판(100)의 후면(back side)에 버퍼층(110) 및 콜렉터층(120)이 순차로 구비될 수 있다. 콜렉터층(120) 하면에 콜렉터전극(130)이 더 구비될 수 있다. 버퍼층(110) 및 콜렉터층(120) 각각은 불순물을 포함하는 에피택셜층(epitaxial layer)일 수 있다. 버퍼층(110)은 n형 불순물이 도핑된 층일 수 있고, 버퍼층(110)의 물질은, 예컨대, 실리콘일 수 있다. 버퍼층(110)의 n형 불순물 농도는 반도체기판(100)의 n형 불순물 농도보다 높을 수 있다. 예컨대, 버퍼층(110)의 n형 불순물 농도는 1014∼1018/㎤ 정도일 수 있다. 버퍼층(110)의 n형 불순물 농도를 고려하면, 버퍼층(110)은 n0 층이라 할 수 있다. 버퍼층(110)의 두께는, 예컨대, 0∼10㎛ 정도일 수 있다. 이러한 버퍼층(110)은 필드 스탑층(field stop layer)일 수 있다. 이 경우, 버퍼층(110)은 이미터전극(50)과 콜렉터전극(130) 사이에 인가되는 전기장(electric field)을 잡아주는 역할을 할 수 있다. 콜렉터층(120)은 p형 불순물이 도핑된 층일 수 있고, 콜렉터층(120)의 물질은, 예컨대, 실리콘일 수 있다. 콜렉터층(120)의 p형 불순물 농도는 1017∼1021/㎤ 정도일 수 있다. 따라서 콜렉터층(120)은 p+ 층이라 할 수 있다. 콜렉터층(120)의 두께는, 예컨대, 0∼5㎛ 정도일 수 있다. 한편, 콜렉터전극(130)은 금속이나 도전성 산화물과 같은 다양한 도전 물질로 형성될 수 있다.
버퍼층(110) 및 콜렉터층(120)의 도핑 프로파일(doping profile)은 비정규 분포, 즉, 비가우시안 분포(non-Gaussian distribution)를 가질 수 있다. 버퍼층(110) 및 콜렉터층(120)의 도핑 프로파일(doping profile)은 목적에 맞게 제어된 형태를 가질 수 있다. 예컨대, 버퍼층(110)의 도핑 농도는 깊이 방향으로 일정할 수 있다. 또는 버퍼층(110)의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소할 수 있다. 이는 콜렉터층(120)에서도 마찬가지이다. 즉, 콜렉터층(120)의 도핑 농도는 깊이 방향으로 일정하거나, 깊이 방향으로 갈수록 증가 또는 감소할 수 있다.
버퍼층(110)을 에피택셜 공정으로 성장시키면서, 버퍼층(110) 내에 소정의 불순물을 도핑할 수 있다. 이와 유사하게, 콜렉터층(120)을 에피택셜 공정으로 성장시키면서, 콜렉터층(120) 내에 소정의 불순물을 도핑할 수 있다. 이와 같이, 본 실시예에서는 버퍼층(110) 및 콜렉터층(120)을 에피택셜 공정으로 형성하면서, 그 내부에 불순물을 도핑하기 때문에, 이들 각각의 도핑 프로파일(doping profile)을 용이하게 제어할 수 있다.
만약, 기판의 후면에 소정의 불순물을 이온주입(ion implantation) 공정으로 주입한 후, 이온주입된 영역을 어닐링하여, 버퍼영역 및 콜렉터영역을 형성하면, 이 영역들의 도핑 프로파일(doping profile)을 제어하기가 용이하지 않다. 왜냐하면, 상기 이온주입된 영역을 어닐링하면, 불순물들이 확산하면서 가우시안 분포(Gaussian distribution), 즉, 정규 분포를 갖는 도핑 프로파일(doping profile)이 형성되기 때문이다. 그러므로 후면부의 도핑 프로파일(doping profile)을 원하는 대로 정교하게 제어하기가 용이하지 않다. 그러나 본 발명의 실시예와 같이, 버퍼층(110) 및 콜렉터층(120)을 에피택셜 공정으로 형성하는 동안에, 불순물의 소오스 가스를 주입하여, 각 층에 불순물을 도핑시키면, 각 층의 도핑 프로파일(doping profile)을 정교하게 제어할 수 있다. 상기 불순물의 소오스 가스의 주입량 및 농도 등을 조절하면, 버퍼층(110) 및 콜렉터층(120)의 도핑 프로파일(doping profile)을 용이하게 제어할 수 있다. 따라서, 본 실시예에 따르면, 버퍼층(110) 및 콜렉터층(120)의 도핑 프로파일(doping profile)을 원하는 대로 정교하게 제어할 수 있다. 결과적으로는, 최적화된 도핑 프로파일(doping profile)을 가져 향상된 성능을 갖는 트랜지스터를 용이하게 구현할 수 있다. 예컨대, 홀-주입(hole-injection) 및 꼬리 전류(tail current) 특성이 개선된 트랜지스터를 구현할 수 있다.
도 2 내지 도 4는 도 1의 버퍼층(110) 또는 콜렉터층(120)이 가질 수 있는 도핑 프로파일(doping profile)을 예시적으로 보여주는 그래프이다.
도 2를 참조하면, 버퍼층(110) 또는 콜렉터층(120)은 깊이 방향으로 균일한 도핑 농도를 가질 수 있다.
도 3을 참조하면, 버퍼층(110) 또는 콜렉터층(120)의 도핑 농도는 깊이 방향으로 갈수록 증가할 수 있다.
도 4를 참조하면, 버퍼층(110) 또는 콜렉터층(120)의 도핑 농도는 깊이 방향으로 갈수록 감소할 수 있다.
도 2 내지 도 4의 도핑 프로파일(doping profile) 중 어느 하나를 선택하여 사용할 수 있다. 도 2 내지 도 4의 도핑 프로파일(doping profile) 중 두 가지를 혼합하여 사용할 수도 있다. 예컨대, 버퍼층(110)의 도핑 프로파일(doping profile)은 도 3 또는 도 4와 같고, 콜렉터층(120)의 도핑 프로파일(doping profile)은 도 2와 같을 수 있다. 혹은, 콜렉터층(120)의 도핑 프로파일(doping profile)이 도 3 또는 도 4와 같고, 버퍼층(110)의 도핑 프로파일(doping profile)은 도 2와 같을 수 있다. 도 2 내지 도 4의 도핑 프로파일(doping profile)은 예시적인 것이고, 이는 다양하게 변형될 수 있다. 일례로, 도핑 농도는 깊이 방향으로 소정의 지점까지 증가하다가, 그 이후부터는 감소할 수 있다. 또는 그 반대로, 깊이 방향으로 소정의 지점까지는 도핑 농도가 감소하다가, 그 이후부터는 증가할 수도 있다. 그 밖에도, 도핑 프로파일(doping profile)은 다양하게 변형될 수 있다.
다시 도 1을 참조하면, 도 1의 트랜지스터는 절연 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor)(IGBT)일 수 있다. 이때, 웰 영역(10), 콜렉터층(120) 및 이들 사이의 반도체기판(100) 영역은 PNP 구조의 바이폴라 접합 트랜지스터(bipolar junction transistor)(BJT)를 구성할 수 있다. 이때, 웰 영역(10)과 버퍼층(110) 사이의 반도체기판(100) 영역은 상기 BJT의 드리프트(drift) 영역 또는 베이스(base) 영역일 수 있다. 한편, 게이트(40)와 불순물 영역(20) 및 게이트(40) 아래의 반도체기판(100) 영역은 전계효과 트랜지스터(field effect transistor)(FET)를 구성할 수 있다. 상기 FET에서 불순물 영역(20)은 소오스 영역일 수 있고, 게이트(40) 아래의 반도체기판(100) 영역은 드레인 영역일 수 있다. 게이트(40)에 인접한 웰 영역(10)은 상기 FET의 채널 영역일 수 있다. 게이트(40)에 의해 그와 인접한 웰 영역(10)에 채널이 형성되면, 불순물 영역(20)과 반도체기판(100) 사이에 전류가 흐를 수 있고, 그에 따라, 상기 PNP 구조의 BJT가 턴-온(turned-on) 될 수 있다. 즉, 이미터전극(50)과 콜렉터전극(130) 사이에 전류가 흐를 수 있다. 이때, 콜렉터전극(130)에서 이미터전극(50)으로 홀(hole)이 흐를 수 있고, 이미터전극(50)에서 콜렉터전극(130)으로 전자(e-)가 흐를 수 있다. 상기 FET의 절연된 게이트(40)를 이용하여 우수한 스위칭 특성을 확보할 수 있고, 상기 BJT에 의해 우수한 전류 구동 특성을 확보할 수 있다. 이러한 트랜지스터는, 예컨대, 파워 소자(power device)로 사용될 수 있다. 그러나 상기 트랜지스터의 용도는 다양하게 변화될 수 있다.
도 1의 실시예에서 반도체기판(100)의 전면(front side)에 구비되는 소자부(DP10)의 구조는 다양하게 변형될 수 있다. 예컨대, 게이트(40)의 구조는 달라질 수 있다. 도 1에서는 트렌치(T10) 내에 게이트(40)가 구비된 경우를 도시하였지만, 게이트(40)는 평면형 구조를 가질 수도 있다. 즉, 트렌치(T10) 없이 반도체기판(100)의 평면 상에 평면형 게이트(planar gate)가 구비될 수 있다. 그 밖에도 소자부(DP10)의 구조는 다양하게 변형될 수 있다.
또한, 도 1에서 버퍼층(110)은 구비되지 않을 수도 있다. 즉, 버퍼층(110) 없이 반도체기판(100)의 하면에 콜렉터층(120)이 직접 접촉될 수도 있다. 그러나 버퍼층(110)의 기능, 예컨대, 필드 스탑 기능을 고려하면, 버퍼층(110)이 구비되는 것이 트랜지스터의 특성 향상에 유리할 수 있다.
도 5a 내지 도 5h는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 5a를 참조하면, 제1면(S1) 및 제2면(S2)을 갖는 반도체기판(101)을 마련할 수 있다. 제1면(S1)은 상면일 수 있고, 제2면(S2)은 하면일 수 있다. 최종적인 소자(트랜지스터)에서 제1면(S1)은 소자의 후면(back side)일 수 있고, 제2면(S2)은 소자의 전면(front side)일 수 있다. 이런 점에서, 본 단계에서도 제1면(S1)을 후면(back side), 제2면(S2)을 전면(front side)이라고 칭할 수 있다. 반도체기판(101)은, 예컨대, 실리콘기판일 수 있다. 또한, 반도체기판(101)은 n형 불순물이 저농도로 도핑된 기판일 수 있다. 상기 n형 불순물의 도핑 농도는, 예컨대, 1013∼1016/㎤ 정도일 수 있다. 이러한 n형 불순물의 도핑 농도를 고려하면, 반도체기판(101)은 n- 기판이라 할 수 있다. 그러나 반도체기판(101)의 물질 및 도핑 농도 등은 달라질 수 있다.
도 5b를 참조하면, 반도체기판(101)의 제1면(S1) 상에 버퍼층(111) 및 콜렉터층(121)을 순차로 형성할 수 있다. 버퍼층(111) 및 콜렉터층(121)은 에피택셜 성장법으로 형성할 수 있다. 버퍼층(111)을 에피택셜 공정으로 성장시키면서, 버퍼층(111) 내에 소정의 불순물을 도핑할 수 있다. 이와 유사하게, 콜렉터층(121)을 에피택셜 공정으로 성장시키면서, 콜렉터층(121) 내에 소정의 불순물을 도핑할 수 있다. 버퍼층(111)의 물질은 실리콘일 수 있고, 버퍼층(111)에 n형 불순물을 도핑할 수 있다. 버퍼층(111)의 n형 불순물 농도는 반도체기판(101)의 n형 불순물 농도보다 높을 수 있다. 예컨대, 버퍼층(111)의 n형 불순물 농도는 1014∼1018/㎤ 정도일 수 있다. 버퍼층(111)의 n형 불순물 농도를 고려하면, 버퍼층(111)은 n0 층이라 할 수 있다. 버퍼층(111)의 두께는, 예컨대, 0∼10㎛ 정도일 수 있다. 이러한 버퍼층(111)은 전기장(electric field)를 잡아주는 필드 스탑층(field stop layer)일 수 있다. 콜렉터층(121)의 물질은 실리콘일 수 있고, 콜렉터층(121)에 p형 불순물을 도핑할 수 있다. 콜렉터층(121)의 p형 불순물 농도는 1017∼1021/㎤ 정도일 수 있다. 따라서, 콜렉터층(121)은 p+ 층이라 할 수 있다. 콜렉터층(121)의 두께는, 예컨대, 0∼5㎛ 정도일 수 있다.
본 실시예에서는 버퍼층(111) 및 콜렉터층(121)을 에피택셜 공정으로 형성하면서, 그 내부에 불순물을 도핑하기 때문에, 이들 각각의 도핑 프로파일(doping profile)을 용이하게 조절할 수 있다. 만약, 기판의 후면에 소정의 불순물을 이온주입(ion implantation) 공정으로 주입한 후, 이온주입된 영역을 어닐링하여, 버퍼영역 및 콜렉터영역을 형성하면, 이 영역들의 도핑 프로파일(doping profile)을 제어하기가 용이하지 않다. 왜냐하면, 이온주입된 영역을 어닐링하면, 불순물들이 확산하면서 가우시안 분포(Gaussian distribution), 즉, 정규 분포를 갖는 도핑 프로파일(doping profile)이 형성되기 때문이다. 그러므로 후면부의 도핑 프로파일(doping profile)을 원하는 대로 정교하게 제어하기가 어렵다.
그러나 본 발명의 실시예와 같이, 에피택셜 공정으로 버퍼층(111) 및 콜렉터층(121)을 형성하면서, 불순물의 소오스 가스를 주입하여, 각 층에 불순물을 도핑시키면, 각 층의 도핑 프로파일(doping profile)을 정교하게 제어할 수 있다. 상기 불순물의 소오스 가스의 주입량 및 농도 등을 조절하면, 버퍼층(111) 및 콜렉터층(121)의 도핑 프로파일(doping profile)을 용이하게 제어할 수 있다. 예컨대, 본 실시예에 따르면, 버퍼층(111) 및 콜렉터층(121)이 비정규 분포(즉, 비가우시안 분포)의 도핑 프로파일(doping profile)을 갖도록 만들 수 있다. 버퍼층(111) 및 콜렉터층(121)의 도핑 프로파일(doping profile)은 도 2 내지 도 4를 참조하여 설명한 바와 유사하거나 동일할 수 있다. 이와 같이, 본 실시예에 따르면, 버퍼층(111) 및 콜렉터층(121)의 도핑 프로파일(doping profile)을 원하는 대로 정교하게 제어할 수 있기 때문에, 트랜지스터의 성능 향상에 유리할 수 있다.
부가해서, 기존의 방법에서는 기판의 전면(front side)에 소자부를 형성한 후에, 후면(back side)에 불순물을 이온주입하고, 이온주입된 영역에 대한 어닐링 공정을 진행하는데, 이 경우, 상기 어닐링 공정이 전면(front side)의 소자부에 좋지 않은 영향을 줄 수 있다. 따라서 소자부의 특성이 열화될 수 있고, 어닐링 공정의 조건이 제한될 수 있다. 그러나 본 실시예에서는 반도체기판(101)의 제2면(S2)에 소자부를 형성하지 않은 상태에서 제1면(S1)에 에피택셜 공정으로 버퍼층(111) 및 콜렉터층(121)을 형성하기 때문에, 위와 같은 문제점들을 방지할 수 있다.
도 5c를 참조하면, 콜렉터층(121) 상에 지지기판(201)을 부착할 수 있다. 지지기판(201)은 임시(temporary) 기판 또는 핸들링(handling) 기판이라 할 수 있다. 지지기판(201)의 재질은, 예컨대, 유리나 실리콘 등일 수 있다. 그러나 지지기판(201)의 재질은 전술한 바에 한정되지 않고, 다양하게 변화될 수 있다. 경우에 따라서는, 콜렉터층(121)과 지지기판(201) 사이에 소정의 접착층(미도시) 또는 희생층(미도시)을 더 형성할 수 있다.
도 5d를 참조하면, 반도체기판(101)의 제2면(S2)으로부터 그 일부를 제거할 수 있다. 반도체기판(101)의 일부를 제거하는 공정은 연마(grinding) 공정으로 수행할 수 있다. 반도체기판(101)의 일부를 연마 공정으로 제거한 후, 이를 통해 노출된 면(S2')에 대하여 습식 식각(wet etching) 공정을 수행할 수 있다.
도 5e를 참조하면, 도 5d의 구조체를 위·아래로 뒤집을 수 있다.
도 5f를 참조하면, 반도체기판(101)의 노출된 면(S2'), 즉, 상면(S2')에 소정의 소자부(device portion)(DP11)를 형성할 수 있다. 소자부(DP11)는 제1도전형 웰 영역(well region)(11), 제2도전형 불순물 영역(21), 게이트(41) 및 이미터전극(51)을 포함할 수 있다. 웰 영역(11)은 반도체기판(101)의 상면부에 구비될 수 있다. 웰 영역(11)은 p형 불순물이 도핑된 영역일 수 있다. 웰 영역(11)에서 p형 불순물의 도핑 농도는, 예컨대, 1015∼1019/㎤ 정도일 수 있다. 이러한 p형 불순물의 도핑 농도를 고려하면, 웰 영역(11)은 p0 영역 또는 p+ 영역일 수 있다. 제2도전형 불순물 영역(21)은 웰 영역(11)의 상면부에 구비될 수 있다. 불순물 영역(21)은 n형 불순물이 고농도로 도핑된 영역, 즉, n+ 영역일 수 있다. 불순물 영역(21)에서 n형 불순물의 도핑 농도는, 예컨대, 1018∼1021/㎤ 정도일 수 있다. 게이트(41)는 반도체기판(101)에 형성된 트렌치(trench)(T11) 내에 구비될 수 있다. 트렌치(T11)는 불순물 영역(21)과 웰 영역(11)을 관통하도록 웰 영역(11)보다 깊게 형성될 수 있다. 트렌치(T11)의 저면과 내측면에 게이트절연층(31)이 구비될 수 있고, 게이트절연층(31) 상에 트렌치(T11)를 매립하는 게이트(41)가 구비될 수 있다. 게이트(41)에 인접한 웰 영역(11)은 채널 영역으로 사용될 수 있고, 이 영역의 전기적 특징은 게이트(41)에 의해 제어될 수 있다. 이미터전극(51)은 웰 영역(11) 및 불순물 영역(21)과 전기적으로 연결되도록 형성할 수 있다. 즉, 이미터전극(51)은 웰 영역(11) 및 불순물 영역(21)과 공통으로 접촉되도록 형성할 수 있다. 다음, 소자부(DP11)를 덮는 보호층(passivation layer)(211)을 형성할 수 있다.
지지기판(201)을 콜렉터층(121)으로부터 제거하여, 도 5g와 같은 결과물을 얻을 수 있다. 지지기판(201)은 다양한 방법으로 제거할 수 있다. 예컨대, 지지기판(201)과 콜렉터층(121) 사이에 소정의 접착층(미도시) 또는 희생층(미도시)이 구비된 경우, 상기 접착층의 접착력을 약화시키거나 상기 희생층을 식각함으로써, 지지기판(201)을 떼어낼 수 있다. 혹은, 지지기판(201) 자체를 연마 및 식각 공정으로 제거할 수도 있다. 그 밖에도 다양한 방법을 지지기판(201)을 제거할 수 있다.
도 5h를 참조하면, 콜렉터층(121)의 하면에 콜렉터전극(131)을 형성할 수 있다. 콜렉터전극(131)은 금속이나 도전성 산화물과 같은 다양한 도전 물질로 형성할 수 있다. 콜렉터전극(131)은 본 단계에서 형성하지 않고, 도 5b의 단계에서 형성할 수도 있다. 즉, 도 5b의 단계에서 콜렉터층(121) 상에 콜렉터전극(131)을 형성한 후, 그 위에 지지기판(201)을 부착할 수도 있다.
도 5a 내지 도 5h의 제조방법에서는 지지기판(201)을 사용하는 경우를 도시하였지만, 경우에 따라서는 지지기판(201)을 사용하지 않을 수도 있다. 즉, 지지기판(201) 없이 반도체기판(101)의 일부 두께를 제거하고(도 5d), 반도체기판(101)의 노출된 면(S2')에 소자부(DP11)를 형성할 수 있다(도 5f). 또한, 도 5a 내지 도 5h의 제조방법에서는 반도체기판(101)과 콜렉터층(121) 사이에 버퍼층(111)을 형성하는 경우를 도시하고 설명하였지만, 경우에 따라서는, 버퍼층(111)을 구비시키지 않을 수도 있다. 또한, 소자부(DP11)의 구조도 다양하게 변형될 수 있다. 일례로, 게이트(41)는 트렌치(T11) 내에 구비되지 않고, 평면형 게이트(planar gate)로 대체될 수 있다. 그 밖에도 도 5a 내지 도 5h의 제조방법은 다양하게 변형될 수 있다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 반도체기판(102)의 전면부(front side portion)에 소자부(DP12)를 형성할 수 있다. 반도체기판(102)은 도 5a의 반도체기판(101)과 동일하거나 유사할 수 있다. 소자부(DP12)는 반도체기판(102)의 표면부에 구비된 제1이온주입영역(1) 및 제1이온주입영역(1)의 표면부에 구비된 제2이온주입영역(2)을 포함할 수 있다. 제1이온주입영역(1)은 제1도전형 불순물을 이온주입하여 형성할 수 있고, 제2이온주입영역(2)은 제2도전형 불순물을 이온주입하여 형성할 수 있다. 소자부(DP12)는 트렌치(T12), 게이트절연층(32), 게이트(42) 및 이미터전극(52)을 더 포함할 수 있다. 트렌치(T12), 게이트절연층(32), 게이트(42) 및 이미터전극(52)은 각각 도 5f의 트렌치(T11), 게이트절연층(32), 게이트(41) 및 이미터전극(51)에 대응될 수 있다.
도 6b를 참조하면, 반도체기판(102)의 후면(back side)으로부터 그 일부를 제거할 수 있다. 반도체기판(102)의 일부를 제거하는 공정은 연마(grinding) 공정으로 수행할 수 있다. 반도체기판(102)의 일부를 연마 공정으로 제거한 후, 그 결과 노출된 면(S1')에 대하여 습식 식각(wet etching) 공정을 수행할 수 있다.
도 6c를 참조하면, 도 6b의 구조체를 위·아래로 뒤집을 수 있다.
도 6d를 참조하면, 반도체기판(102)의 노출된 면(S1'), 즉, 상면(S1')에 버퍼층(112) 및 콜렉터층(122)을 순차로 형성할 수 있다. 버퍼층(112) 및 콜렉터층(122)은 에피택셜 성장법으로 형성할 수 있다. 버퍼층(112) 및 콜렉터층(122)의 형성방법, 물성, 도핑 프로파일(doping profile) 등은 도 5b의 버퍼층(111) 및 콜렉터층(121)과 동일하거나 유사할 수 있으므로, 이에 대한 자세한 설명은 배제한다. 본 실시예에서는 버퍼층(112) 및 콜렉터층(122)을 형성하면서, 제1 및 제2이온주입영역(1, 2)의 불순물을 열확산시킬 수 있다. 다시 말해, 버퍼층(112) 및 콜렉터층(122)을 형성하는 동안에, 제1 및 제2이온주입영역(1, 2)의 불순물을 활성화(activation) 시킬 수 있다. 그 결과, 제1이온주입영역(1)으로부터 제1도전형 웰 영역(12)이 형성될 수 있고, 제2이온주입영역(2)으로부터 제2 도전형 불순물 영역(22)이 형성될 수 있다. 웰 영역(12) 및 불순물 영역(22)은 각각 도 5f의 웰 영역(11) 및 불순물 영역(21)에 대응될 수 있다. 이와 같이, 본 실시예에서는 버퍼층(112) 및 콜렉터층(122)을 형성하면서, 그와 동시에 제1 및 제2이온주입영역(1, 2)의 불순물을 열확산시켜 웰 영역(12) 및 불순물 영역(22)을 형성하기 때문에, 제조공정이 단순화될 수 있다.
도 6e를 참조하면, 콜렉터층(122) 상에 콜렉터전극(132)을 형성할 수 있다. 콜렉터전극(131)은 금속이나 도전성 산화물과 같은 다양한 도전 물질로 형성할 수 있다.
도 6f를 참조하면, 도 6e의 구조체를 위·아래로 뒤집은 상태에서, 소자부(DP12)를 덮는 보호층(passivation layer)(212)을 형성할 수 있다. 보호층(212)의 형성 시점은 달라질 수 있다. 예컨대, 보호층(212)은 도 6a 또는 도 6b의 단계에서 형성할 수도 있다.
도 6a 내지 도 6f의 제조방법은 도 5a 내지 도 5h의 제조방법과 유사하게 다양한 방식으로 변형될 수 있다.
위와 같은 본 발명의 실시예에 따르면, 후면부(즉, 버퍼층 및 콜렉터층)의 도핑 프로파일(doping profile)이 정교하게 제어되어 개선된 성능 및 동작 특성을 갖는 트랜지스터(IGBT)를 용이하게 제조할 수 있다. 예컨대, 홀-주입(hole-injection) 및 꼬리 전류(tail current) 특성이 개선된 트랜지스터(IGBT)를 용이하게 제조할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1의 트랜지스터 구조 및 도 2 내지 도 4의 도핑 프로파일(doping profile)은 다양하게 변화될 수 있음을 알 수 있을 것이다. 일례로, 도 1의 트랜지스터는 반도체기판(100) 내에 부가적인 도핑 영역을 더 포함할 수 있고, 도 2 내지 도 4의 도핑 프로파일(doping profile)은 보다 복잡한 구성을 가질 수 있다. 또한 도 5a 내지 도 5h 및 도 6a 내지 도 6f를 참조하여 설명한 제조방법도 다양하게 변형될 수 있음을 알 수 있을 것이다. 부가해서, 본 발명의 사상(idea)은 필드 스탑층(field stop layer)을 사용하는 IGBT 소자는 물론이고, 펀치 스루(punch through)(PT) 또는 논펀치 스루(non-punch through)(NPT) 구조를 갖는 IGBT 소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
10, 11, 12 : 웰 영역 20, 21, 22 : 불순물 영역
30, 31, 32 : 게이트절연층 40, 41, 42 : 게이트
50, 51, 52 : 이미터전극 100, 101, 102 : 반도체기판
110, 111, 112 : 버퍼층 120, 121, 122 : 콜렉터층
130, 131, 132 : 콜렉터전극 201 : 지지기판
210, 211, 213 : 보호층 DP10, DP11, DP12 : 소자부
S1, S1', S2, S2' : 면 T10, T11, T12 : 트렌치
10, 11, 12 : 웰 영역 20, 21, 22 : 불순물 영역
30, 31, 32 : 게이트절연층 40, 41, 42 : 게이트
50, 51, 52 : 이미터전극 100, 101, 102 : 반도체기판
110, 111, 112 : 버퍼층 120, 121, 122 : 콜렉터층
130, 131, 132 : 콜렉터전극 201 : 지지기판
210, 211, 213 : 보호층 DP10, DP11, DP12 : 소자부
S1, S1', S2, S2' : 면 T10, T11, T12 : 트렌치
Claims (30)
- 반도체기판;
상기 반도체기판의 전면(front side)에 구비된 것으로, 게이트 및 이미터를 포함하는 소자부; 및
상기 반도체기판의 후면(back side)에 구비된 콜렉터층;을 포함하고,
상기 콜렉터층은 불순물이 도핑된 에피택셜층이고, 상기 콜렉터층의 도핑 프로파일(doping profile)은 비정규 분포를 갖는 트랜지스터. - 제 1 항에 있어서,
상기 콜렉터층은 깊이 방향으로 일정한 도핑 농도를 갖는 트랜지스터. - 제 1 항에 있어서,
상기 콜렉터층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소하는 트랜지스터. - 제 1 항에 있어서,
상기 반도체기판과 상기 콜렉터층 사이에 구비된 버퍼층을 더 포함하는 트랜지스터. - 제 4 항에 있어서,
상기 버퍼층은 불순물이 도핑된 에피택셜층이고, 상기 버퍼층의 도핑 프로파일(doping profile)은 비정규 분포를 갖는 트랜지스터. - 제 5 항에 있어서,
상기 버퍼층은 깊이 방향으로 일정한 도핑 농도를 갖는 트랜지스터. - 제 5 항에 있어서,
상기 버퍼층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소하는 트랜지스터. - 제 4 내지 7 항 중 어느 한 항에 있어서,
상기 버퍼층은 필드 스탑층(field stop layer)인 트랜지스터. - 제 1 항에 있어서, 상기 소자부는,
상기 반도체기판의 전면부(front side portion)에 구비된 제1도전형 웰 영역(well region);
상기 웰 영역 내에 구비된 제2도전형 불순물 영역;
상기 불순물 영역에 인접한 상기 웰 영역의 일부를 전기적으로 제어하기 위한 게이트; 및
상기 웰 영역 및 불순물 영역에 전기적으로 접촉된 이미터전극;을 포함하는 트랜지스터. - 제1면 및 제2면을 갖는 반도체기판을 마련하는 단계;
상기 반도체기판의 제1면에 에피택셜 성장법으로 콜렉터층을 형성하는 단계;
상기 반도체기판의 제2면으로부터 그 일부를 제거하는 단계; 및
상기 반도체기판의 일부가 제거되어 노출된 면에 게이트 및 이미터를 구비하는 소자부를 형성하는 단계;를 포함하는 트랜지스터의 제조방법. - 제 10 항에 있어서,
상기 콜렉터층을 형성하는 동안에 상기 콜렉터층 내에 불순물을 도핑하는 트랜지스터의 제조방법. - 제 10 항 또는 제 11 항에 있어서,
상기 콜렉터층의 도핑 프로파일(doping profile)은 비정규 분포를 갖는 트랜지스터의 제조방법. - 제 10 항에 있어서,
상기 콜렉터층을 형성하는 단계 전, 상기 반도체기판의 제1면에 에피택셜 성장법으로 버퍼층을 형성하는 단계를 더 포함하고,
상기 버퍼층 상에 상기 콜렉터층을 형성하는 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 버퍼층을 형성하는 동안에 상기 버퍼층 내에 불순물을 도핑하는 트랜지스터의 제조방법. - 제 13 항 또는 제 14 항에 있어서,
상기 버퍼층의 도핑 프로파일(doping profile)은 비정규 분포를 갖는 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 버퍼층은 필드 스탑층(field stop layer)인 트랜지스터의 제조방법. - 제 10 항에 있어서, 상기 반도체기판의 일부를 제거하는 단계 전,
상기 콜렉터층 상에 지지기판을 부착하는 단계를 더 포함하는 트랜지스터의 제조방법. - 제 17 항에 있어서, 상기 소자부를 형성하는 단계 후,
상기 지지기판을 제거하는 단계를 더 포함하는 트랜지스터의 제조방법. - 제 18 항에 있어서, 상기 지지기판을 제거하는 단계 후,
상기 콜렉터층에 접합된 콜렉터전극을 형성하는 단계를 더 포함하는 트랜지스터의 제조방법. - 제 10 항에 있어서, 상기 소자부를 형성하는 단계는,
상기 반도체기판의 표면부에 제1도전형 웰 영역을 형성하는 단계;
상기 웰 영역 내에 제2도전형 불순물 영역을 형성하는 단계;
상기 불순물 영역에 인접한 상기 웰 영역의 일부를 전기적으로 제어하기 위한 게이트를 형성하는 단계; 및
상기 웰 영역 및 불순물 영역에 전기적으로 접촉된 이미터전극을 형성하는 단계;를 포함하는 트랜지스터의 제조방법. - 반도체기판의 전면부(front side portion)에 게이트 및 이미터를 포함하는 소자부의 적어도 일부를 형성하는 단계;
상기 반도체기판의 후면(back side)으로부터 그 일부를 제거하는 단계; 및
상기 반도체기판의 일부가 제거되어 노출된 면에 에피택셜 성장법으로 콜렉터층을 형성하되, 비정규 분포의 도핑 프로파일(doping profile)을 갖도록 상기 콜렉터층을 형성하는 단계;를 포함하는 트랜지스터의 제조방법. - 제 21 항에 있어서,
상기 콜렉터층은 두께 방향으로 일정한 도핑 농도를 갖는 트랜지스터의 제조방법. - 제 21 항에 있어서,
상기 콜렉터층의 도핑 농도는 깊이 방향으로 갈수록 증가하거나 감소하는 트랜지스터의 제조방법. - 제 21 항에 있어서,
상기 콜렉터층을 형성하는 단계 전, 상기 반도체기판의 노출된 면에 에피택셜 성장법으로 버퍼층을 형성하는 단계를 더 포함하고,
상기 버퍼층 상에 상기 콜렉터층을 형성하는 트랜지스터의 제조방법. - 제 24 항에 있어서,
상기 버퍼층의 도핑 프로파일(doping profile)은 비정규 분포를 갖는 트랜지스터의 제조방법. - 제 24 항 또는 제 25 항에 있어서,
상기 버퍼층은 필드 스탑층(field stop layer)인 트랜지스터의 제조방법. - 제 21 항에 있어서, 상기 소자부를 형성하는 단계는,
상기 반도체기판의 전면부에 제1도전형 불순물을 이온주입하여 제1이온주입영역을 형성하는 단계; 및
상기 제1이온주입영역의 표면부에 제2도전형 불순물을 이온주입하여 제2이온주입영역을 형성하는 단계;를 포함하는 트랜지스터의 제조방법. - 제 27 항에 있어서,
상기 콜렉터층을 형성하는 단계에서 상기 제1 및 제2이온주입영역의 불순물을 열확산시켜, 상기 제1이온주입영역으로부터 웰 영역을 형성하고, 상기 제2이온주입영역으로부터 불순물 영역을 형성하는 트랜지스터의 제조방법. - 제 27 항에 있어서,
상기 콜렉터층을 형성하는 단계 전, 상기 반도체기판의 노출된 면에 에피택셜 성장법으로 버퍼층을 형성하는 단계를 더 포함하고,
상기 버퍼층 및 콜렉터층 중 적어도 하나를 형성하는 단계에서 상기 제1 및 제2이온주입영역의 불순물을 열확산시켜, 상기 제1이온주입영역으로부터 웰 영역을 형성하고, 상기 제2이온주입영역으로부터 불순물 영역을 형성하는 트랜지스터의 제조방법. - 제 27 항에 있어서, 상기 소자부를 형성하는 단계는,
상기 제1 및 제2이온주입영역과 절연된 게이트를 형성하는 단계; 및
상기 제1 및 제2이온주입영역과 전기적으로 연결된 이미터전극을 형성하는 단계;를 더 포함하는 트랜지스터의 제조방법.
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| US13/550,032 US9048210B2 (en) | 2012-02-07 | 2012-07-16 | Transistors and methods of manufacturing the same |
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|---|---|---|---|
| KR1020120012534A KR20130091200A (ko) | 2012-02-07 | 2012-02-07 | 트랜지스터 및 그 제조방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20130091200A true KR20130091200A (ko) | 2013-08-16 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120012534A KR20130091200A (ko) | 2012-02-07 | 2012-02-07 | 트랜지스터 및 그 제조방법 |
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-
2012
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