JP4967472B2 - 半導体装置 - Google Patents

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この発明は、半導体基板の裏面側に薄い裏面拡散層と裏面電極を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴおよびダイオードなどの半導体装置に関する。
以下の説明において、ｎはｎ型、ｐはｐ型の導電型を示す。
ＩＧＢＴは、電圧駆動型であり、オン電圧が低く、かつ高速スイッチング特性を有する素子であり、その応用範囲も、インバータなどの産業用分野から電子レンジなどの民生機器分野へ拡がっている。ＩＧＢＴには、ＰＴ（パンチスルー）型、ＮＰＴ(ノンパンチスルー)型、ＦＳ（フィールドストップ）型の構造がある。ＰＴ−ＩＧＢＴは、ｐ半導体基板上にｎバッファ層とｎドリフト層をエピタキシャル成長させたエピウエハを用いて形成される。そのため、たとえば６００Ｖ耐圧素子では、ウエハ厚は２００〜３００μｍ程度になる。
図５は、ＮＰＴ−ＩＧＢＴの要部断面図である。この図はＮＰＴ−ＩＧＢＴチップ内の一つのセル部の断面図であり、チップ内には多数のセルが形成されている。
図５に示すように、たとえばＦＺウエハよりなるｎ半導体基板１で拡散しない層であるｎドリフト層２の表面側に、ｐベース領域３が選択的に形成されている。ｐベース領域３の表面層には、ｎエミッタ領域４が選択的に形成されている。また、図５に示すｐベース領域３内のｎエミッタ領域４と、このｐベース領域３とは異なるｐベース領域内のｎエミッタ領域との間の基板表面上には、ゲート絶縁膜５を介してゲート電極６が形成されている。
エミッタ電極８は、ｎエミッタ領域４およびｐベース領域３に接触しているとともに、層間絶縁膜７によりゲート電極６から絶縁されている。基板裏面には、ｐコレクタ層１０およびコレクタ電極となる裏面電極５４が形成されている。このｐコレクタ層１０と裏面電極５４を合わせて裏面構造５５となる。尚、図中の１８は表面構造、２１ははんだ、２２は支持導体および６０はウェハを切断後のチップである。ＮＰＴ型の場合には、ｎドリフト層２の厚さがＰＴ型よりも厚くなるが、その一方で、ｐコレクタ層１０が、裏面からのイオン注入などで形成することにより、このｐコレクタ層に高濃度のｐ半導体基板を用いるＰＴ型より大幅に薄くでき、ＰＴ型の素子に比べて、ウエハ厚が大幅に低減される。
近年、さらに低オン電圧化と低スイッチング損失化を狙いに、ｎ半導体基板の薄膜化と裏面拡散層（ｎフィールドストップ層とｐコレクタ層）の薄膜化を図ったＦＳ−ＩＧＢＴの開発が進んでいる。
図６は、ＦＳ−ＩＧＢＴの要部断面図である。この図はＦＳ−ＩＧＢＴチップ内の一つのセル部の断面図であり、チップ内には多数のセルが形成されている。図６に示すように、基板表面側の素子構造（表面構造１８）は、図５に示すＮＰＴ型の素子の表面構造１８と同じである。基板裏面側には、ｎドリフト層２とｐコレクタ層１０との間に、バッファ層（ＦＳ−ＩＧＢＴではフィールドストップ層９という）が設けられている。ＦＳ型の場合には、ｎ半導体基板１が大幅に薄くできるため、ＰＴ型の素子に比べて、ウエハ厚が大幅に低減され、さらにＮＰＴ型の素子に比べてもフィールドストップ層９があるのでウエハ厚さを減らすことができる。
このＦＳ−ＩＧＢＴでは、６００Ｖ耐圧クラスでｎ半導体基板１の厚さは８０μｍ〜１００μｍ程度、１２００Ｖクラスで１００μｍ〜１４０μｍ程度であり、空乏層の伸びを停止させる裏面のフィールドストップ層９の層厚が１μｍ程度である。このフィールドストップ層９と接して１μｍ程度の厚さのコレクタ層１０が形成され裏面拡散層１６を構成する。このコレクタ層１０の表面にはコレクタ電極となる裏面電極５４が形成され、この裏面電極５４は多層の金属膜が積層されて形成されている。
裏面電極５４は、ｐコレクタ層１０と接する側からチタン（Ｔｉ）膜５１およびニッケル（Ｎｉ）膜５２で構成され、裏面電極５４と支持導体２２（金属ベースなど）とははんだ２１で接合される。尚、図中の番号で、５５は裏面構造、６０は切断後のチップである。
図５、図６の表面構造１８はｐベース領域３、ｎエミッタ領域４、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、エミッタ電極８および図示しない保護膜で構成され、裏面構造５５は、裏面拡散層１６と裏面電極５４で構成されている。
図７は、図６のＦＳ−ＩＧＢＴの製造方法を示す図であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。図中の１８は表面構造であり、５５は裏面構造であり細部の図示は省略する。
同図（ａ）において、ウェハ３０ａの第１主面側に表面構造１８を形成する。ウェハ３０ａの裏面２０ａを研削で除去しウェハ３０ａの厚さを１４０μｍにする。同図（ａ）で符号３０は研削によって薄くなったウェハである。
同図（ｂ）において、ウェハ３０の裏面２０の図示しないｐコレクタ層１０表面にチタン（Ｔｉ）膜５１、ニッケル（Ｎｉ）膜５２および金（Ａｕ）膜を積層して形成する。表面構造１８および裏面構造５５を形成したウェハ６１のスクライブライン６２で囲まれた箇所がチップ６０となる箇所（チップ予定箇所６０ａ）である。
同図（ｃ）において、ウェハ６１をスクライブライン６２に沿って切断してチップ６０を形成した後、支持導体２２（銅ベースなど）にチップ６０の裏面の金膜をはんだ２１で固着する。固着した後はこの金膜ははんだ２１に吸収されて消滅する。
このようにして形成された図６のＦＳ−ＩＧＢＴは、図７（ｂ）のウェハ６１の段階でゲート特性や耐圧特性が測定される。これは不良チップを早い段階で見出して、後工程に良品チップのみ流して製造コストを低減するためである。
図８は、ウェハ段階で耐圧特性を測定する様子を示した図である。ステージ３５に、ウェハ６１をセットし固定金具６３でウェハ６１の周辺を押さえて固定し、ウェハ６１の表面にプローブ６４を押し当て、カーブトレーサ６５にて、ＦＳ−ＩＧＢＴが形成されているチップ予定箇所６０ａのコレクタ・エミッタ間に電圧を印加して漏れ電流を測定する。印加する電圧は空乏層がｎフィールドストップ層９に到達する電圧とする。
このとき、図８に示すように、ステージ３５にゴミ３６が付着していると、このゴミ３６の上にウェハ６１が乗り、プローブ６４で押さえたときに、ゴミ３６が大きいとウェハ６１が大きく歪みクラックが入って、その箇所のチップ６０ａを不良チップにしてしまう。またゴミ３６が小さい場合でも、ゴミ３６に乗り上げた箇所のｎフィールドストップ層９が固定金具６３による圧力で歪みが導入され、空乏層がｎフィールドストップ層９に達した段階でピエゾ効果により、漏れ電流が急増して不良チップと誤判定される。しかし、ゴミ３６を除去して歪みを解消した後で測定すると、良品チップに戻る。このゴミ３６の主なものは、製造工程中に発生したウェハの周辺の欠け（シリコン粒子）などである。ｎフィールドストップ層９の層厚が厚い場合はピエゾ効果による漏れ電流の増加は起こらない。
図９は、漏れ電流誤判定率とチップサイズの関係を示した図である。ウェハ状態での各チップ６０ａを図８のようにしてもれ電流を測定する。チップサイズとはチップ予定箇所６０ａのサイズである。
図９から分かるように、チップサイズが８ｍｍ□以上になると急激に増加し、１１ｍｍ□になると誤測定率は６０％以上になる。
尚、漏れ電流の誤判定率とは、ウェハ６１での測定したときの漏れ電流の不良数をＡ、その不良となった箇所のチップをチップ化して測定したときの漏れ電流の不良数をＢとした場合、（（Ａ−Ｂ）／Ａ））×１００で％表示したものである。初めに、ウェハ６１の段階で各チップ予定箇所６０ａに番地を付け、ウェハ６１状態で各チップ予定箇所６０ａの漏れ電流を測定して不良数Ａを出し、その後チップ化して、不良と判定された番地の付いたチップ６０の漏れ電流を測定して不良数Ｂを出す。チップ予定箇所６０ａに番地付けることで、ウェハ６１の段階で不良となったチップ予定箇所６０ａがチップ化後に良品になるチップ数を出すことができる。尚、チップ化時にワレやカケによる漏れ電流不良となったチップは計数から除外する。また、チップ６０の漏れ電流測定に当たっては、チップ６０と接触するステージはゴミを完全に除去した状態とする。チップ６０を乗せるステージの大きさはチップ６０の大きさとほぼ同じであり、ウェハ６１を乗せるステージ３５の大きさに比べて数十分の一以下と小さいため、ゴミの完全除去が可能となる。
また、特許文献１によると、半導体ウェハの第１の主面（表面）に半導体素子が形成され、前記半導体ウェハの第２の主面(裏面)に電極膜が形成された半導体ウェハにおいて、前記第２の主面側にチタン層を介して金層を形成することで、薄仕上げの反りの小さな半導体ウェハを得ることができることが開示されている。
また、特許文献２によると、ウェハの一方の面の表層部に素子形成用不純物拡散領域を形成し、その反対の面から研削加工してウェハを所定の厚さにし、外周部を残して所定の深さまでエッチングして薄膜化し、このエッチング面に不純物ドープドポリシリコン膜を形成し、このポリシリコン膜から不純物を拡散させ、コンタクト用不純物拡散領域を形成し、ポリシリコン膜に接するように裏面電極を形成することで、薄いウェハにおける強度的な不具合を回避できるとともに、より低温で裏面電極のコンタクトをとることができることが開示されている。尚、この裏面電極はウェハ状態ではポリシリコン膜側からチタン膜、ニッケル膜、金膜で構成されている。
また、特許文献３によると、裏面にショトキー接合を有する縦型ＭＯＳＦＥＴにおいて、ショットキー接合を１５００Åの膜厚のＳｉ含有量が０．５％以上のＡｌ−Ｓｉ合金で形成で低損失化とコスト低減が図れることが開示されている。
また、特許文献４によると、半導体チップとなるウェハであってその主表面および主裏面が半導体チップの主表面および主裏面と一致している半導体ウェハを用意し、半導体ウェハの主裏面に裏面電極を形成した後、この裏面電極を支持導体に固定した状態で、半導体ウェハの主表面に表面電極を形成した後、支持導体を取り外し、半導体ウェハをカットすることにより、半導体チップを形成することで、半導体チップとなる半導体ウェハの反りを極力抑制できることが開示されている。裏面電極は半導体側からチタン膜、ニッケル膜、金膜の３層からなる膜である。
特開２００４−１０３９１９号公報 特開２００３−２８２５８９号公報 特開２００１−１３５８１４号公報 特開２００５−２４４１６５号公報
前記の図６から図９で説明したように、裏面拡散層１６が薄い場合には、特性測定のステージ３５にゴミ３６があると、ウェハ６１のチップ予定箇所６０ａに割れや漏れ電流の誤判定が起こり、チップ良品率を低下させてしまう。ゴミ３６の大きさが１０μｍ以下の場合にはチップ予定箇所６０ａでのピエゾ効果により漏れ電流の誤判定の割合が多くなる。
また、前記の特許文献１、特許文献２、特許文献３および特許文献４では、薄い裏面拡散層の場合に問題となるウェハ状態でのチップ予定箇所での漏れ電流の誤判定に関しては記載されていない。
この発明は、前記の課題を解決して、特性測定用のステージにゴミがある場合でも、ウェハ状態でのチップ予定箇所のピエゾ効果による漏れ電流の誤判定が起こり難い半導体装置を提供することにある。
前記の目的を達成するために、半導体基板の第1主面側に形成した絶縁ゲート構造と、前記半導体基板の第2主面側に形成した裏面半導体層と裏面電極とを具備する半導体装置において、前記裏面半導体層の厚さは５μｍ以下で、前記裏面電極は、前記裏面半導体層から最外層の金属膜に向かって順に形成されたＴｉ膜，応力緩和膜，金属バリア膜，Ｎｉ膜の積層膜で形成され、前記応力緩和膜は、０．３μｍ以上４μｍ以下の厚さを有し、純Ａｌ膜もしくは２ｗｔ％以下のＳｉを含有するＡｌ−Ｓｉ膜で形成される構成とする。
また、裏面半導体層が裏面拡散層もしくは裏面エピタキシャル層であるとよい。
また、前記応力緩衝膜が延性効果の大きい導電膜であるとよい。
また、前記導電膜が２ｗｔ％以下のＳｉ（シリコン）を含有するＡｌ−Ｓｉ（アルミシリコン）膜であるとよい。
また、前記裏面電極は、前記裏面半導体層から最外層の金属膜に向かって順に形成された、Ａｌ−Ｓｉ膜，金属バリア膜，Ｎｉ膜の積層膜、あるいは、Ｔｉ膜，Ａｌ−Ｓｉ膜，金属バリア膜，Ｎｉ膜の積層膜 を含むとよい。前記金属バリア膜はＴｉ膜、Ｍｏ膜、Ｗ膜のいずれかであればよい。Ａｌ−Ｓｉ膜が接する裏面半導体層の導電型が、ｐ型のときは、その不純物濃度は１０１５ｃｍ−３と低くてもよい。しかし、ｎ型のときは、不純物濃度を１０１９ｃｍ−３以上と高くする必要がある。また、チタン膜が裏面半導体層と接する場合には、裏面半導体層の導電型によらず不純物濃度は１０１９ｃｍ−３とするとオーミックコンタクトさせることができる。
また、前記金属バリア膜は、Ｔｉ膜，Ｍｏ膜，Ｗ膜のいずれかであるとよい。
また、前記裏面半導体層が、ＦＳ−ＩＧＢＴではフィールドストップ層と該フィールドストップ層と接して形成されるコレクタ層であり、ダイオードではカソード層であり、ＭＯＳＦＥＴではドレイン層である。
また、前記第１主面と前記第２主面の間に印加される定格電圧で前記半導体基板内に広がる空乏層が前記裏面半導体層に到達する状態で動作させる半導体装置において、前記の構成とすることで、裏面半導体層が薄い場合でもゴミによるピエゾ効果による漏れ電流の増大を抑制することができる。
この発明によれば、裏面半導体層と最外層の金属膜との間に応力緩衝膜を挿入することで、ゴミによる応力を吸収して、ピエゾ効果による漏れ電流の誤判定を起こり難くすることができる。
また、裏面半導体層と最外層の金属膜との間に応力緩衝膜を挿入することで、ゴミによるウェハの割れやカケを防止できてチップ良品率を向上できる。
発明の実施の形態を以下の実施例にて説明する。
図１は、この発明の第１実施例の半導体装置の要部断面図である。これは図６に相当するセル部の断面図であり、図６と同一部位には同一の符号を付した。またこの図はプレーナゲート型のＦＳ−ＩＧＢＴのセル部を示しているが、トレンチゲート型であっても、勿論、本実施例は適用できる。
このＦＳ−ＩＧＢＴは、ｎドリフト層２と表面構造１８と裏面構造１９および支持導体２２で構成される。表面構造１８はｎ半導体基板１の表面層に形成されたｐベース領域３と、このｐベース領域３の表面層に形成されたｎエミッタ領域４と、このｎエミッタ領域４とｎ半導体基板１に挟まれたｐベース領域３上にゲート絶縁膜５を介して形成されるゲート電極６と、このゲート電極６上に形成される層間絶縁膜７と、前記ｎエミッタ領域４とｐベース領域３に接して層間絶縁膜７上に形成されるエミッタ電極８と、図示しない表面を被覆するポリイミド膜などの保護膜とで構成される。
裏面構造１９は、ｎ半導体基板１の裏面側に形成したｎフィールドストップ層９と、このｎフィールドストップ層９の表面層に形成したｐコレクタ層１０とからなる裏面拡散層１６（裏面半導体層）と、ｐコレクタ層１０に接して最外層の金属まくに向かって順次積層される第１のチタン（Ｔｉ）膜１１、Ａｌ−Ｓｉ膜１２、第２のチタン（Ｔｉ）膜１３およびニッケル（Ｎｉ）膜１４からなる裏面電極１７で構成される。これらの各膜の厚さはそれぞれことなるがここでは単純に同じ厚さで描いている。裏面電極１７は支持導体２２とはんだ２１で固着する。尚、裏面拡散層１６は裏面エピタキシャル層であってもよい。
前記のｎフィールドストップ層９の厚は１μｍ程度であり、ｐコレクタ層１０の厚さも１μｍ程度である。従って、ｎフィールドストップ層９とｐコレクタ層１０を合わせた裏面拡散層１６の厚さは２μｍ程度となる。この裏面拡散層１６の厚さが５μｍ超えると、ゴミによるピエゾ効果は小さくなり、漏れ電流の増大は大幅に抑制される。それは、裏面拡散層１６が厚くなると歪みが小さくなることと、空乏層がｎフィールドストップ層９内に発生した歪み箇所に届かなくなるためである。従って、裏面拡散層１６の厚さが５μｍを超える場合にはＡｌ−Ｓｉ膜１２を介在させなくても十分誤判定率が小さくなる。
前記のＡｌ−Ｓｉ膜１２がゴミで生ずる応力を緩和してくれる応力緩衝膜である。このＡｌ−Ｓｉ膜１２の厚さを０．３μｍ〜４μｍとし、Ｓｉの含有量を２ｗｔ％以下とする。Ｓｉの含有量を０ｗｔ％とすると純アルミニウム膜となる。勿論、純アルミニウム膜であっても構わない。
前記の第２のチタン膜１３（またはモリブデン膜もしくはタングステン膜）ははんだ接合のときの熱でニッケル膜１４とＡｌ−Ｓｉ膜１２が反応しないようにするバリア膜であり、最表面には金膜または銀膜がニッケル膜１４とはんだを接合させるための仲介膜として形成されている。ただし、図の例でははんだ２１が溶融して消滅しているので図示されていない。この例では最外の金膜となる。
また、図示しないが、ｎチャネルＭＯＳＦＥＴやダイオードでは空乏層と接する裏面拡散層であるｎドレイン層やｎカソード層の不純物濃度は１０１８ｃｍ−３以上あり、第１のチタン膜１１とオーミックコンタクトする。また不純物濃度が１０１９ｃｍ−３以上の場合は第１のチタン膜１１を省略してＡｌ−Ｓｉ膜も適用できる。また、裏面拡散層がｐ型の場合（例えば、ＦＳ−ＩＧＢＴやｐチャネルＭＯＳＦＥＴなどの場合）には、裏面電極と接する裏面拡散層の不純物濃度が１０１５ｃｍ−３以上では第１のチタン膜１１を除いて応力緩衝膜であるＡｌ−Ｓｉ膜１０を用いてもよい。
前記のことから、裏面拡散層１６の層厚が５μｍ以下と薄い場合に（これを超えるとＡｌ−Ｓｉ膜１２を挟まなくても誤判定率は小さくなる）、応力緩衝膜であるＡｌ−Ｓｉ膜１２を第１および第２のチタン膜１１、１３の間に挟むことで、図２に示すように、ステージ３５に付着しているゴミ３６による歪みをＡｌ−Ｓｉ膜１２で吸収して、漏れ電流の誤判定率を小さくすることができる。この場合のＡｌ−Ｓｉ膜１２の膜厚を０．３μｍ〜４μｍの範囲にすると効果的である。これは、図４から分かるように、０．３μｍ未満になると急激に誤判定率が上昇し、４μｍを超えると、ウェハの反りが８ｍｍを超える大きさになり後工程にウェハを流すことが困難になるためである。
つまり、前記のＡｌ−Ｓｉ膜１２の膜厚が０．３μｍ〜４μｍの範囲で効果が出るのは、裏面拡散層１０の厚さが５μｍ以下、ウェハの直径が８インチ以下、ウェハの厚さが約８０μｍ〜１４０μｍの範囲の場合である。また、Ａｌ−Ｓｉ膜１２を挿入することで、ゴミ３５によるウェハ３１の割れやカケを防止できてチップ良品率を向上できる。
ここでは、ＦＳ−ＩＧＢＴを例に挙げて説明したが、ＦＺウェハを用いて、ＭＯＳＦＥＴを製作し、その裏面拡散層であるｎドレイン層を５μｍ以下に薄くした場合に前記実施例の裏面電極を適用すると、前記実施例と同様の効果が得られる。
また、ダイオードの裏面拡散層であるｎカソード層を５μｍ以下に形成した場合もカソード電極に前記実施例の裏面電極を適用し、カソード電極を特性測定のステージに接して漏れ電流を測定する場合には、前記実施例と同様の効果が得られる。
図３は、図１の半導体装置の製造方法であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。これは図６に相当する。
同図（ａ）において、表面構造１８を形成した後、ウェハ３０ａの裏面２３ａを研削で除去しウェハ３０の厚さを１４０μｍにする。
同図（ｂ）において、ウェハ３０の裏面２３に図示しない裏面拡散層１９を形成し、裏面拡散層１９のｐコレクタ層１０表面に第１のチタン膜１１、Ａｌ−Ｓｉ膜１２（またはモリブデン膜もしくはタングステン膜）およびニッケル膜１３を積層して裏面構造１９を形成する。この裏面構造１９の最表面のニッケル膜１３上に金膜（または銀膜）を形成する。この金膜はニッケル膜１４とはんだ２１を接合させるための仲介膜でありはんだ２１で接合した後ははんだ２１に吸収されて消滅する。Ａｌ−Ｓｉ膜１２は２ｗｔ％のＳｉを含有し、その膜厚を０．３μｍ〜４μｍの範囲で薄い方に設定する。表面構造１８、裏面構造１９および金膜を形成したウェハ３１のスクライブライン３２で囲まれた箇所がチップ２０となる箇所（チップ予定箇所２０ａ）である。ここでは、金膜は裏面構造１９の面上に形成した膜として裏面構造１９から外した。
同図（ｃ）において、スクライブライン３２に沿ってウェハ３１を切断してチップ２０を形成する。その後、支持導体２２（絶縁基板の銅パターンなど）にチップ２０の裏面の金膜をはんだ２１で固着する。前記したように、固着した後は金膜ははんだ２１に吸収されて消滅する。
図４は、Ａｌ−Ｓｉ膜の厚さと漏れ電流の誤判定率およびウェハの反りの関係である。ウェハ内のチップサイズ（チップ予定箇所２０ａ）は１１ｍｍ□であり、ウェハ３１の直径は６インチである。また定格電圧を印加して空乏層がｎフィールドストップ層９に達する状態にして漏れ電流を測定する。ｎフィールドストップ層９とｐコレクタ層１０を合わせた裏面拡散層１６の厚みは２μｍである。尚、図示しないが裏面拡散層１６の厚みが０．１μｍ程度でも同様の結果が得られている。
Ａｌ−Ｓｉ膜１２が厚くなると、漏れ電流の誤判定率は低下して、ウェハ３１の反りが大きくなるため、次工程に流せるウェハ３１の反りの限界である８ｍｍ以下にするために、Ａｌ−Ｓｉ膜の厚さは４μｍ以下とする。
一方、Ａｌ−Ｓｉ膜１２が薄くなると、漏れ電流の誤判定率は増大してくるため、誤判定率を１０％以下とするためには、Ａｌ−Ｓｉ膜１２を０．３ｍｍ以上とする必要がある。この誤判定率はチップサイズが１３ｍｍ□となっても殆ど同じである。
従って、Ａｌ−Ｓｉ膜１２の層厚を０．３ｍｍ〜４ｍｍの範囲とし、このＡｌ−Ｓｉ膜１２のＳｉの含有量を２ｗｔ％以下とする。勿論、純Ａｌ膜としても構わない。
また、図４は、ウェハ３１の直径が６インチで厚さが１４０μｍの場合であるが、ウェハ３１の直径が８インチで厚さ１４０μｍの場合では，反りが８ｍｍ以下となるＡｌ−Ｓｉ膜１２の厚みは４μｍ以下となる。さらに、６インチのウェハで、厚みが１００μｍ程度の場合は，反りが８ｍｍ以下となるＡｌ−Ｓｉ膜の厚みは２．５μｍ〜３μｍ以下である。つまり、ウェハ３１の直径と厚さによって、Ａｌ−Ｓｉ膜１２の厚みを０．３ｍｍ〜４ｍｍの範囲に設定することによりウェハ３１の反りを８ｍｍ以下とすることができる。また、漏れ電流の誤判定率を１０％以下とすることができる。
この発明の第１実施例の半導体装置の要部断面図 ステージに付着しているゴミによる歪みを吸収している様子を示す図 図１の半導体装置の製造方法であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図 Ａｌ−Ｓｉ膜の厚さと漏れ電流の誤判定率およびウェハの反りの関係を示す図 ＮＰＴ−ＩＧＢＴの要部断面図 ＦＳ−ＩＧＢＴの要部断面図 図６のＦＳ−ＩＧＢＴの製造方法を示す図であり、（ａ）〜（ｃ）は工程順に示した要部製造工程断面図 ウェハ段階で耐圧特性を測定する様子を示した図 漏れ電流誤判定率とチップサイズの関係を示した図
符号の説明
１ ｎ半導体基板
２ ｎドリフト領域
３ ｐベース領域
４ ｎエミッタ領域
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ エミッタ電極
９ ｎフィールドストップ層
１０ ｐコレクタ層
１１ 第１のチタン膜
１２ Ａｌ−Ｓｉ膜
１３ 第２のチタン膜
１４ ニッケル膜
１６ 裏面拡散層
１７ 裏面電極
１８ 表面構造
１９ 裏面構造
２０ チップ
２０ａ チップ予定個所
２１ はんだ
２２ 支持導体
３１ ウェハ（表面構造・裏面構造形成後）
３２ スクライブライン
３５ ステージ
３６ ゴミ

Claims (5)

  1. 半導体基板の第1主面側に形成した絶縁ゲート構造と、前記半導体基板の第2主面側に形成した裏面半導体層と裏面電極とを具備する半導体装置において、
    前記裏面半導体層の厚さは５μｍ以下で、
    前記裏面電極は、前記裏面半導体層から最外層の金属膜に向かって順に形成されたＴｉ膜，応力緩和膜，金属バリア膜，Ｎｉ膜の積層膜で形成され、
    前記応力緩和膜は、０．３μｍ以上４μｍ以下の厚さを有し、純Ａｌ膜もしくは２ｗｔ％以下のＳｉを含有するＡｌ−Ｓｉ膜で形成されることを特徴とする半導体装置。
  2. 裏面半導体層が裏面拡散層もしくは裏面エピタキシャル層であることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属バリア膜は、Ｔｉ膜，Ｍｏ膜，Ｗ膜のいずれかであることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
  4. 前記裏面半導体層が、ＦＳ−ＩＧＢＴではフィールドストップ層と該フィールドストップ層と接して形成されるコレクタ層であり、ダイオードではカソード層であり、ＭＯＳＦＥＴではドレイン層であることを特徴とする請求項１または２のいずれか一項に記載の半導体装置。
  5. 前記第１主面と前記第２主面の間に印加される定格電圧で前記半導体基板内に広がる空乏層が前記裏面半導体層に到達することを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
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