JP2006059929A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】裏面電極工程のウェハの反りを抑制して、ウェハの割れやキズの発生率を低下させることで、良好なデバイス特性と低コスト化を達成できる半導体装置の製造方法を提供する。
【解決手段】図１（ｄ）の工程において、１００μｍ厚みのウェハ１のｐ型コレクタ層４上に、アルミニウム（Ａｌ）膜５ａ、チタン（Ｔｉ）膜５ｂ、ニッケル（Ｎｉ）膜５ｃ、金（Ａｕ）膜５ｄなどの金属膜を組合わせて裏面電極５をスパッタ法を用いて形成する場合に、ウェハ１の温度を１１０℃から１５０℃とすることで、ウェハ１の反り量を４ｍｍ程度に抑制できて、ウェハ１の割れやキズの不良率が低減し、良好なデバイス特性と低コスト化を図ることができる。
【選択図】 図１

Description

この発明は、薄型ＩＧＢＴなどの半導体装置の製造方法に関する。

ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌｏｒ Ｔｒａｎｓｉｓｔｏｒ）は、ＭＯＳＦＥＴの高速スイッチングおよび電圧駆動特性と、バイポーラトランジスタの低オン電圧特性をワンチップに構成したパワー半導体装置である。ＩＧＢＴは、汎用インバータ、ＡＣサーボや無停電電源（ＵＰＳ）およびスイッチング電源などの産業分野をはじめ、電子レンジ、炊飯器、ストロボなどの民生機器分野への応用が拡大してきている。さらに次世代への開発も進んでおり、新しい素子構造を用いた、より低オン電圧のものが開発され、応用装置の低損失化や高効率化が図られてきている。
ＩＧＢＴの構造には、パンチスルー型、ノンパンチスルー型およびフィールドストップ型等がある。そして、現在量産されているＩＧＢＴは、一部のオーディオ・パワー・アンプ用のｐチャネル型を除いて、ほぼすべて、ｎチャネル型の縦型二重拡散構造となっている。ここでもｎチャネル型ＩＧＢＴで説明する。

パンチスルー型は、ｐ型基板（ｐ⁺ 基板）上にｎ型バッファ層とｎ型活性層をエピタキシャル成長法で積層形成したエピタキシャル基板を用いて製作され、ｎ型活性層中の空乏層がｎ型バッファ層に到達する構造であり、ＩＧＢＴで主流の基本構造である。例えば、耐圧６００Ｖ系に対しては、ｎ型活性層は厚さ１００μｍ程度で十分であるが、ｐ型基板を含む全体の厚さは２００μｍ〜３００μｍになる。そこで、エピタキシャル基板を用いずに、ＦＺ基板（フローティングソーン法で製作した基板）を用いて、チップの低コスト化を図った低ドーズ量の浅いｐ型コレクタ層を採用したノンパンチスルー型ＩＧＢＴ、フィールドストップ型ＩＧＢＴが開発されてきている。
図３は、低ドーズ量の浅いｐ型コレクタ層を採用したノンパンチスルー型ＩＧＢＴセルの要部断面図である。低ドーズの浅いｐ型コレクタ層４（低注入ｐ⁺ コレクタ）を採用したノンパンチスルー型は、エピタキシャル基板を構成する厚いｐ型基板は使わないので、ＦＺ基板の厚さはパンチスルー型よりも大幅に薄くなる。この構造では、ｐ型コレクタ層４の不純物濃度と厚さを制御することで、正孔の注入率を制御できるので、ライフタイム制御を行わなくても高速スイッチングが可能である。しかし、パンチスルー型に比べて正孔の注入量が抑制されているために、オン電圧はやや高い値となる。但し、前述のようにエピタキシャル基板を用いずに、ＦＺ基板２００を用いているため、チップの低コスト化が可能となる。

図４は、フィールドストップ（ＦＳ）型ＩＧＢＴセルの要部断面図である。基本構造は、パンチスルー型ＩＧＢＴと同じであるが、やはりエピタキシャル基板は用いずに、ＦＺ基板２００を用いて、その基板２００の厚さを１００μｍ〜２００μｍとしている。パンチスルー型と同じくｎ型活性層１０（ＦＺ基板において、ｐ型ベース層１１とｎ型バッファ層３に挟まれた未拡散層のこと）は６００Ｖ耐圧では１００μｍ程度にしてあり、空乏化させる。そのため、ｎ型活性層１０下にはｎ型バッファ層３を設ける。コレクタ側は、低ドーズ量の浅いｐ型コレクタ層４（低注入ｐ⁺ コレクタ）としている。これにより、ノンパンチスルー型の場合と同様にライフタイム制御は不要である。尚、図３、図４において、符号１２はｎ型エミッタ層、１３はゲート絶縁膜、１４はゲート電極、１５は層間絶縁膜、１６はエミッタ電極、５５は裏面電極（コレクタ電極）である。また、２はＩＧＢＴの表面構造であり、前記の各部位で構成される。

オン電圧の一層の低減を図るために、チップ表面に狭く深い溝（トレンチ）を形成し、その側面にチャネルを形成したトレンチＩＧＢＴの構造をこのフールドストップ型ＩＧＢＴに採用した構造のものもある。また、設計の最適化を図るために、最近は、基板の厚さの低減が進んできている。
これらの１００μｍ程度の薄型ＩＧＢＴを実現するために、ウェハを薄膜化する裏面バックグラインドや薄膜ウェハの裏面へのイオン注入と熱処理、裏面電極の形成などの製造プロセスが必要となり、これらの製造プロセス中にウェハに反りが発生する。
図５は、従来の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｅ）は工程順に示した要部製造工程断面図である。ここではＦＳ−ＩＧＢＴを中心に説明する。
ウェハ１ａ（ＦＺ法で製作したｎ型のウェハ）の表面側に、図４に示す薄膜ＩＧＢＴセル構造を形成する。このセル構造は、図４に示すゲート酸化膜１４（ここでは、ＳｉＯ₂ ）と多結晶シリコン（ここでは、Ｐｏｌｙ−Ｓｉ）からなるゲート電極１３を堆積、加工し、その表面に層間絶縁膜１５（ここでは、ＢＰＳＧ）を堆積し、加工し、絶縁ゲート構造が作られる。続いて、ｐ型ベース層１１（ｐ⁺ ベース）を形成した後に、このｐ型ベース層１１内にｎ型エミッタ層１２（ｎ⁺ エミッタ）を形成する。続いて、ｎ型エミッタ層１２に接するようにアルミ・シリコン膜からなる表面電極１６（エミッタ電極）を形成する。アルミ・シリコン膜は、安定した接合性、低抵抗配線を実現するために、その後、３５０℃〜４５０℃程度の低温で熱処理される。さらに、図示しないが、表面を覆うようにポリイミド膜からなる絶縁保護膜を形成する。ここまで、表面側のプロセスが完了する。この完成した表面側を一つの層で表面構造２として示す（同図（ａ））。

つぎに、裏面側より、ウェハ１ａをバックグラインドやエッチングを用いて１００μｍ厚さに薄いウェハ１にする（同図（ｂ））。
つぎに、ウェハ１の裏面にｎ型バッファ層３およびｐ型コレクタ層４（低注入ｐ⁺ コレクタ）を形成するために、裏面よりイオン注入を行う。ここでは、ｎ型バッファ層３にはリン、ｐ型コレクタ層４にはボロンをイオン注入した。続いて、電気炉により熱処理（アニール）を行う。熱処理温度は、３５０℃〜４５０℃の低温である（同図（ｃ））。
つぎに、ｐ型コレクタ層４上に、アルミニウム（Ａｌ）膜５５ａ（例えば、０．１μｍ厚さ）、チタン（Ｔｉ）膜５５ｂ（例えば、０．０７５μｍ厚さ）、ニッケル（Ｎｉ）膜５５ｃ（例えば、０．７μｍ厚さ）、金（Ａｕ）膜５５ｄ（例えば、０．２μｍ厚さ）などの金属膜の組合わせて裏面電極５５を蒸着法を用いてウェハ温度を１７０℃にして形成する。その後、３３０℃でアニールする。ここでアルミニウム膜５ａを削除しても構わない（同図（ｄ））。

つぎに、裏面電極５５をダイシングテープ６に貼り付け、ウェハ１を図示しない支持台に固定して、ダイシングソーでウェハを切断してチップ１００にする（同図（ｅ））。これで、図４のようなセル構造を有し、ＦＺ基板２００に形成したＦＳ−ＩＧＢＴチップが完成する。ここでは、ＦＺ基板２００とはウェハ１をチップ化した状態の半導体基板のことである。
最後に、切断したチップの表面電極１６の表面に、アルミワイヤが超音波ワイヤボンディング装置により固着され、裏面電極５５をはんだ層を介して固定部材に固着する。
前記のように、裏面のバックグラインド後のウェハ１の厚さが１００μｍ程度と薄いため、裏面電極５５を形成したときに、ウェハ１の反りが大きくなり、ウェハ１の搬送時に割れやキズが発生し易くなっている。

尚、薄いウェハにスパッタ法で裏面電極を形成したとき、裏面電極をチップ形成領域毎に分離して形成することで、ウェハの反りを小さくする方法が開示されている（例えば、特許文献１）。
特開２００１−９３８６３号公報 図２

前記の図５（ｄ）の裏面電極を形成する工程では、１７０℃の高温で金属膜（裏面電極５５）をウェハ１の裏面に蒸着法で形成するため、金属膜とシリコンの熱膨張係数の差で、ウェハ１が室温に戻ったときに、金属膜の方の収縮率が大きいため、成膜側（この場合、ウェハの裏面側）からみると引っ張り応力が発生する。特に、４層の金属膜の内で、膜厚が厚いＮｉ膜５５ｃの影響が大きい。
１００μｍ厚のウェハ１において裏面電極５５を蒸着法で形成した場合、ウェハ１は７ｍｍ程度の反り量となる。そのため、ウェハの割れ不良率が大きく生産性が悪い。
蒸着法のように外周を数本のピンでウェハ１を抑える方式では、つぎの要因で割れやキズが発生する。
（１）ウェハ１が薄いことにより蒸着セット時に押さえ金具であるピンのバネ力でウェハが割れる。
（２）ウェハ１の外周部の一部分しか押さえていないために、押さえていない部分が反りあがって、当て板と接触してキズや割れ不良が発生する。
（３）ウェハ１の取り付け作業を手作業で行うため取り扱いで割れる。
（４）ウェハ１の蒸着時の温度が１７０℃程度と高く、蒸着した金属膜とシリコンの膨張係数の差で反りが大きくなり、割れやキズが発生する。

また、大きく反ったウェハ１は搬送時にも割れやキズが発生し、デバイス特性の悪化と製造コストの増大を招く。
この発明の目的は、前記の課題を解決して、裏面電極を形成する工程で、ウェハの反りを抑制して、ウェハの割れやキズの発生率を低下させることで、良好なデバイス特性と低コスト化を図れる半導体装置の製造方法を提供することにある。

前記の目的を達成するために、半導体基板の第１主面側に表（おもて）面側構造を形成した後で、前記半導体基板の第２主面を研削し、研削した後の薄い半導体基板の第２主面側に裏面構造を形成し、該裏面構造を構成する裏面電極としてＮｉ膜を含む複数の金属膜を前記薄い半導体基板の第２主面上に積層して形成した半導体装置の製造方法において、 前記複数の金属膜を前記半導体基板の第２主面上にスパッタ法で積層して形成するとき、スパッタで前記半導体基板の温度が１１０℃〜１５０℃に上昇するようにする。
また、前記の薄い半導体基板の厚さが、９０μｍ〜１１０μｍであるとよい。
また、前記の複数の金属膜が、前記半導体基板の第２主面側からアルミニウム（Ａｌ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の４層もしくはチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜の３層の金属膜であるとよい。

また、前記ニッケル（Ｎｉ）膜の厚さが、０．６μｍ〜０．８μｍであるとよい。

この発明によれば、裏面電極を形成する工程で、スパッタ方式を採用し、ウェハ温度を１１０℃から１５０℃の最適な温度に保持することで、ウェハの反り量を４ｍｍ程度に低減することができる。
ウェハの反り量を低減することで、ウェハの割れやキズなどの不良率を２％程度に下げることができて、良好なデバイス特性と低コスト化を達成することができる。
また、スパッタ方式にすることでロボット搬送が可能となり、工数を大幅に低減できて、低コスト化することができる。
その結果、デバイス特性の良好な薄型ＩＧＢＴなどの半導体装置を低コストで製造することができる。

実施の最良の形態は、薄型の半導体装置の裏面電極（例えば、薄型ＩＧＢＴのコレクタ電極）となる４層の金属膜をスパッタ法で形成し、そのときのウェハの温度を１１０℃から１５０℃の間に設定して、ウェハの反り量を４ｍｍ以下に抑えることである。詳細な説明を実施例を用いて行う。

図１は、この発明の一実施例の半導体装置の製造方法を示す図であり、同図（ａ）から同図（ｅ）は工程順に示した要部製造工程断面図である。これは図５に相当する工程断面図図であり、図５との違いは、裏面電極５の形成工程（図１（ｄ）の工程）で、蒸着法をスパッタ法に代え、スパッタ時のウェハ１の温度を蒸着法より低下させた点である。図中の符号で図５と同一部位で同一製造条件の箇所には同一の符号を付した。
ウェハ１ａ（ＦＺ法で製作したｎ型のウェハ）の表面（第１主面）側に、図４に示す薄膜ＩＧＢＴセル構造を形成する。このセル構造は、図４に示すゲート酸化膜１４（ここでは、ＳｉＯ₂ ）と多結晶シリコン（ここでは、Ｐｏｌｙ−Ｓｉ）からなるゲート電極１３を堆積、加工し、その表面に層間絶縁膜１５（ここでは、ＢＰＳＧ）を堆積し、加工し、絶縁ゲート構造が作られる。続いて、ｐ型ベース層１１（ｐ⁺ ベース）を形成した後に、このｐ型ベース層１１内にｎ型エミッタ層１２（ｎ⁺ エミッタ）を形成する。続いて、ｎ型エミッタ層１２に接するようにアルミ・シリコン膜からなる表面電極１６（エミッタ電極）を形成する。アルミ・シリコン膜は、安定した接合性、低抵抗配線を実現するために、その後、３５０℃〜４５０℃程度の低温で熱処理される。さらに、図示しないが、表面を覆うようにポリイミド膜からなる絶縁保護膜を形成する。ここまで、表面側のプロセスが完了する。この完成した表面側を一つの層で表面構造２として示す（同図（ａ））。

つぎに、ウェハ１ａを裏面側（第２主面側）より、バックグラインドやエッチングを行い、１００μｍ厚さに薄いウェハ１にする（同図（ｂ））。
つぎに、ウェハ１の裏面にｎ型バッファ層３およびｐ型コレクタ層４（低注入ｐ⁺ コレクタ）を形成するために、裏面よりイオン注入を行う。ここでは、ｎ型バッファ層３にはリン、ｐ型コレクタ層４にはボロンをイオン注入した。続いて、電気炉により熱処理（アニール）を行う。熱処理温度は、３５０℃〜４５０℃の低温である（同図（ｃ））。
つぎに、ｐ型コレクタ層４上に、アルミニウム（Ａｌ）膜５ａ（例えば、０．１μｍ厚さ）、チタン（Ｔｉ）膜５ｂ（例えば、０．０７５μｍ厚さ）、ニッケル（Ｎｉ）膜５ｃ（例えば、０．７μｍ厚さ）、金（Ａｕ）膜５ｄ（例えば、０．２μｍ厚さ）などの金属膜の組合わせて裏面電極５をスパッタ法を用いて形成する。その後、３３０℃でアニールする。ここでアルミニウム膜５ａを削除しても構わない（同図（ｄ））。

つぎに、裏面電極５をダイシングテープ６に貼り付け、ウェハ１を図示しない支持台に固定して、ダイシングソーでウェハを切断してチップ１００にする（同図（ｅ））。これで、図４のようなセル構造を有し、ＦＺ基板２００に形成したＦＳ−ＩＧＢＴチップが完成する。
最後に、切断したチップ１００の表面電極１６（エミッタ電極）の表面に、アルミワイヤが超音波ワイヤボンディング装置により固着され、裏面電極５をはんだ層を介して固定部材に固着する。
同図（ｄ）の工程で、スパッタ時のウェハ温度と反り量の関係を実験で調査した。
図２は、ウェハの厚みが１００μｍの場合のスパッタ時のウェハ温度と反り量の関係を示す図である。ウェハの温度測定は、スパッタする側と反対のウェハ裏面にテンプレート（所定の温度で所定の色が付くシート）を貼り、温度測定する。スパッタはバッチ式スパッタ装置を用いて行い、ウェハの温度調節は、成膜速度を調整することで、スパッタ時にウェハに堆積する成膜金属のターゲットからの発生量と発生した成膜金属の運動エネルギーを調整して行う。ウェハ支持台の温度は管理されておらず、成膜金属がウェハに堆積するときの衝突エネルギーでウェハ自身が自己発熱して昇温する。また、スパッタが終了した毎にウェハの反りを測定する。

尚、成膜速度（レート）は電源パワー（スパッタ装置の平行平板に印加される電圧の大きさ）に比例し、ウェハの温度は、成膜速度（電源パワー）を大きくすると高くなる。
図２より、ウェハ温度が１１０℃〜１５０℃の間でウェハ反り量が４ｍｍ以内となる。これは、蒸着した場合の反りの１／３以下である。つまり、裏面電極５をスパッタ法で形成して、ウェハ温度を１１０℃〜１５０℃の範囲とするとよい。従って、ウェハ温度を１１０℃〜１５０℃の範囲に制御するためには、電源パワー（成膜速度）を調節し、ウェハの自己発熱を制御すればよい。あるいは、スパッタ装置のウェハを搭載するステージに冷媒を循環させる流路を設け、非成膜面（この場合は基板の表面構造が形成された第１主面）側から強制的に冷却を行ってもよい。
ウェハ反り量を４ｍｍ以内とすることで、ウェハのロボット搬送が可能になり、また、裏面電極工程後の搬送によりウェハの割れやキズの不良率を２％に低減することができて、良好なデバイス特性と低コスト化を達成とができる。

尚、実験の結果、この温度範囲が適用できるＮｉ膜の膜厚は０．６μｍから０．８μｍであり、ウェハの厚みが９０μｍから１１０μｍである。
図２で、電源パワーを大きくしてウェハ温度が１５０℃を越える高温になると、ウェハの反りが大きくなるのは、膜厚が最も厚いＮｉ膜とシリコンの熱膨張係数の差によるものである。また、電源パワーを小さくしてウェハ温度が１１０℃未満の低温にするとウェハの反りが大きくなるのは、電源パワーが小さくなると、スパッタ装置の平行平板に印加される電圧が安定せず、放電が不安定状態となる場合がある。そうすると、スパッタリング中に大きなエネルギーを持つ成膜金属がターゲットから飛び出す場合が起こり、それによって、積層された成膜間での合金層（例えば、Ｎｉ膜とＡｕ膜間の合金層など）に大きな応力が発生して、ウェハの反りを大きくすることが推測される。

この発明の一実施例の半導体装置の製造方法を示す図であり、（ａ）から（ｅ）は工程順に示した要部製造工程断面図 ウェハの厚みが１００μｍの場合のスパッタ時のウェハ温度と反り量の関係を示す図 低ドーズ量の浅いｐ型コレクタ層を採用したノンパンチスルー型ＩＧＢＴセルの要部断面図 フィールドストップ（ＦＳ）型ＩＧＢＴセルの要部断面図 従来の半導体装置の製造方法を示す図であり、（ａ）から（ｅ）は工程順に示した要部製造工程断面図

符号の説明

１ ウェハ（研削後）
１ａ ウェハ（研削前）
２ 表面構造
３ ｎ型バッファ層
４ ｐ型コレクタ層
５ 裏面電極
５ａ Ａｌ膜
５ｂ Ｔｉ膜
５ｃ Ｎｉ膜
５ｄ Ａｕ膜
６ ダイシングテープ
１０ ｎ型活性層
１００ チップ

Claims (4)

1. 半導体基板の第１主面側に表面側構造を形成した後で、前記半導体基板の第２主面を研削し、研削した後の薄い半導体基板の第２主面側に裏面構造を形成し、該裏面構造を構成する裏面電極として、Ｎｉ膜を含む複数の金属膜を前記薄い半導体基板の第２主面上に積層して形成した半導体装置の製造方法において、
   前記半導体基板の温度を１１０℃〜１５０℃に制御して、該半導体基板の第２主面上に前記複数の金属膜をスパッタ法で積層して形成することを特徴とする半導体装置の製造方法。
2. 前記の薄い半導体基板の厚さが、９０μｍ〜１１０μｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記の複数の金属膜が、前記半導体基板の第２主面側からＡｌ膜、Ｔｉ膜、Ｎｉ膜およびＡｕ膜の４層もしくはＴｉ膜、Ｎｉ膜およびＡｕ膜の３層の金属膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記Ｎｉ膜の厚さが、０．６μｍ〜０．８μｍであることを特徴とする請求項３に記載の半導体装置の製造方法。

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