JP2004103919A - 半導体ウェーハ及びその製造方法並びに半導体装置 - Google Patents
半導体ウェーハ及びその製造方法並びに半導体装置 Download PDFInfo
- Publication number
- JP2004103919A JP2004103919A JP2002265305A JP2002265305A JP2004103919A JP 2004103919 A JP2004103919 A JP 2004103919A JP 2002265305 A JP2002265305 A JP 2002265305A JP 2002265305 A JP2002265305 A JP 2002265305A JP 2004103919 A JP2004103919 A JP 2004103919A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- semiconductor wafer
- electrode film
- main surface
- wafer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】薄仕上げの反りが小さい金属電極膜付き半導体ウェーハを得る。また、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく、半導体ウェーハ裏面に、金属電極膜を形成する半導体ウェーハの製造方法を提供する。
【解決手段】半導体ウェーハの第1の主面(表面)に半導体素子が形成され、前記半導体ウェーハの第2の主面(裏面)に電極膜が形成された半導体ウェーハにおいて、前記電極膜は前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする。
【選択図】 図1
【解決手段】半導体ウェーハの第1の主面(表面)に半導体素子が形成され、前記半導体ウェーハの第2の主面(裏面)に電極膜が形成された半導体ウェーハにおいて、前記電極膜は前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体ウェーハ及びその製造方法並びに半導体装置に関し、特に、薄仕上げの半導体ウェーハの第1の主面(表面)に半導体素子を形成し、前記表面に半導体素子を形成した半導体ウェーハの第2の主面(裏面)に電極膜を形成する技術に適用して有効な技術に関する。
【0002】
【従来の技術】
従来、半導体装置の製造方法として、半導体ウェーハ主面に半導体素子を形成した後、半導体ウェーハ裏面薄仕上げ加工し、半導体ウェーハ裏面に半導体装置裏面電極を形成する処理方法がある。更に、半導体装置として機能させる半導体チップサイズに切断加工する方法がある。
【0003】
最近、ICカードに代表されるように、薄型パッケージに半導体装置(半導体チップ)を実装する要求が高まり、裏面電極なしメモリ系IC、LSIでは、半導体チップ厚さ50μm厚が要求されている。
【0004】
一方、電気伝導キャリアを半導体チップの厚さ方向に移動することで、半導体素子動作をするトランジスタ構造の裏面電極を有する半導体装置においても、半導体チップ厚さ100μm以下が要求されている。薄型パッケージに実装する半導体チップ厚さ100μm以下に関する半導体チップは、例えば、特開平10−92778号公報、特開2002−100589号公報等に開示されている。
【0005】
前記公報等の文献に記載される半導体装置の製造技術は、半導体ウェーハ主面に半導体素子を形成した半導体ウェーハ裏面を薄仕上げ加工後に、半導体ウェーハ基板裏面から、電極を引き出す必要のある半導体装置の製造方法に関するものである。
【0006】
特に、半導体ウェーハ径が大口径化し、半導体ウェーハ仕上げ厚さが100μm以下に薄型化した際に発生する半導体ウェーハ割れや、欠けの課題を解決する方法に関するものである。
【0007】
具体的には、半導体ウェーハ裏面に電極膜を蒸着後、その裏面電極膜に電気導電性粘着テープを貼り付け、この電気導電性テープを貼り付けた状態で、半導体チップサイズにダイシングする。更に、この電気導電性テープを貼り付けた状態で、半導体チップをダイボンディングする。
【0008】
半導体ウェーハ裏面に電極膜を蒸着後に、電気導電性テープを貼り付けた状態で、100μm以下に薄型化した半導体ウェーハをハンドリングできることから、薄型化した半導体ウェーハの割れ欠けを防止できる。
【0009】
また、前記半導体ウェーハ、例えば、パワーMOSトランジスタは、組み立て工程で、はんだによるペレット付けと、Agペーストによるペレット付けの2通りの方法がある。そこで、両方のペレット付け方法に対応できるように、裏面電極膜はTi−Ni−Au(TNA)構造になっている。
【0010】
【発明が解決しようとする課題】
前記半導体ウェーハの裏面電極膜、例えば、パワーMOSトランジスタの裏面電極膜は、Ti−Ni−Au(TNA)構造では、Ti薄膜はSi基板との接触をオーミック接続にする電極層及びバリヤ層であり、Ni薄膜ははんだ中のSnと合金化して接着するための層及びはんだがTi層に直接接触しないようにするためのバリヤ層である。また、Au薄膜はNi薄膜の酸化を防止するための層及びはんだの濡れ性を向上させるための層である。
【0011】
前記パワーMOSトランジスタのオン抵抗を低減するために、Si基板の厚さを薄く(例えば160μm以下)すると、前記Ni薄膜の膜応力が600〜700メガパスカル(MPa)と大きくなって、Siウェーハの反りが大きくなってしまう。Siウェーハの反りが大きくなると、プローブ検査装置やバンプボンディング装置で自動搬送できなくなるという問題があった。
【0012】
本発明の目的は、薄仕上げの反りが小さい(ほとんどない)電極膜付き半導体ウェーハを得ることが可能な技術を提供することにある。
【0013】
本発明の他の目的は、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく(反りを防止する)、半導体ウェーハ裏面に、金属電極膜を形成する半導体装置製造方法を提供することにある。
【0014】
本発明の前記ならびに、その他の目的と新規な特徴は、本明細書の記述及び添付図面により明らかにする。
【0015】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば、次の通りである。
【0016】
第1の発明は、半導体ウェーハの第1の主面(表面)に半導体素子が形成され、前記半導体ウェーハの第2の主面(裏面)に電極膜が形成された半導体ウェーハにおいて、電極膜は前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする。
【0017】
第2の発明は、半導体ウェーハの第1の主面(表面)に半導体素子を形成する第1の工程と、前記第1の工程後、前記半導体ウェーハの第2の主面(裏面)に電極膜を形成する第2の工程を具備する半導体ウェーハの製造方法において、前記第2の工程は、前記半導体ウェーハの第2の主面(裏面)を研削し、その後裏面をウェットエッチングし、その後裏面を粗面化処理し、その上にチタン(Ti)膜を形成し、その上に金(Au)膜を形成する工程からなることを特徴とする。
【0018】
第3の発明は、前記第2の発明の半導体ウェーハの製造方法において、半導体ウェーハ裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を2つ以上組み合わせた方法であることを特徴とする。
【0019】
第4の発明は、前記第2又は第3の発明の半導体ウェーハの製造方法において、前記半導体ウェーハ裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであることを特徴とする。
【0020】
第5の発明は、半導体基板の第1の主面(表面)に半導体素子が形成され、前記半導体基板の第2の主面(裏面)に電極膜が形成された半導体チップと、該半導体チップの外部電極と電気的に接続されたリードと、前記半導体チップの外部電極と電気的に接続された接続が樹脂で封止された半導体装置において、前記半導体基板の第2の主面(裏面)に電極膜(裏面電極膜)は、前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする。
【0021】
前記本願発明の手段によれば、半導体基板の第2の主面(裏面)の裏面電極をTi−Au裏面電極成膜とすることにより、薄仕上げの反りが小さい(ほとんどない)電極膜付き半導体ウェーハを得ることができる。
【0022】
また、裏面電極膜形成前後の半導体ウェーハのハンドリング時においても、半導体ウェーハにチッピングや割れを生じさせることなく、高品質な薄型半導体ウェーハの裏面電極膜を形成することができる。
【0023】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態(実施例)とともに詳細に説明する。
【0024】
(実施形態1)
本発明による実施形態1は、特に限定されないが、例えば半導体チップ裏面にAu電極膜を有するパワーMOSFETに本発明を適用したものである。
【0025】
図1は本発明の実施形態1のパワーMOSFET素子を有する半導体シリコンウェーハの要部の概略構成を示す断面図である。図1において、1は半導体シリコンウェーハ(以下、Siウェーハと称する)、2はゲート絶縁膜、3はゲート電極、4はチャネルインプラ層、5はソースインプラ層、6はCONTインプラ層、7は層間絶縁膜、8は第1層配線(TiW)、9は第2層配線(Al)、10はパッシベーション膜(PiQ)、11はTi裏面電極膜、12はAu裏面電極膜である。
【0026】
本実施形態1のパワーMOSFET素子を有するSiウェーハは、図1に示すように、Siウェーハ1の第1の主面(表面)にゲート絶縁膜2が形成され、その上にゲート電極3が形成されている。チャネルインプラ層4の上にソースインプラ層5が形成され、CONT(接続用)インプラ層6が形成されている。前記ゲート電極3、ソースインプラ層5の上に層間絶縁膜7が形成されている。前記CONTインプラ層6及び層間絶縁膜7の上に第1層配線(TiW)8が形成され、その上に第2層配線(Al)9が形成されている。前記第2層配線(Al)9の所定領域以外はパッシベーション膜(PiQ)10が施されている。
【0027】
前記Siウェーハ1の第2の主面(裏面)はTi裏面電極膜11が形成され、その上にAu裏面電極膜12が形成されている。
【0028】
前記実施形態1のSiウェーハ1の表面上にパワーMOSFET素子を形成する製造工程を説明すると、以下の通りである。
【0029】
前記Siウェーハ1の表面上にパワーMOSFET素子を形成する半導体素子形成工程は、図1に示すように、Siウェーハ1の第1の主面(表面)にゲート絶縁膜2を形成し、その上にゲート電極3を形成する。また、前記Siウェーハ1の表面上にチャネルインプラ層4を形成する。このチャネルインプラ層4の上にソースインプラ層5を形成し、CONTインプラ層6を形成する。前記ゲート電極3、ソースインプラ層5の上に層間絶縁膜7を形成する。前記CONTインプラ層6及び層間絶縁膜7の上に第1層配線(TiW)8を形成し、その上に第2層配線(Al)9を形成する。前記第2層配線(Al)9の所定領域以外はパッシベーション膜(PiQ)10を形成する。
【0030】
図2は前記本実施形態1のSiウェーハ1の裏面上に裏面電極を形成する製造工程の処理フロー図である。
【0031】
図2に示すように、前記パワーMOSFET素子が形成されたSiウェーハ1の裏面を研削加工し、Siウェーハ1を薄仕上げ加工する(工程101)。次に、前記Siウェーハ裏面のウェットエッチングを行い(工程102)、前記Siウェーハ裏面の粗面化処理を行う(工程103)。次に、Siウェーハ裏面にTi−Au裏面電極膜を形成する(工程104)。
【0032】
以下にTi−Au裏面電極成膜工程104について説明する。
【0033】
図3は前記本実施形態1のTi−Au裏面電極成膜に用いたスパッタ成膜装置の外観図、図4は図3のスパッタ成膜装置のチャンバ構成を示す図、図5はTi−Au裏面電極成膜のプロセス温度イメージを示す図である。
【0034】
前記Ti−Au裏面電極成膜に用いたスパッタ成膜装置は、図3に示すように、ロードロックチャンバ301、スパッタチャンバ302、カセット室303、及び操作パネル304を備えている。前記スパッタチャンバ302は、図4に示すように、複数のチャンバS2、S3、S4、S5からなっている。また、カセット室303はロードセット室C1とアンロードセット室C6とからなっている。
【0035】
本実施形態1のTi−Au裏面電極成膜工程104のプロセスは、表1に示すTi−Au裏面電極スパッタ成膜条件で、図5に示すプロセス温度イメージ図に従ったシーケンスに基づいて行う。
【0036】
【表1】
【0037】
すなわち、前記図4に示すチャンバS3、S4(Ni室)が250℃に設定されており、このチャンバS3、S4(Ni室)で、前記その表面上にパワーMOSFET素子が形成されたSiウェーハ1を70秒間真空加熱する。その後、チャンバS2でTi層(Ti裏面電極膜)11を成膜し、その後チャンバS5でAu層(Au裏面電極膜)12の成膜を連続成膜シーケンスで行う。
【0038】
例えば、Ti厚さ100nm、Au厚さ100nmとした前記本実施形態1の試料のTi−Au裏面電極成膜の電子顕微鏡像(SEM像)を図6に示す。図6(a)は断面図、図6(b)は平面図である。
【0039】
また、Ti厚さ100nm、Niの厚さ100nm、Au厚さ100nmとした従来の試料1のTi−Ni−Au裏面電極成膜の電子顕微鏡像(SEM像)を図7に示し、従来のTi厚さ100nm、Niの厚さ200nm、Au厚さ100nmとした従来の試料2のTi−Ni−Au裏面電極成膜の電子顕微鏡像(SEM像)を図8に示す。図7(a)及び図8(a)は断面図、図7(b)及び図8(b)は平面図である。
【0040】
前記本実施形態のTi−Au裏面電極成膜の試料では、図6に示すように、TiAu層の厚さは200nmであった。これに対して、図7に示すように従来の試料1のTi−Ni−Au裏面電極成膜のTiNiAu層の厚さは、図7に示すように280nmであり、従来の試料2のTi−Ni−Au裏面電極成膜のTiNiAu層の厚さは、図8に示すように400nmであった。
【0041】
このように、本実施形態のTi−Au裏面電極成膜のTiAu層の厚さは、従来の試料1及び2のTi−Ni−Au裏面電極成膜のTiNiAu層の厚さよりも薄く強固に結合していることがわかる。これにより、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく(反りを防止する)、半導体ウェーハ裏面に、裏面電極膜を形成することができる。
【0042】
前記Siウェーハ1の裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を2つ以上組み合わせた方法であってもよい。
【0043】
また、前記Siウェーハ1の裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであってもよい。しかし、真空蒸着装置の場合は現状では人間の手作業で前記Siウェーハ1を治具にセットしており、スパッタ装置の場合は、前記Siウェーハ1をロボット搬送で治具にセットしているため、スパッタ方式の方が好ましい。
【0044】
このようにして薄仕上げの反りが小さい(ほとんどない)金属電極膜付き半導体ウェーハを得ることができる。
【0045】
なお、前記本実施形態の試料のTi−Au裏面電極成膜ではTi厚さ100nm、Au厚さ100nmとしたが、これに限定されものではなく、本発明においては、例えば、Ti厚さ10nm〜1000nm、Au厚さ10nm〜1000nmとしても前記本実施形態1の試料と同様の作用効果が得られた。
【0046】
(実施形態2)
本実施形態2は、前記本実施形態1のTi−Au裏面電極成膜付きSiウェーハを使用したパワーMOSFET素子からなる半導体装置である。このパワーMOSFET素子の半導体装置の組み立て工程の処理フローを図9に示す。
【0047】
本実施形態2の半導体装置の組み立ては、まず、前記本実施形態1のTi−Au裏面電極成膜付きSiウェーハ1のゲート電極3の外部電極及びソース電極の外部電極のそれぞれの上にスタッドバンプを形成する(工程201)、その後、ダイシングして(工程202)、個々の半導体チップに分離する(工程203)。
【0048】
次に、リードフレーム上に前記半導体チップをAgペーストで取り付け(工程204)、それを樹脂でモールドする(工程205)。その後、マークを付け(工程206)、前記リードフレームを切断してリード成形を行い(工程207)、図10(外観図)に示すようなパワーMOSFET素子20が完成される。その等価回路を図11に示す。図10及び図11において、21、22、23はソースリード、24はゲートリード、25はドレインリード、26はモールド樹脂(レジン)、27はマークである。
【0049】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるパワーMOSFET素子を有する半導体ウェーハ及びその製造並びに半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えば、通常のMOSFETやバイポーラトランジスタ等のような、他の素子を有する半導体装置等に適用できる。
【0050】
さらに、DRAM(Dynamaic Random Access Memory)、SRAM(Static Random Access Memory)または、フラッシュメモリのEEPROM(ElectricallyErasable Programmable ROM)等のような半導体メモリ製品やマイクロプロセッサ等のような論理回路装置にも適用できる。
【0051】
特に、半導体装置を薄型化できることから、ICカード、メモリカード等のような薄型化が要求される製品用の半導体装置に適用して効果がある。
【0052】
【発明の効果】
本願によって開示される発明によって得られる効果を簡単に説明すれば、以下の通りである。
【0053】
本発明によれば、半導体基板の第2の主面(裏面)の裏面電極をTi−Au裏面電極成膜とすることにより、薄仕上げの反りが小さい(ほとんどない)電極膜付き半導体ウェーハを得ることができる。
【0054】
また、裏面電極膜形成前後の半導体ウェーハのハンドリング時においても、半導体ウェーハにチッピングや割れを生じさせることなく、高品質な薄型半導体ウェーハの裏面電極膜を形成することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1のパワーMOSFET素子を有するSiウェーハの要部の概略構成を示す断面図である。
【図2】本実施形態1のSiウェーハの表面上にパワーMOSFET素子の裏面電極を形成する製造工程の処理フロー図である。
【図3】本実施形態1のTi−Au裏面電極成膜に用いたスパッタ成膜装置の外観図である。
【図4】図3のスパッタ成膜装置のチャンバの構成を示す図である。
【図5】本実施形態1のTi−Au裏面電極成膜のプロセス温度イメージを示す図である。
【図6】本実施形態1の試料のTi−Au裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図7】従来の試料1のTi−Ni−Au裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図8】従来の試料2のTi−Ni−Au裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図9】本実施形態2のTi−Au裏面電極成膜付きSiウェーハを使用したパワーMOSFETの半導体装置の組み立て工程の処理フロー図である。
【図10】本実施形態2のパワーMOSFETの半導体装置の外観図である。
【図11】本実施形態2のパワーMOSFETの半導体装置の等価回路を示す図である。
【符号の説明】
1…Siウェーハ 2…ゲート絶縁膜
3…ゲート電極 4…チャネルインプラ層
5…ソースインプラ層 6…CONTインプラ層
7…層間絶縁膜 8…第1層配線(TiW)
9…第2層配線(Al) 10…パッシベーション膜(PiQ)
11…Ti裏面電極膜 12…Au裏面電極膜
301…ロードロックチャンバ 302…スパッタチャンバ
303…カセット室 304…操作パネル
S2、S3、S4、S5…チャンバ C1…ロードセット室
C6…アンロードセット室
20…パワーMOSFET素子 21、22、23…ソースリード
24…ゲートリード 25…ドレインリード
26…モールド樹脂(レジン) 27…マーク
【発明の属する技術分野】
本発明は、半導体ウェーハ及びその製造方法並びに半導体装置に関し、特に、薄仕上げの半導体ウェーハの第1の主面(表面)に半導体素子を形成し、前記表面に半導体素子を形成した半導体ウェーハの第2の主面(裏面)に電極膜を形成する技術に適用して有効な技術に関する。
【0002】
【従来の技術】
従来、半導体装置の製造方法として、半導体ウェーハ主面に半導体素子を形成した後、半導体ウェーハ裏面薄仕上げ加工し、半導体ウェーハ裏面に半導体装置裏面電極を形成する処理方法がある。更に、半導体装置として機能させる半導体チップサイズに切断加工する方法がある。
【0003】
最近、ICカードに代表されるように、薄型パッケージに半導体装置(半導体チップ)を実装する要求が高まり、裏面電極なしメモリ系IC、LSIでは、半導体チップ厚さ50μm厚が要求されている。
【0004】
一方、電気伝導キャリアを半導体チップの厚さ方向に移動することで、半導体素子動作をするトランジスタ構造の裏面電極を有する半導体装置においても、半導体チップ厚さ100μm以下が要求されている。薄型パッケージに実装する半導体チップ厚さ100μm以下に関する半導体チップは、例えば、特開平10−92778号公報、特開2002−100589号公報等に開示されている。
【0005】
前記公報等の文献に記載される半導体装置の製造技術は、半導体ウェーハ主面に半導体素子を形成した半導体ウェーハ裏面を薄仕上げ加工後に、半導体ウェーハ基板裏面から、電極を引き出す必要のある半導体装置の製造方法に関するものである。
【0006】
特に、半導体ウェーハ径が大口径化し、半導体ウェーハ仕上げ厚さが100μm以下に薄型化した際に発生する半導体ウェーハ割れや、欠けの課題を解決する方法に関するものである。
【0007】
具体的には、半導体ウェーハ裏面に電極膜を蒸着後、その裏面電極膜に電気導電性粘着テープを貼り付け、この電気導電性テープを貼り付けた状態で、半導体チップサイズにダイシングする。更に、この電気導電性テープを貼り付けた状態で、半導体チップをダイボンディングする。
【0008】
半導体ウェーハ裏面に電極膜を蒸着後に、電気導電性テープを貼り付けた状態で、100μm以下に薄型化した半導体ウェーハをハンドリングできることから、薄型化した半導体ウェーハの割れ欠けを防止できる。
【0009】
また、前記半導体ウェーハ、例えば、パワーMOSトランジスタは、組み立て工程で、はんだによるペレット付けと、Agペーストによるペレット付けの2通りの方法がある。そこで、両方のペレット付け方法に対応できるように、裏面電極膜はTi−Ni−Au(TNA)構造になっている。
【0010】
【発明が解決しようとする課題】
前記半導体ウェーハの裏面電極膜、例えば、パワーMOSトランジスタの裏面電極膜は、Ti−Ni−Au(TNA)構造では、Ti薄膜はSi基板との接触をオーミック接続にする電極層及びバリヤ層であり、Ni薄膜ははんだ中のSnと合金化して接着するための層及びはんだがTi層に直接接触しないようにするためのバリヤ層である。また、Au薄膜はNi薄膜の酸化を防止するための層及びはんだの濡れ性を向上させるための層である。
【0011】
前記パワーMOSトランジスタのオン抵抗を低減するために、Si基板の厚さを薄く(例えば160μm以下)すると、前記Ni薄膜の膜応力が600〜700メガパスカル(MPa)と大きくなって、Siウェーハの反りが大きくなってしまう。Siウェーハの反りが大きくなると、プローブ検査装置やバンプボンディング装置で自動搬送できなくなるという問題があった。
【0012】
本発明の目的は、薄仕上げの反りが小さい(ほとんどない)電極膜付き半導体ウェーハを得ることが可能な技術を提供することにある。
【0013】
本発明の他の目的は、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく(反りを防止する)、半導体ウェーハ裏面に、金属電極膜を形成する半導体装置製造方法を提供することにある。
【0014】
本発明の前記ならびに、その他の目的と新規な特徴は、本明細書の記述及び添付図面により明らかにする。
【0015】
【課題を解決するための手段】
本願において開示される発明の概要を簡単に説明すれば、次の通りである。
【0016】
第1の発明は、半導体ウェーハの第1の主面(表面)に半導体素子が形成され、前記半導体ウェーハの第2の主面(裏面)に電極膜が形成された半導体ウェーハにおいて、電極膜は前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする。
【0017】
第2の発明は、半導体ウェーハの第1の主面(表面)に半導体素子を形成する第1の工程と、前記第1の工程後、前記半導体ウェーハの第2の主面(裏面)に電極膜を形成する第2の工程を具備する半導体ウェーハの製造方法において、前記第2の工程は、前記半導体ウェーハの第2の主面(裏面)を研削し、その後裏面をウェットエッチングし、その後裏面を粗面化処理し、その上にチタン(Ti)膜を形成し、その上に金(Au)膜を形成する工程からなることを特徴とする。
【0018】
第3の発明は、前記第2の発明の半導体ウェーハの製造方法において、半導体ウェーハ裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を2つ以上組み合わせた方法であることを特徴とする。
【0019】
第4の発明は、前記第2又は第3の発明の半導体ウェーハの製造方法において、前記半導体ウェーハ裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであることを特徴とする。
【0020】
第5の発明は、半導体基板の第1の主面(表面)に半導体素子が形成され、前記半導体基板の第2の主面(裏面)に電極膜が形成された半導体チップと、該半導体チップの外部電極と電気的に接続されたリードと、前記半導体チップの外部電極と電気的に接続された接続が樹脂で封止された半導体装置において、前記半導体基板の第2の主面(裏面)に電極膜(裏面電極膜)は、前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする。
【0021】
前記本願発明の手段によれば、半導体基板の第2の主面(裏面)の裏面電極をTi−Au裏面電極成膜とすることにより、薄仕上げの反りが小さい(ほとんどない)電極膜付き半導体ウェーハを得ることができる。
【0022】
また、裏面電極膜形成前後の半導体ウェーハのハンドリング時においても、半導体ウェーハにチッピングや割れを生じさせることなく、高品質な薄型半導体ウェーハの裏面電極膜を形成することができる。
【0023】
【発明の実施の形態】
以下、本発明について、図面を参照して実施形態(実施例)とともに詳細に説明する。
【0024】
(実施形態1)
本発明による実施形態1は、特に限定されないが、例えば半導体チップ裏面にAu電極膜を有するパワーMOSFETに本発明を適用したものである。
【0025】
図1は本発明の実施形態1のパワーMOSFET素子を有する半導体シリコンウェーハの要部の概略構成を示す断面図である。図1において、1は半導体シリコンウェーハ(以下、Siウェーハと称する)、2はゲート絶縁膜、3はゲート電極、4はチャネルインプラ層、5はソースインプラ層、6はCONTインプラ層、7は層間絶縁膜、8は第1層配線(TiW)、9は第2層配線(Al)、10はパッシベーション膜(PiQ)、11はTi裏面電極膜、12はAu裏面電極膜である。
【0026】
本実施形態1のパワーMOSFET素子を有するSiウェーハは、図1に示すように、Siウェーハ1の第1の主面(表面)にゲート絶縁膜2が形成され、その上にゲート電極3が形成されている。チャネルインプラ層4の上にソースインプラ層5が形成され、CONT(接続用)インプラ層6が形成されている。前記ゲート電極3、ソースインプラ層5の上に層間絶縁膜7が形成されている。前記CONTインプラ層6及び層間絶縁膜7の上に第1層配線(TiW)8が形成され、その上に第2層配線(Al)9が形成されている。前記第2層配線(Al)9の所定領域以外はパッシベーション膜(PiQ)10が施されている。
【0027】
前記Siウェーハ1の第2の主面(裏面)はTi裏面電極膜11が形成され、その上にAu裏面電極膜12が形成されている。
【0028】
前記実施形態1のSiウェーハ1の表面上にパワーMOSFET素子を形成する製造工程を説明すると、以下の通りである。
【0029】
前記Siウェーハ1の表面上にパワーMOSFET素子を形成する半導体素子形成工程は、図1に示すように、Siウェーハ1の第1の主面(表面)にゲート絶縁膜2を形成し、その上にゲート電極3を形成する。また、前記Siウェーハ1の表面上にチャネルインプラ層4を形成する。このチャネルインプラ層4の上にソースインプラ層5を形成し、CONTインプラ層6を形成する。前記ゲート電極3、ソースインプラ層5の上に層間絶縁膜7を形成する。前記CONTインプラ層6及び層間絶縁膜7の上に第1層配線(TiW)8を形成し、その上に第2層配線(Al)9を形成する。前記第2層配線(Al)9の所定領域以外はパッシベーション膜(PiQ)10を形成する。
【0030】
図2は前記本実施形態1のSiウェーハ1の裏面上に裏面電極を形成する製造工程の処理フロー図である。
【0031】
図2に示すように、前記パワーMOSFET素子が形成されたSiウェーハ1の裏面を研削加工し、Siウェーハ1を薄仕上げ加工する(工程101)。次に、前記Siウェーハ裏面のウェットエッチングを行い(工程102)、前記Siウェーハ裏面の粗面化処理を行う(工程103)。次に、Siウェーハ裏面にTi−Au裏面電極膜を形成する(工程104)。
【0032】
以下にTi−Au裏面電極成膜工程104について説明する。
【0033】
図3は前記本実施形態1のTi−Au裏面電極成膜に用いたスパッタ成膜装置の外観図、図4は図3のスパッタ成膜装置のチャンバ構成を示す図、図5はTi−Au裏面電極成膜のプロセス温度イメージを示す図である。
【0034】
前記Ti−Au裏面電極成膜に用いたスパッタ成膜装置は、図3に示すように、ロードロックチャンバ301、スパッタチャンバ302、カセット室303、及び操作パネル304を備えている。前記スパッタチャンバ302は、図4に示すように、複数のチャンバS2、S3、S4、S5からなっている。また、カセット室303はロードセット室C1とアンロードセット室C6とからなっている。
【0035】
本実施形態1のTi−Au裏面電極成膜工程104のプロセスは、表1に示すTi−Au裏面電極スパッタ成膜条件で、図5に示すプロセス温度イメージ図に従ったシーケンスに基づいて行う。
【0036】
【表1】
【0037】
すなわち、前記図4に示すチャンバS3、S4(Ni室)が250℃に設定されており、このチャンバS3、S4(Ni室)で、前記その表面上にパワーMOSFET素子が形成されたSiウェーハ1を70秒間真空加熱する。その後、チャンバS2でTi層(Ti裏面電極膜)11を成膜し、その後チャンバS5でAu層(Au裏面電極膜)12の成膜を連続成膜シーケンスで行う。
【0038】
例えば、Ti厚さ100nm、Au厚さ100nmとした前記本実施形態1の試料のTi−Au裏面電極成膜の電子顕微鏡像(SEM像)を図6に示す。図6(a)は断面図、図6(b)は平面図である。
【0039】
また、Ti厚さ100nm、Niの厚さ100nm、Au厚さ100nmとした従来の試料1のTi−Ni−Au裏面電極成膜の電子顕微鏡像(SEM像)を図7に示し、従来のTi厚さ100nm、Niの厚さ200nm、Au厚さ100nmとした従来の試料2のTi−Ni−Au裏面電極成膜の電子顕微鏡像(SEM像)を図8に示す。図7(a)及び図8(a)は断面図、図7(b)及び図8(b)は平面図である。
【0040】
前記本実施形態のTi−Au裏面電極成膜の試料では、図6に示すように、TiAu層の厚さは200nmであった。これに対して、図7に示すように従来の試料1のTi−Ni−Au裏面電極成膜のTiNiAu層の厚さは、図7に示すように280nmであり、従来の試料2のTi−Ni−Au裏面電極成膜のTiNiAu層の厚さは、図8に示すように400nmであった。
【0041】
このように、本実施形態のTi−Au裏面電極成膜のTiAu層の厚さは、従来の試料1及び2のTi−Ni−Au裏面電極成膜のTiNiAu層の厚さよりも薄く強固に結合していることがわかる。これにより、半導体ウェーハ主面に半導体素子を形成した薄型化された半導体ウェーハに、反りを発生させることなく(反りを防止する)、半導体ウェーハ裏面に、裏面電極膜を形成することができる。
【0042】
前記Siウェーハ1の裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を2つ以上組み合わせた方法であってもよい。
【0043】
また、前記Siウェーハ1の裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであってもよい。しかし、真空蒸着装置の場合は現状では人間の手作業で前記Siウェーハ1を治具にセットしており、スパッタ装置の場合は、前記Siウェーハ1をロボット搬送で治具にセットしているため、スパッタ方式の方が好ましい。
【0044】
このようにして薄仕上げの反りが小さい(ほとんどない)金属電極膜付き半導体ウェーハを得ることができる。
【0045】
なお、前記本実施形態の試料のTi−Au裏面電極成膜ではTi厚さ100nm、Au厚さ100nmとしたが、これに限定されものではなく、本発明においては、例えば、Ti厚さ10nm〜1000nm、Au厚さ10nm〜1000nmとしても前記本実施形態1の試料と同様の作用効果が得られた。
【0046】
(実施形態2)
本実施形態2は、前記本実施形態1のTi−Au裏面電極成膜付きSiウェーハを使用したパワーMOSFET素子からなる半導体装置である。このパワーMOSFET素子の半導体装置の組み立て工程の処理フローを図9に示す。
【0047】
本実施形態2の半導体装置の組み立ては、まず、前記本実施形態1のTi−Au裏面電極成膜付きSiウェーハ1のゲート電極3の外部電極及びソース電極の外部電極のそれぞれの上にスタッドバンプを形成する(工程201)、その後、ダイシングして(工程202)、個々の半導体チップに分離する(工程203)。
【0048】
次に、リードフレーム上に前記半導体チップをAgペーストで取り付け(工程204)、それを樹脂でモールドする(工程205)。その後、マークを付け(工程206)、前記リードフレームを切断してリード成形を行い(工程207)、図10(外観図)に示すようなパワーMOSFET素子20が完成される。その等価回路を図11に示す。図10及び図11において、21、22、23はソースリード、24はゲートリード、25はドレインリード、26はモールド樹脂(レジン)、27はマークである。
【0049】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるパワーMOSFET素子を有する半導体ウェーハ及びその製造並びに半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えば、通常のMOSFETやバイポーラトランジスタ等のような、他の素子を有する半導体装置等に適用できる。
【0050】
さらに、DRAM(Dynamaic Random Access Memory)、SRAM(Static Random Access Memory)または、フラッシュメモリのEEPROM(ElectricallyErasable Programmable ROM)等のような半導体メモリ製品やマイクロプロセッサ等のような論理回路装置にも適用できる。
【0051】
特に、半導体装置を薄型化できることから、ICカード、メモリカード等のような薄型化が要求される製品用の半導体装置に適用して効果がある。
【0052】
【発明の効果】
本願によって開示される発明によって得られる効果を簡単に説明すれば、以下の通りである。
【0053】
本発明によれば、半導体基板の第2の主面(裏面)の裏面電極をTi−Au裏面電極成膜とすることにより、薄仕上げの反りが小さい(ほとんどない)電極膜付き半導体ウェーハを得ることができる。
【0054】
また、裏面電極膜形成前後の半導体ウェーハのハンドリング時においても、半導体ウェーハにチッピングや割れを生じさせることなく、高品質な薄型半導体ウェーハの裏面電極膜を形成することができる。
【図面の簡単な説明】
【図1】本発明の実施形態1のパワーMOSFET素子を有するSiウェーハの要部の概略構成を示す断面図である。
【図2】本実施形態1のSiウェーハの表面上にパワーMOSFET素子の裏面電極を形成する製造工程の処理フロー図である。
【図3】本実施形態1のTi−Au裏面電極成膜に用いたスパッタ成膜装置の外観図である。
【図4】図3のスパッタ成膜装置のチャンバの構成を示す図である。
【図5】本実施形態1のTi−Au裏面電極成膜のプロセス温度イメージを示す図である。
【図6】本実施形態1の試料のTi−Au裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図7】従来の試料1のTi−Ni−Au裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図8】従来の試料2のTi−Ni−Au裏面電極成膜の内部構造を示すディスプレイ上に表示した中間調画像の電子顕微鏡写真である。
【図9】本実施形態2のTi−Au裏面電極成膜付きSiウェーハを使用したパワーMOSFETの半導体装置の組み立て工程の処理フロー図である。
【図10】本実施形態2のパワーMOSFETの半導体装置の外観図である。
【図11】本実施形態2のパワーMOSFETの半導体装置の等価回路を示す図である。
【符号の説明】
1…Siウェーハ 2…ゲート絶縁膜
3…ゲート電極 4…チャネルインプラ層
5…ソースインプラ層 6…CONTインプラ層
7…層間絶縁膜 8…第1層配線(TiW)
9…第2層配線(Al) 10…パッシベーション膜(PiQ)
11…Ti裏面電極膜 12…Au裏面電極膜
301…ロードロックチャンバ 302…スパッタチャンバ
303…カセット室 304…操作パネル
S2、S3、S4、S5…チャンバ C1…ロードセット室
C6…アンロードセット室
20…パワーMOSFET素子 21、22、23…ソースリード
24…ゲートリード 25…ドレインリード
26…モールド樹脂(レジン) 27…マーク
Claims (5)
- 半導体ウェーハの第1の主面(表面)に半導体素子が形成され、前記半導体ウェーハの第2の主面(裏面)に電極膜が形成された半導体ウェーハにおいて、前記電極膜は前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする半導体ウェーハ。
- 半導体ウェーハの第1の主面(表面)に半導体素子を形成する第1の工程と、前記第1の工程後、前記半導体ウェーハの第2の主面(裏面)に電極膜を形成する第2の工程を具備する半導体ウェーハの製造方法において、前記第2の工程は、前記半導体ウェーハの第2の主面(裏面)を研削し、その後裏面をウェットエッチングし、その後裏面を粗面化処理し、その上にチタン(Ti)膜を形成し、その上に金(Au)膜を形成する工程からなることを特徴とする半導体ウェーハの製造方法。
- 半導体ウェーハ裏面を加工する工程は、研削加工方法、研磨加工方法、化学的エッチング加工方法、物理化学的エッチング方法若しくは、これらの方法を2つ以上組み合わせた方法であることを特徴とする請求項2に記載の半導体ウェーハの製造方法。
- 前記半導体ウェーハ裏面に電極膜を形成する工程は、真空蒸着方法、スパッタリング方法、イオンプレーティング方法、メッキ方法のいずれかであることを特徴とする請求項2又は3に記載の半導体ウェーハの製造方法。
- 半導体基板の第1の主面(表面)に半導体素子が形成され、前記半導体基板の第2の主面(裏面)に電極膜が形成された半導体チップと、該半導体チップの外部電極と電気的に接続されたリードと、前記半導体チップとその外部電極とリードとが電気的に接続された接続部とが樹脂で封止された半導体装置において、前記半導体基板の第2の主面(裏面)に形成された電極膜(裏面電極膜)は、前記半導体ウェーハの第2の主面(裏面)側にチタン(Ti)層を介して金(Au)層が形成された構造になっていることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002265305A JP2004103919A (ja) | 2002-09-11 | 2002-09-11 | 半導体ウェーハ及びその製造方法並びに半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002265305A JP2004103919A (ja) | 2002-09-11 | 2002-09-11 | 半導体ウェーハ及びその製造方法並びに半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004103919A true JP2004103919A (ja) | 2004-04-02 |
Family
ID=32264482
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002265305A Pending JP2004103919A (ja) | 2002-09-11 | 2002-09-11 | 半導体ウェーハ及びその製造方法並びに半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004103919A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007005423A (ja) * | 2005-06-22 | 2007-01-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
US7274091B2 (en) | 2004-07-14 | 2007-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
US7521757B2 (en) | 2006-06-22 | 2009-04-21 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device with back surface electrode including a stress relaxation film |
DE102013223503A1 (de) | 2013-02-18 | 2014-08-21 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
US9018775B2 (en) | 2013-07-08 | 2015-04-28 | Mitsubishi Electric Corporation | Semiconductor device |
-
2002
- 2002-09-11 JP JP2002265305A patent/JP2004103919A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7274091B2 (en) | 2004-07-14 | 2007-09-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing a semiconductor device |
JP2007005423A (ja) * | 2005-06-22 | 2007-01-11 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
US7521757B2 (en) | 2006-06-22 | 2009-04-21 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device with back surface electrode including a stress relaxation film |
DE102013223503A1 (de) | 2013-02-18 | 2014-08-21 | Mitsubishi Electric Corporation | Halbleitervorrichtung |
US9018775B2 (en) | 2013-07-08 | 2015-04-28 | Mitsubishi Electric Corporation | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7397119B2 (en) | Wafer-level diamond spreader | |
CN101432846B (zh) | 用于将半导体衬底键合到金属衬底的方法 | |
US20190051624A1 (en) | Solder Metallization Stack and Methods of Formation Thereof | |
JP3459234B2 (ja) | 半導体装置およびその製造方法 | |
US7030496B2 (en) | Semiconductor device having aluminum and metal electrodes and method for manufacturing the same | |
US7678609B2 (en) | Semiconductor package with redistributed pads | |
US20130249095A1 (en) | Gallium arsenide devices with copper backside for direct die solder attach | |
US9520380B2 (en) | Wafer process for molded chip scale package (MCSP) with thick backside metallization | |
TW200814253A (en) | Semiconductor chip and package structure and fabrication method thereof | |
JP3013786B2 (ja) | 半導体装置の製造方法 | |
CN106328545A (zh) | 超薄芯片的双面暴露封装结构及其制造方法 | |
US6927167B2 (en) | Method for manufacturing semiconductor device having controlled surface roughness | |
JP2004103919A (ja) | 半導体ウェーハ及びその製造方法並びに半導体装置 | |
JPH06252091A (ja) | 半導体装置およびその製造方法 | |
CN113140537A (zh) | 功率半导体器件和用于制造功率半导体器件的方法 | |
US20080124838A1 (en) | Gold/silicon eutectic die bonding method | |
US9559078B2 (en) | Electronic component | |
JP2001060591A (ja) | 半導体装置の製造方法 | |
JP2003086787A (ja) | 半導体装置とその製造方法 | |
CN112185803A (zh) | 一种功率器件衬底背面处理方法及功率器件制备方法 | |
US20230352438A1 (en) | Support structure to reinforce stacked semiconductor wafers | |
KR100883864B1 (ko) | 반도체 소자의 제조 방법 | |
US9640419B2 (en) | Carrier system for processing semiconductor substrates, and methods thereof | |
US11222858B1 (en) | Semiconductor package having enlarged gate pad and method of making the same | |
CN117672964A (zh) | 一种功率器件芯片的超薄制备与封装方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Effective date: 20050907 Free format text: JAPANESE INTERMEDIATE CODE: A621 |
|
A977 | Report on retrieval |
Effective date: 20070115 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
A131 | Notification of reasons for refusal |
Effective date: 20070123 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A02 | Decision of refusal |
Effective date: 20070522 Free format text: JAPANESE INTERMEDIATE CODE: A02 |