JP2021034590A - 半導体装置 - Google Patents

Abstract

【課題】信頼性の高い半導体装置を提供すること。【解決手段】素子が形成された半導体基板２０は、表面２０ａとは反対の面である裏面２０ｂをなすｎ導電型の半導体層を含んでいる。半導体基板２０の表面２０ａ上には表面電極４０が形成され、裏面２０ｂ上には裏面電極５０が形成されている。半導体基板２０と裏面電極５０との間には、ニッケルを含む接合層６０が、半導体層に接触して形成されている。素子が形成された素子領域１１および素子領域１１を取り囲むスクライブ領域１２のうち、少なくともスクライブ領域１２において、裏面電極５０と接合層６０との間に、半導体層よりもヤング率の低い金属を材料とする応力緩和層７０が形成されている。【選択図】図３

Description

この明細書における開示は、半導体装置に関する。

特許文献１は、パワーＭＯＳトランジスタが形成された半導体基板を備える半導体装置が記載されている。半導体基板の表面にソース用の表面電極が形成され、裏面にドレイン用の裏面電極が形成されている。先行技術文献の記載内容は、この明細書における技術的要素の説明として、参照により援用される。

特開平６−２５２０９１号公報

特許文献１では、半導体基板が、裏面をなすｎ導電型の半導体層（ドレイン層）を含んでいる。そして、半導体基板（半導体層）に対する裏面電極の密着性を高めるために、半導体基板と裏面電極との間に、ニッケルを含む接合層が形成されている。接合層を設けて密着性を高めると、ダイシング時において、裏面電極が半導体基板から剥離し難くなる。このため、半導体基板に応力が集中し、クラック等が生じる虞がある。上述の観点において、または言及されていない他の観点において、半導体装置にはさらなる改良が求められている。

開示されるひとつの目的は、信頼性の高い半導体装置を提供することにある。

ここに開示された半導体装置は、
表面（２０ａ）とは反対の面である裏面（２０ｂ）をなすｎ導電型の半導体層（２１）を含み、素子が形成された半導体基板（２０）と、
素子の電極として、半導体基板の表面上に形成された表面電極（４０）および裏面上に形成された裏面電極（５０）と、
ニッケルを含み、半導体基板と裏面電極との間において、半導体層に接触して形成された接合層（６０）と、
素子が形成された素子領域（１１）および素子領域を取り囲むスクライブ領域（１２）のうち、少なくともスクライブ領域において、半導体基板と裏面電極との間に形成された応力緩和部（７０、８０）と、
を備える。

開示された半導体装置によると、半導体基板（半導体層）と裏面電極との間に形成された応力緩和部により、半導体基板に作用する応力を緩和することができる。応力緩和部は、少なくともダイシング領域に形成されている。接合層を備えながらも、応力緩和部により、ダイシング時に半導体基板に作用する応力を緩和することができる。この結果、信頼性の高い半導体装置を提供することができる。

この明細書における開示された複数の態様は、それぞれの目的を達成するために、互いに異なる技術的手段を採用する。請求の範囲およびこの項に記載した括弧内の符号は、後述する実施形態の部分との対応関係を例示的に示すものであって、技術的範囲を限定することを意図するものではない。この明細書に開示される目的、特徴、および効果は、後続の詳細な説明、および添付の図面を参照することによってより明確になる。

第１実施形態に係るチップ状態の半導体装置を示す断面図である。 ウェハ状態の半導体装置を示す平面図である。 図２のIII-III線に沿う断面図である。 第２実施形態に係る半導体装置を示す断面図である。 第３実施形態に係る半導体装置を示す断面図である。 第４実施形態に係る半導体装置を示す断面図である。 第５実施形態に係る半導体装置を示す断面図である。 第６実施形態に係る半導体装置を示す断面図である。

以下、図面に基づいて複数の実施形態を説明する。複数の実施形態において、機能的におよび／または構造的に対応する部分および／または関連付けられる部分には同一の参照符号が付される場合がある。対応する部分および／または関連付けられる部分については、他の実施形態の説明を参照することができる。

（第１実施形態）
先ず、図１に基づき、チップ状態の半導体装置について説明する。半導体装置は、たとえば車両に搭載され、電力制御に用いられる。

＜チップ状態の半導体装置＞
図１に示す半導体装置１０は、半導体基板２０と、ゲート電極３０と、表面電極４０と、裏面電極５０と、接合層６０と、応力緩和層７０を備えている。以下においては、半導体基板２０の板厚方向をＺ方向と示す。また、Ｚ方向に直交する一方向、具体的にはストライプ状に形成された複数のゲート電極３０の並び方向をＸ方向と示す。そして、Ｚ方向およびＸ方向に直交する方向、すなわちゲート電極３０の延設方向をＹ方向と示す。特に断わりのない限り、ＸＹ平面に沿う形状を単に平面形状と示す。

半導体装置１０は、後述するウェハ状態の半導体装置１０Ｗをダイシングにより個片化（チップ化）したものである。よって、半導体装置１０の半導体基板２０は、チップ状態の基板である。この半導体基板２０は、半導体チップと称されることがある。半導体基板２０としては、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）など、接合層６０を構成する金属との相互拡散が可能な半導体を採用することができる。半導体基板２０には、縦型構造の素子が形成されている。半導体基板２０は、表面２０ａと、Ｚ方向において表面２０ａとは反対の面である裏面２０ｂを有している。素子の主電流は、表面２０ａおよび裏面２０ｂ間を流れる。本実施形態では、パワー系のスイッチング素子であるＭＯＳＦＥＴが形成されている。

半導体基板２０は、ドレイン層２１と、ドリフト層２２と、ベース領域２３と、ソース領域２４と、ガードリング２５を有している。ドレイン層２１は、ｎ導電型（ｎ＋）の半導体層であり、半導体基板２０の裏面２０ｂをなしている。ドレイン層２１において、裏面２０ｂとは反対の面上に、ドレイン層２１よりも不純物濃度の低いｎ導電型（ｎ−）のドリフト層２２が設けられている。ドリフト層２２において、ドレイン層２１側の面とは反対の面が、半導体基板２０の表面２０ａをなしている。

半導体装置１０は、素子領域１１と、素子領域１１を取り囲むスクライブ領域１２を有している。ドレイン層２１およびドリフト層２２は、素子領域１１およびスクライブ領域１２に形成されている。ドレイン層２１およびドリフト層２２は、ＸＹ面内において、半導体基板２０の全域に形成されている。一方、ベース領域２３、ソース領域２４、およびガードリング２５は、素子領域１１に形成されている。

半導体基板２０の表面２０ａ側の表層、すなわちドリフト層２２の表層には、ｐ導電型のベース領域２３が形成されている。複数のベース領域２３が、Ｘ方向に所定の間隙を有しつつ並んで形成されている。Ｘ方向において、隣り合うベース領域２３の間には、ドリフト層２２が介在している。ベース領域２３内の表層には、ドリフト層２２よりも不純物濃度が高いｎ導電型（ｎ＋）のソース領域２４が形成されている。

図１に示す例では、複数のＦＥＴセルが形成されている。そして、複数のＦＥＴセル（セル領域）を取り囲むように、ガードリング２５が形成されている。ここでは、ガードリング２５が二重に形成されている。半導体基板２０は、ガードリング２５を備え、セル領域を取り囲む耐圧構造部を有している。素子領域１１は、セル領域と、ガードリング２５を備えた耐圧構造部の少なくとも一部を含んでいる。スクライブ領域１２を耐圧構造部の一部としてもよいし、素子領域１１のみで耐圧を確保できる構造としてもよい。

ゲート電極３０は、スイッチング素子の制御電極である。本実施形態において、ゲート電極３０は、シリコン酸化膜などの絶縁膜を介して、半導体基板２０の表面２０ａ上に形成されている。ゲート電極３０は、ベース領域２３のうち、Ｘ方向においてソース領域２４とドリフト層２２に挟まれた部分を覆っている。ゲート電極３０に所定の電圧を印加すると、ベース領域２３において挟まれた部分の極性が反転してチャネルが形成され、ドレイン層２１およびソース領域２４間に主電流が流れる。ゲート電極３０は、Ｚ方向の平面視において、ベース領域２３を挟むソース領域２４の一部とドリフト層２２とを跨ぐように形成されている。

表面電極４０は、半導体基板２０の表面２０ａ上に配置され、ソース領域２４と電気的に接続されている。表面電極４０は、ソース電極と称されることがある。表面電極４０は、シリコン酸化膜などの絶縁膜を介してゲート電極３０を覆うように形成されている。

表面電極４０は、半導体基板２０の表面２０ａの一部に形成されている。具体的には、素子領域１１において、セル領域上にのみ形成されている。表面電極４０は、素子領域１１の耐圧構造部と、素子領域１１を取り囲むスクライブ領域１２には、形成されていない。表面電極４０の周囲は、表面２０ａ上に配置された図示しない保護膜（たとえばポリイミド膜）によって覆われており、上面の少なくとも一部が保護膜から露出して外部との接続が可能となっている。

ダイシングブレードの噛み込みを考慮し、保護膜を素子領域１１のみに設け、スクライブ領域１２には設けないようにしてもよい。スクライブ領域１２は、チップ状態の半導体基板２０において、外周端から所定範囲の領域、すなわち外周縁部に設けられている。

裏面電極５０は、半導体基板２０の裏面２０ｂ上に配置され、ドレイン層２１と電気的に接続されている。裏面電極５０は、ドレイン電極と称されることがある。裏面電極５０は、半導体基板２０の裏面２０ｂの全面に形成されている。すなわち、素子領域１１だけでなく、スクライブ領域１２にも形成されている。裏面電極５０は、多層膜構造をなしている。本実施形態では、半導体基板２０側から、チタン（Ｔｉ）層５１、ニッケル（Ｎｉ）層５２、金（Ａｕ）層５３を順に積層して、裏面電極５０が構成されている。チタン層５１、ニッケル層５２、および金層５３は、たとえばスパッタにより成膜することができる。

接合層６０は、ニッケル（Ｎｉ）を含む。接合層６０は、半導体基板２０（ドレイン層２１）と裏面電極５０との間に形成されている。接合層６０は、ドレイン層２１に接触して形成されている。接合層６０は、ドレイン層２１（ｎ導電型の半導体層）を構成するシリコン（Ｓｉ）との相互拡散により形成されたニッケルシリサイド層を含んでいる。接合層６０のニッケルのすべてがシリサイド化してもよいし、一部がニッケルとして残ってもよい。ニッケルシリサイド層は、スパッタなどにより成膜したニッケル膜を、加熱処理することで形成することができる。

本実施形態では、接合層６０が、裏面２０ｂの全面に形成されている。接合層６０は、素子領域１１だけでなく、スクライブ領域１２においても、半導体基板２０と裏面電極５０との間に介在している。

応力緩和層７０は、少なくともスクライブ領域１２において、半導体基板２０と裏面電極５０との間に形成されている。応力緩和層７０が、応力緩和部に相当する。応力緩和層７０は、ドレイン層２１（ｎ導電型の半導体層）よりもヤング率の低い金属材料を用いて形成されている。応力緩和層７０の厚みは、接合層６０よりも厚い。応力緩和層７０は、たとえば接合層６０の５〜１０倍程度の厚みとされている。

本実施形態では、応力緩和層７０が、アルミニウム（Ａｌ）を含んでいる。応力緩和層７０は、純アルミでも良いし、アルミ合金でもよい。応力緩和層７０は、たとえばスパッタにより形成できる。応力緩和層７０は、裏面２０ｂの全面において、接合層６０と裏面電極５０との間に介在している。すなわち、応力緩和層７０は、素子領域１１だけでなく、スクライブ領域１２においても、接合層６０と裏面電極５０との間に介在している。

＜ウェハ状態およびダイシング＞
次に、図２に基づき、ウェハ状態の半導体装置１０Ｗについて説明する。図２に示すように、半導体装置１０Ｗは、ウェハ状態の半導体基板２０を備えている。このような半導体装置１０、または、ウェハ状態の半導体基板２０は、半導体ウェハと称されることがある。

ウェハ状態の半導体基板２０は、複数の素子領域１１を有している。素子領域１１のそれぞれには、上記した縦型構造の素子が形成されている。素子領域１１は、スクライブ領域１２によって区画されている。スクライブ領域１２は、素子領域１１のそれぞれを取り囲んでいる。スクライブ領域１２は、平面略格子状に設けられている。スクライブ領域１２は、ダイシング領域、ダイシングラインと称されることがある。

半導体装置１０Ｗの構造は、図１に示した半導体装置１０と基本的に同じである。裏面電極５０、接合層６０、および応力緩和層７０は、複数の素子領域１１で一体的に連なって設けられている。裏面電極５０、接合層６０、および応力緩和層７０は、ウェハ状態の半導体基板２０の裏面２０ｂの全面に形成されている。一方、表面電極４０は、各素子領域１１において、セル領域上に形成されている。

図３は、図２のIII−III線に沿う断面において、ダイシング後の状態を示している。図３では、図１に対して要素を簡略化するとともに、一部省略して図示している。

図示しないダイシングブレードは、表面２０ａ側から半導体基板２０に接触する。ダイシングブレードにより、半導体装置１０Ｗの半導体基板２０を、スクライブ領域１２に沿って素子領域１１ごとに個片化（チップ化）する。これにより、図１に示したチップ状態の半導体装置１０を得ることができる。図１に示すスクライブ領域１２は、ダイシング後のスクライブ領域である。

＜第１実施形態のまとめ＞
縦型構造の素子の特性向上には、半導体基板２０の薄板化が有効である。薄板化により、たとえばオン抵抗を小さくすることができる。半導体基板２０の裏面２０ｂ側を、たとえば切削、研削することで、板厚を薄くすることができる。半導体基板２０の強度確保、反り抑制のため、薄板化とともに裏面２０ｂの面粗さの低減処理、すなわち鏡面化が行われる。

面粗さの低減により、半導体基板２０の裏面２０ｂに対する裏面電極５０（チタン層５１）の接触面積が低下する。すなわち、接着力が低下する。このため、裏面電極形成後のダイシング工程において、ダイシングブレードから受ける応力により、裏面電極５０が剥離するという問題が生じる。半導体基板２０と裏面電極５０との間に、ニッケルを含む接合層６０を設けることで、裏面電極５０の剥離を抑制することができる。

一方、接合層６０の形成により、ダイシング時に裏面電極５０が半導体基板２０から剥離し難くなる。これにより、ダイシングブレードから受ける応力の逃げ場がなくなり、半導体基板２０に応力が集中してクラックが生じる。半導体基板２０の薄板化により、生じたクラックが表面２０ａ側へ伸展しやすいため、素子特性や信頼性に影響を与える虞がある。

これに対し、本実施形態では、スクライブ領域１２において、接合層６０と裏面電極５０（チタン層５１）との間に、応力緩和層７０を設けている。応力緩和層７０は、アルミニウムを材料として含んでおり、半導体基板２０（ドレイン層２１）よりもヤング率が低い。よって、半導体基板２０よりも軟らかい応力緩和層７０により、ダイシングブレードから受ける応力（主としてＺ方向の応力）を緩和することができる。これにより、半導体基板２０にクラックなどが生じるのを抑制することができる。この結果、信頼性の高い半導体装置１０を提供することができる。

特に本実施形態では、接合層６０が裏面２０ｂの全面に形成され、応力緩和層７０も、裏面２０ｂの全面に形成されている。すなわち、応力緩和層７０が、スクライブ領域１２だけでなく、素子領域１１にも形成されている。よって、裏面２０ｂの全面で、半導体基板２０に対する裏面電極５０の密着力を高めることができる。また、半導体基板２０において素子領域１１側に応力が作用しても、この応力を緩和することができる。これにより、素子特性への影響を低減し、信頼性の高い半導体装置１０を提供することができる。

（第２実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。

図４は、本実施形態の半導体装置１０を示す断面図であり、図３に対応している。図４に示すように、接合層６０は、裏面２０ｂの全面に形成されている。応力緩和層７０は、素子領域１１には設けられず、スクライブ領域１２のみに設けられている。素子領域１１において、裏面電極５０は接合層６０に接触している。スクライブ領域１２において、応力緩和層７０は、裏面電極５０と接合層６０との間に介在している。応力緩和層７０は、スクライブ領域１２の全域に設けられている。

＜第２実施形態のまとめ＞
ダイシング時には、半導体基板２０の主としてスクライブ領域１２に応力が作用する。本実施形態では、応力緩和層７０を、スクライブ領域１２のみに設けている。よって、応力緩和層７０により、ダイシングブレードから半導体基板２０が受ける応力を緩和することができる。なお、図４では、便宜上、半導体装置１０の裏面を平坦にしている。実際は、スクライブ領域１２のみに応力緩和層７０を設けるため、裏面において素子領域１１に対し、スクライブ領域１２が凸となる。素子領域１１が薄いため、電気抵抗を低減することができる。

（第３実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。

図５は、本実施形態の半導体装置１０を示す断面図であり、図３に対応している。図５に示すように、接合層６０は、スクライブ領域１２には設けられず、素子領域１１のみに設けられている。接合層６０は、素子領域１１の全域に設けられている。一方、応力緩和層７０は、裏面２０ｂの全面に形成されている。素子領域１１において、応力緩和層７０は、裏面電極５０と接合層６０との間に介在している。スクライブ領域１２において、応力緩和層７０は、半導体基板２０と裏面電極５０との間に介在している。

＜第３実施形態のまとめ＞
本実施形態によれば、応力緩和層７０を、スクライブ領域１２に設けている。よって、応力緩和層７０により、ダイシングブレードから半導体基板２０が受ける応力を緩和することができる。応力緩和層７０を、素子領域１１にも設けているため、半導体基板２０の全域で応力を緩和することができる。

（第４実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。

図６は、本実施形態の半導体装置１０を示す断面図であり、図３に対応している。接合層６０は、第３実施形態同様、スクライブ領域１２には設けられず、素子領域１１のみに設けられている。接合層６０は、素子領域１１の全域に設けられている。応力緩和層７０は、第２実施形態同様、素子領域１１には設けられず、スクライブ領域１２のみに設けられている。応力緩和層７０は、スクライブ領域１２の全域に設けられている。素子領域１１において、裏面電極５０は接合層６０に接触している。スクライブ領域１２において、応力緩和層７０は、半導体基板２０と裏面電極５０との間に介在している。

＜第４実施形態のまとめ＞
本実施形態によれば、応力緩和層７０を、スクライブ領域１２に設けている。よって、応力緩和層７０により、ダイシングブレードから半導体基板２０が受ける応力を緩和することができる。

（第５実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。先行実施形態では応力緩和層７０を設けることで応力を緩和する例を示した。これに代えて、低密着部を設けてもよい。

図７は、本実施形態の半導体装置１０を示す断面図であり、図３に対応している。図７に示すように、接合層６０は、スクライブ領域１２には設けられず、素子領域１１のみに設けられている。接合層６０は、素子領域１１の全域に設けられている。スクライブ領域１２において、裏面電極５０のチタン層５１は、接合層６０を介さずに、半導体基板２０の裏面２０ｂ上に形成されている。

素子領域１１では、接合層６０を介して半導体基板２０の裏面２０ｂ上に裏面電極５０が積層され、スクライブ領域１２では、接合層６０を介さずに、裏面２０ｂ上に裏面電極５０が積層されている。スクライブ領域１２において半導体基板２０に対する裏面電極５０（チタン層５１）の密着力は、素子領域１１において半導体基板２０に対する裏面電極５０の密着力よりも低い。スクライブ領域１２における半導体基板２０と裏面電極５０（チタン層５１）との積層構造は、素子領域１１よりも密着力の低い低密着部８０を提供している。

＜第５実施形態のまとめ＞
本実施形態によれば、スクライブ領域１２のみに低密着部８０が設けられている。低密着部８０は密着力が低いため、ダイシング時に裏面電極５０が半導体基板２０から剥離しやすい。ダイシング時において、低密着部８０における半導体基板２０の裏面２０ｂと裏面電極５０との界面には、剥離部が生じる。よって、スクライブ領域１２のみを意図的に剥離させることができる。そして、剥離により、ダイシング時に半導体基板２０に作用する応力を緩和することができる。この結果、信頼性の高い半導体装置１０を提供することができる。なお、図７では、便宜上、半導体装置１０の裏面を平坦にしている。実際は、素子領域１１のみに接合層６０を設けるため、裏面において素子領域１１に対し、スクライブ領域１２が凹となる。スクライブ領域１２が薄いため、ダイシングブレードを浅く入れることができる。これにより、ビビリが少なくなり、クラックを低減することが可能である。

（第６実施形態）
この実施形態は、先行する実施形態を基礎的形態とする変形例であり、先行実施形態の記載を援用できる。

図８は、本実施形態の半導体装置１０を示す断面図であり、図３に対応している。本実施形態では、第５実施形態に記載の構成に対し、応力緩和層７０を追加している。接合層６０は、第５実施形態同様、スクライブ領域１２には設けられず、素子領域１１のみに設けられている。応力緩和層７０は、スクライブ領域１２には設けられず、素子領域１１のみに設けられている。素子領域１１では、接合層６０および応力緩和層７０を介して、半導体基板２０の裏面２０ｂ上に裏面電極５０が積層されている。

スクライブ領域１２の構造は、第５実施形態（図７参照）と同じである。裏面電極５０のチタン層５１は、接合層６０を介さずに、半導体基板２０の裏面２０ｂ上に形成されている。これにより、スクライブ領域１２のみに、低密着部８０が形成されている。

＜第５実施形態のまとめ＞
本実施形態によれば、ダイシング時に、スクライブ領域１２において低密着部８０に剥離が生じる。スクライブ領域１２のみを意図的に剥離させることで、ダイシング時に半導体基板２０に作用する応力を緩和することができる。さらに、応力緩和層７０が、素子領域１１に形成されているため、半導体基板２０において素子領域１１側に応力が作用しても、応力緩和層７０により応力を緩和することができる。以上により、信頼性の高い半導体装置１０を提供することができる。なお、図８でも、便宜上、半導体装置１０の裏面を平坦にしている。実際は、素子領域１１のみに接合層６０および応力緩和層７０を設けるため、裏面において素子領域１１に対し、スクライブ領域１２が凹となる。スクライブ領域１２が薄いため、図７に示した構成と同様の効果が期待できる。

（他の実施形態）
この明細書および図面等における開示は、例示された実施形態に制限されない。開示は、例示された実施形態と、それらに基づく当業者による変形態様を包含する。たとえば、開示は、実施形態において示された部品および／または要素の組み合わせに限定されない。開示は、多様な組み合わせによって実施可能である。開示は、実施形態に追加可能な追加的な部分をもつことができる。開示は、実施形態の部品および／または要素が省略されたものを包含する。開示は、ひとつの実施形態と他の実施形態との間における部品および／または要素の置き換え、または組み合わせを包含する。開示される技術的範囲は、実施形態の記載に限定されない。開示されるいくつかの技術的範囲は、請求の範囲の記載によって示され、さらに請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものと解されるべきである。

明細書および図面等における開示は、請求の範囲の記載によって限定されない。明細書および図面等における開示は、請求の範囲に記載された技術的思想を包含し、さらに請求の範囲に記載された技術的思想より多様で広範な技術的思想に及んでいる。よって、請求の範囲の記載に拘束されることなく、明細書および図面等の開示から、多様な技術的思想を抽出することができる。

縦型構造の素子として、ｎチャネル型のＭＯＳＦＥＴの例を示したが、これに限定されない。裏面２０ｂをなすｎ導電型の半導体層を備えた素子であればよい。たとえば、裏面２０ｂをなすｎ導電型のコレクタ層を備えたｐチャネル型のＩＧＢＴでもよい。また、ダイオードでもよい。

ゲート電極３０がプレーナ構造の例を示したが、これに限定されない。たとえばトレンチ構造でもよい。

素子領域１１に形成されるＦＥＴセルの数は、図１に示す例に限定されない。図１よりも多くのセル数としてもよいし、図１よりも少ないセル数としてもよい。

セルの外周に形成される耐圧構造部として、ガードリング２５の例を示したが、これに限定されない。

裏面電極５０として、多層膜構造の例を示したが、これに限定されない。裏面２０ｂをなすｎ導電型の半導体層との密着力が低く、接合層６０の介在により密着力を高めることができる構成であればよい。多層膜構造としても、上記したチタン層５１、ニッケル層５２、金層５３の積層構造に限定されない。

応力緩和層７０の構成材料として、アルミニウムの例を示したが、これに限定されない。少なくとも、裏面２０ｂをなす半導体層よりヤング率が低い金属であればよい。応力緩和層７０は、単層に限定されない。多層構造の応力緩和層７０を採用してもよい。

１０、１０Ｗ…半導体装置、１１…素子領域、１２…スクライブ領域、２０…半導体基板、２０ａ…表面、２０ｂ…裏面、２１…ドレイン層（半導体層）、２２…ドリフト層、２３…ベース領域、２４…ソース領域、２５…ガードリング、３０…ゲート電極、４０…表面電極、５０…裏面電極、５１…チタン層、５２…ニッケル層、５３…金層、６０…接合層、７０…応力緩和層、８０…低密着部

Claims (7)

1. 表面（２０ａ）とは反対の面である裏面（２０ｂ）をなすｎ導電型の半導体層（２１）を含み、素子が形成された半導体基板（２０）と、
   前記素子の電極として、前記半導体基板の前記表面上に形成された表面電極（４０）および前記裏面上に形成された裏面電極（５０）と、
   ニッケルを含み、前記半導体基板と前記裏面電極との間において、前記半導体層に接触して形成された接合層（６０）と、
   前記素子が形成された素子領域（１１）および前記素子領域を取り囲むスクライブ領域（１２）のうち、少なくとも前記スクライブ領域において、前記半導体基板と前記裏面電極との間に形成された応力緩和部（７０、８０）と、
   を備える半導体装置。
2. 前記応力緩和部は、前記半導体層よりもヤング率の低い金属を材料とする応力緩和層（７０）を含む請求項１に記載の半導体装置。
3. 前記応力緩和層は、前記金属としてアルミニウムを含む請求項２に記載の半導体装置。
4. 前記接合層は、前記裏面の全面に形成されており、
   前記応力緩和層は、少なくとも前記スクライブ領域において、前記接合層と前記裏面電極との間に形成されている請求項２または請求項３に記載の半導体装置。
5. 前記接合層は、前記裏面において、前記スクライブ領域には形成されず、前記素子領域に形成されており、
   前記応力緩和部は、前記スクライブ領域において前記接合層を介さずに前記裏面上に前記裏面電極が形成されてなり、前記素子領域よりも前記半導体基板に対する前記裏面電極の密着力が低い低密着部（８０）を含む請求項１〜３いずれか１項に記載の半導体装置。
6. 前記半導体基板は、半導体チップであり、
   前記スクライブ領域は、前記半導体チップの外周縁部に設けられている請求項１〜５いずれか１項に記載の半導体装置。
7. 前記半導体基板は、半導体ウェハであり、
   前記スクライブ領域は、複数の前記素子領域を区画している請求項１〜５いずれか１項に記載の半導体装置。

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