JP7422166B2 - 作用面積を増加させたトランジスタ半導体ダイ - Google Patents

作用面積を増加させたトランジスタ半導体ダイ Download PDF

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Description

[0001]本開示は、トランジスタデバイスに関し、より詳しくは作用面積(active area)を増加させた垂直トランジスタ半導体ダイに関する。
[0002]選択的に大電流を通し、大電圧を阻止するために、パワートランジスタデバイスが使用される。ここで、パワートランジスタデバイスは、順方向伝導モードの動作時に少なくとも０．５Ａを伝導し、阻止モードの動作時に少なくとも１００Ｖを阻止するように構成されたデバイスであると定義する。パワートランジスタデバイスの例として、電界効果トランジスタ（ＦＥＴ）、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が挙げられる。パワートランジスタデバイスは、１つまたは複数のパワートランジスタ半導体ダイによって実現される。パワートランジスタ半導体ダイは、縁端領域によって囲まれたデバイス領域を備える垂直トランジスタデバイスとして実現される場合が多い。デバイス領域は、デバイスの選択的な電流伝導および電圧阻止機能を実現するために、１つまたは複数の電極に電気結合された１つまたは複数のインプラントを備えるパワートランジスタ半導体ダイの領域である。縁端領域は、パワートランジスタ半導体ダイの縁部で電界の集中を低減し、それによって低逆電圧での破壊を防ぐために設けられる。デバイス領域はパワートランジスタ半導体ダイの作用部分を形成する一方、縁端領域はパワートランジスタ半導体ダイの非作用部分を形成する。ここで、半導体ダイの領域は、デバイスが伝導モードのとき（例えば第１象限または第３象限の動作時）にデバイスにおける電流を運ぶ役割を担う場合に「作用」していると定義する。合計作用面積が電流容量に直接比例するため、パワートランジスタ半導体ダイの合計作用面積を最大化するのが一般的に望ましい。しかしながら、従来のパワートランジスタ半導体ダイの設計に関する制約のため、作用面積に割り当てられるデバイス領域の部分は限定される。
したがって、そのデバイス領域において作用面積を増加させたパワートランジスタ半導体ダイが現在必要とされる。
[0003]一実施形態において、トランジスタ半導体ダイは、ドリフト層と、第１の誘電体層と、第１の金属化層(metallization layer)と、第２の誘電体層と、第２の金属化層と、第１の複数の電極と、第２の複数の電極とを備える。第１の誘電体層は、ドリフト層上にある。第１の金属化層の少なくとも一部が第１のコンタクトパッドを実現するように、第１の金属化層は第１の誘電体層上にある。第２の誘電体層は第１の金属化層上にある。第２の金属化層の少なくとも一部が第２のコンタクトパッドを実現するように、第２の金属化層は第２の誘電体層上にある。第１の複数の電極は、ドリフト層の第１の複数の領域上にあり、第１の金属化層に結合される。第２の複数の電極はドリフト層の第２の複数の領域上にあり、第２の金属化層に結合される。第２のコンタクトパッドにおいて与えられた信号に基づいて、トランジスタ半導体ダイが第１のコンタクトパッドと第３のコンタクトパッドとの間で電流を選択的に伝導するように構成されるように、第１の複数の領域および第２の複数の領域は構成される。第２の誘電体層に第２の金属化層を設けることによって、トランジスタ半導体ダイの合計作用面積が増加する場合がある。
[0004]当業者は、添付図面に関連して好適な実施形態の以下の詳細な説明を読むことによって、本開示の範囲を理解し、その他の態様を認識するであろう。
[0005]本明細書に組み込まれ、その一部を形成する添付図面は、本開示のいくつかの態様を図示し、その説明とともに、本開示の原理を説明する役割を果たす。
[0006]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0007]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0008]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0009]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0010]本開示の一実施形態によるトランジスタ半導体ダイの断面図である。 [0011]本開示の一実施形態によるトランジスタ半導体ダイの断面図である。 [0012]図７Ａは本開示の様々な実施形態によるトランジスタ半導体ダイの性能を図示するグラフである。図７Ｂは本開示の様々な実施形態によるトランジスタ半導体ダイの性能を図示するグラフである。図７Ｃは本開示の様々な実施形態によるトランジスタ半導体ダイの性能を図示するグラフである。 [0013]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0014]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0015]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0016]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0017]本開示の一実施形態によるトランジスタ半導体ダイの全体図である。 [0018]本開示の一実施形態によるトランジスタ半導体ダイの断面図である。 [0019]本開示の一実施形態によるトランジスタ半導体ダイの断面図である。 [0020]本開示の一実施形態によるトランジスタ半導体ダイの断面図である。
[0021]以下に述べる実施形態は、当業者が実施形態を実行可能とするために必要な情報を示し、実施形態を実行する最良の態様を説明する。添付図面に照らし合わせて以下の説明を読むことによって、当業者は本開示の概念を理解し、ここで特に扱われていないそれらの概念の応用を理解するであろう。それらの概念および応用は、本開示の範囲および添付の特許請求の範囲内に含まれることを理解されたい。
[0022]様々な要素を説明するために、第１、第２、などの語がここで使用される場合があるが、それらの要素はそれらの語によって限定されるべきではないことを理解されたい。それらの語は要素間を区別するためだけに使用される。例えば、本開示の範囲内において、第１の要素が第２の要素と呼ばれる場合もあり、同様に第２の要素が第１の要素と呼ばれる場合がある。ここで使用されるように、「および／または」という語は、関連の列挙された項目のうちの１つまたは複数の任意およびすべての組み合わせを含む。
[0023]層、領域、または基板などの要素が別の要素「に」ある、または別の要素「へ」延出すると言及される場合、その別の要素に直接あることができる、またはその別の要素へ直接延出することができ、または介在要素も存在する場合があることを理解されたい。対照的に、要素が別の要素「に直接」ある、または別の要素「へ直接」延出すると言及される場合、介在要素は存在しない。同様に、層、領域または基板などの要素が別の要素「上に」ある、または別の要素「上で」延出すると言及される場合、その別の要素の上に直接ある、またはその別の要素の上で直接延出することができ、または介在要素もある場合があることを理解されたい。対照的に、要素が別の要素「上に直接」存在する、または別の要素「上で直接」延出すると言及される場合、介在要素は存在しない。要素が別の要素に「接続」または「結合」されると言及される場合、その別の要素に直接接続または結合することができ、または介在要素が存在する場合があることも理解されたい。対照的に、要素が別の要素に「直接接続」または「直接結合」されると言及される場合、介在要素は存在しない。
[0024]「下」または「上」または「上方」または「下方」または「水平」または「垂直」などの相対語は、図に示されるような、ある要素、層、または領域の、別の要素、層、または領域に対する関係を説明するためにここで使用される場合がある。これらの語および上述されたものは、図面で示された向きに加えて、デバイスの様々な向きを包含することが意図されることを理解されたい。
[0025]ここで使用される用語は、特定の実施形態を説明することを目的としたものに過ぎず、本開示を限定することは意図されない。ここで使用されるように、単数形である「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が特に明記しない限り、複数形も同様に含むことが意図される。さらに、「備える」、「備えている」、「含む」、および／または「含んでいる」という語は、ここで使用される場合、述べられた特徴、完全体、ステップ、動作、要素、および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、完全体、ステップ、動作、要素、構成要素、および／またはそのグループの存在または追加を排除しないことを理解されたい。
[0026]特に定義されない限り、ここで使用されるすべての語（技術用語および科学用語を含む）は、本開示が属する業界の当業者によって一般的に理解されるのと同様の意味を有する。さらに、ここで使用される語は、本明細書および関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、ここで明確に定義されない限り、理想化した意味または過度に形式的な意味で解釈されないことを理解されたい。
[0027]図１は、本開示の一実施形態によるトランジスタ半導体ダイ１０の上面図を示す。図示の目的のため、トランジスタ半導体ダイ１０は、ゲートコンタクトパッド１４およびいくつかのソースコンタクトパッド１６のための開口部を有するパッシベーション層１２を含む垂直の金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスである。トランジスタ半導体ダイ１０は、ドレインコンタクトパッド（不図示）がデバイスの裏側に配置された垂直電源デバイスである。ゲートコンタクトパッド１４およびソースコンタクトパッド１６は、トランジスタ半導体ダイ１０を外部サーキットリーに結合するための表面として設けられてもよい。したがって、ゲートコンタクトパッド１４およびソースコンタクトパッド１６は、確実に接続することができる最小のサイズを有してもよい。一実施形態において、ゲートコンタクトパッド１４およびソースコンタクトパッド１６のそれぞれの最小サイズは、０．４ｍｍ２である。様々な実施形態において、ゲートコンタクトパッド１４およびソースコンタクトパッド１６のそれぞれの最小サイズは、０．５ｍｍ２、０．６ｍｍ２、０．７ｍｍ２、０．８ｍｍ２、０．９ｍｍ２、および、１．０ｍｍ２以下でもよい。
[0028]図２は、パッシベーション層１２が取り除かれた、トランジスタ半導体ダイ１０の上面図である。パッシベーション層１２の下には、ゲート金属層１８と、ゲート金属層１８に結合されたゲートバイアバー(via bar)２０と、ソース金属層２２がある。以下に詳述するように、ゲート金属層１８、ゲートバイアバー２０、およびソース金属層２２は同一の金属化層によって設けられ、それによってソース金属層２２は、図示するようにゲート金属層１８およびゲートバイアバー２０の全領域を収容する開口部２４を有する必要がある。図２は、さらに、トランジスタ半導体ダイ１０のデバイス領域２６および縁端領域２８を示す。上述したように、デバイス領域２６は、デバイスの選択的な電流伝導および電圧阻止機能を実現するために、１つまたは複数の電極に電気結合された１つまたは複数のインプラントを備えるトランジスタ半導体ダイ１０の領域である。縁端領域２８は、トランジスタ半導体ダイ１０の縁部で電界の集中を低減し、それによって低逆電圧での破壊を防ぐために設けられる。
[0029]図３は、ゲート金属層１８、ゲートバイアバー２０、ソース金属層２２、およびいくつかの他の層（後述）が取り除かれたトランジスタ半導体ダイ１０の全体図である。これらの層の下には、いくつかのゲート領域３２によって分離された、いくつかのソース領域３０がある。ソース領域３０は、ソース領域３０が配置された（例えばドリフト層からの個別のエピタキシ過程を介する、またはドリフト層の注入による）ドリフト層とは異なるドープタイプおよび／またはドープ濃度を有する領域として設けられてもよい一方、ゲート領域３２は、ドリフト層のドープタイプおよび／またはドープ濃度が相対的に異なっていない、または差分量だけが異なった領域として設けられてもよい。図３に示すように、ゲート領域３２は縞として設けられるが、ゲート領域３２が図４に示すように格子状に類似して設けられてもよい。トランジスタ半導体ダイ１０の基本的な機能を実現するために、ゲートコンタクトパッド１４はゲート領域３２と電気接触している必要がある一方、ソースコンタクトパッド１６はソース領域３０と電気接触している必要がある。
[0030]図５は、本開示の一実施形態によるトランジスタ半導体ダイ１０の一部の断面図である。トランジスタ半導体ダイ１０は、基板３４と、基板３４上のドリフト層３６とを備える。ドリフト層３６の表面のいくつかのインプラント３８がソース領域３０を実現する一方、インプラント３８間のいくつかの非注入領域はゲート領域３２を実現する。いくつかのゲート電極４０のそれぞれが、ゲート電極４０が設けられたゲート領域３２のいずれかの側のインプラント３８間に延びるように、ゲート電極４０がゲート領域３２に設けられる。ゲート電極４０のそれぞれは、酸化物層４２によって、ドリフト層３６の表面から分離される。いくつかのソース電極４４のそれぞれがインプラント３８の異なるそれぞれと接触するように、ソース電極４４がソース領域３０に設けられる。ゲート金属層１８が酸化物層４２によってドリフト層３６の表面から分離されて図５に不図示の平面にあるゲート電極４０のそれぞれと結合されるように、ゲート金属層１８はドリフト層３６の表面に設けられる。ゲート電極４０をソース電極４４から電気的に絶縁された状態に保つため、誘電体層４６がゲート電極４０上に設けられる。ソース電極４４は、誘電体層４６の表面において露出される。ソース金属層２２は、ソース電極４４と接触するように誘電体層４６に設けられる。ドレイン金属層４８は、ドリフト層３６と反対側で基板３４に設けられる。
[0031]図２および図５に示すように、ソース金属層２２およびゲート金属層１８は、単一の金属化ステップにおいて（すなわち適切にパターン処理された単一の金属層として）トランジスタ半導体ダイ１０のデバイス領域２６内に設けられる。これは、ソース金属層２２およびゲート金属層１８がトランジスタ半導体ダイ１０の同一の表面／平面に設けられることを意味する。したがって、ソース金属層２２はゲート金属層１８に重なることができず、その代わりにゲート金属層１８のための開口部を有する必要がある。ゲート金属層１８のサイズに関する制約（例えばワイヤーボンディングのためのコンタクトパッドの最小サイズ）のため、ソース金属層２２の被覆は、トランジスタ半導体ダイ１０のデバイス領域２６内に限定される。図５に示すように、ソース金属層２２の下の領域は、ソース金属層２２からドレイン金属層４８へドリフト層３６によって電流が運ばれる作用面積である。ゲート金属層１８の下のドリフト層３６は電流を運ぶことができないため、ゲート金属層１８の下の領域は非作用面積である。したがって、デバイス領域２６の合計作用面積、したがってトランジスタ半導体ダイ１０の合計電流容量は、ダイの所与のサイズに対して限定される場合がある。
[0032]ここで、図６は、本開示の他の実施形態によるトランジスタ半導体ダイ１０の断面図である。図６に示すトランジスタ半導体ダイ１０は、図５に示すトランジスタ半導体ダイ１０と非常に類似しているが、誘電体層４６上に追加誘電体層５０をさらに備える。特に、ゲート電極４０およびソース電極４４はドリフト層３６の表面に設けられ、ゲート電極４０がソース電極４４から電気的に絶縁されてソース電極４４が誘電体層４６の表面において露出されるように、誘電体層４６はゲート電極４０およびソース電極４４上に設けられ、ソース金属層２２は誘電体層４６上に設けられ、追加誘電体層５０は誘電体層４６およびソース金属層２２上に設けられ、ゲート金属層１８は追加誘電体層５０上に設けられる。ゲート金属層１８は誘電体層４６および追加誘電体層５０（図６に不図示の平面に接続される）を通って延びる１つまたは複数のバイア５２によって、ゲート電極４０に電気的に結合される。図示するように、追加誘電体層５０を設けることによって、ゲート金属層１８の少なくとも一部がソース金属層２２に重なることが可能となる。１つまたは複数のバイア５２は、ゲート金属層１８の合計面積と比較して非常に小さい。したがって、ソース金属層２２において非常に小さい開口部のみが必要とされ、ソース金属層２２によって被覆された合計面積は、それによって増える。上述したように、ソース金属層２２の下の領域は、トランジスタ半導体ダイ１０の作用面積であるため、これは、トランジスタ半導体ダイの合計作用面積、したがって電流容量を効果的に増加させる。要するに、トランジスタ半導体ダイ１０のデバイス領域２６の合計非作用面積は、ゲート金属層１８の合計面積よりも小さい場合があり、いくつかの実施形態において、以前は不可能であったが、ゲートコンタクトパッド１４の合計面積よりも小さい場合がある。
[0033]トランジスタ半導体ダイ１０の作用面積を増加させることによって、所与のサイズに対する電流容量が増加可能となる。もしくは、トランジスタ半導体ダイ１０の作用面積を増加させることによって、電流容量を犠牲にせずに、ダイのサイズを小さくすることができる。その結果、トランジスタ半導体ダイ１０の作製時に、所与のウェーハのための追加のチップを設けることが可能となる。ここで説明する例はＭＯＳＦＥＴデバイスを実現するトランジスタ半導体ダイ１０に基本的に関係するが、ここで説明される原理は、電界効果トランジスタ（ＦＥＴ）デバイス、バイポーラ接合トランジスタ（ＢＪＴ）デバイス、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）デバイス、または２つ以上の上位接点(top-level contact)を有する任意の他の種類の垂直トランジスタデバイスを実現するトランジスタ半導体ダイ１０に等しく該当する。これを念頭におくと、ゲートコンタクトパッド１４は第１のコンタクトパッドとして汎用的に言及されてもよく、ソースコンタクトパッド１６は第２のコンタクトパッドとして汎用的に言及されてもよく、ソース金属層２２は第１の金属化層として汎用的に言及されてもよく、ゲート金属層１８は第２の金属化層として汎用的に言及されてもよく、ソース領域３０は第１の領域組として汎用的に言及されてもよく、ゲート領域は第２の領域組として汎用的に言及されてもよい。
[0034]一実施形態において、基板３４およびドリフト層３６は、炭化ケイ素である。基板３４およびドリフト層３６に炭化ケイ素を使用することによって、ケイ素などの従来の材料系を使用した場合と比較すると、トランジスタ半導体ダイ１０の性能を顕著に向上する場合がある。図示しないが、インプラント３８は、トランジスタ半導体ダイ１０の選択的な電流伝導および電圧阻止機能を実現するために必要に応じて、いくつかの異なる注入領域を備えてもよい。誘電体層４６および追加誘電体層５０は、代替として、例えばＡｌ２Ｏ３およびＳｉＯ２からなる１つまたは複数の層を備えてもよい。他の実施形態において、誘電体層４６および追加誘電体層５０は、代替として、例えばＳｉ３Ｎ４およびＳｉＯ２からなる１つまたは複数の層を備えてもよい。一般に、誘電体層４６および追加誘電体層５０は、任意の適切な誘電材料（例えばバンドギャップが大きく（＞～５ｅＶ）、誘電率が比較的低い誘電材料）を含んでもよい。誘電体層４６および追加誘電体層５０は、同一または異なる材料を含んでもよい。Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２または任意の他の適切な材料を含む追加のパッシベーション層は、材料間の相互作用を避けるために必要に応じて、誘電体層４６および追加誘電体層５０と交互配置されてもよい。パッシベーション層１２は、様々な実施形態において、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２または任意の他の適切な材料を含んでもよい。
[0035]図７Ａは、ソース金属層２２上へのゲート金属層１８の移動に起因する、トランジスタ半導体ダイ１０に対する電流容量の改善を図示するグラフである。実線は、電流容量と、図５に示すコンタクトパッドの配置に対する改善がないトランジスタ半導体ダイ１０のサイズとの間の関係を示す。破線は、トランジスタ半導体ダイ１０の電流容量と、図６を参照して上述した改善との同じ関係を示す。グラフは、定格阻止電圧(constant rated blocking voltage)（例えば１２００Ｖ）を前提とする。図示するように、トランジスタ半導体ダイ１０の電流容量における改善は、ダイのサイズにかかわらず実現される。上述したように、これは、デバイス領域２６の作用面積の増加に起因する。
[0036]図７Ｂは、ソース金属層２２上へのゲート金属層１８の移動に起因する、トランジスタ半導体ダイ１０に対する電流容量における改善をさらに示すグラフである。このグラフは、（図５に示すトランジスタ半導体ダイなど、改善がないトランジスタ半導体ダイと比較した場合の）電流容量の増加率と、トランジスタ半導体ダイ１０の定格電流との関係を示す。図示するように、トランジスタ半導体ダイ１０の電流容量が増加する比率は、トランジスタ半導体ダイ１０の定格電流と反比例関係にある。これは、トランジスタ半導体ダイ１０の定格電流が増加するにつれて、全体的なサイズも大きくなるためである。したがって、ソース金属層２２上へのゲート金属層１８の移動の結果として改善された作用面積は、デバイスの合計作用面積の比率を小さくし、それによって、それらの改善の使用によってみられる電流容量の比率の増加を減らす。図７Ｂは、ここで説明した改善に起因してデバイス性能の最大の改善が低定格電流においてみられることを示す。
[0037]図７Ｃは、ソース金属層２２上へのゲート金属層１８の移動に起因するトランジスタ半導体ダイ１０に対する電流容量の改善をさらに示すグラフである。このグラフは、（図５に示すトランジスタ半導体ダイなど、改善がないトランジスタ半導体ダイと比較した場合の）電流容量の増加率と、トランジスタ半導体ダイ１０の定格電圧との関係を示す。図示するように、トランジスタ半導体ダイ１０の電流容量が増加する比率は、トランジスタ半導体ダイ１０の定格電圧と正の関係にある。図示するグラフは、トランジスタ半導体ダイ１０の一定サイズを前提とする。電流容量の増加率と定格電圧との関係は、トランジスタ半導体ダイ１０の定格電圧が増加するにつれて、縁端領域２８のサイズも増加するという事実に起因する。したがって、ソース金属層２２上へのゲート金属層１８の移動の結果として改善された作用面積がデバイスの合計作用面積の比率を大きくするように、デバイス領域２６のサイズが減少し、それによってそれらの改善の使用によってみられる電流容量の比率の増加を増やす。図７Ｃは、所与のチップサイズに対するデバイス性能の最大の改善が高定格電圧においてみられることを示す。
[0038]図８は、本開示の一実施形態によるトランジスタ半導体ダイ１０の全体図である。特に、図８は、ゲート金属層１８および追加誘電体層５０が取り除かれたトランジスタ半導体ダイ１０を示す図である。追加誘電体層５０の下では、ソース金属層２２が露出される。ゲートバイアバー２０は、図８に示す実施形態でも依然として存在する。第１の破線枠５４は、ゲート金属層１８が設けられた領域を示す。この領域は、ゲートコンタクトパッド１４の範囲に対応する場合があり、またはゲートコンタクトパッド１４の範囲を越えて拡大する場合がある。すなわち、ゲート金属層１８の全体は、ゲートコンタクトパッド１４としてパッシベーション層１２を通って露出される場合があり、またはゲート金属層１８の一部のみがゲートコンタクトパッド１４を構成するようにゲート金属層１８の一部がパッシベーション層１２によって被覆されてもよい。図示するように、ゲート金属層１８の一部は、ゲートバイアバー２０に重なっており、それによってゲートコンタクトパッド１４が、ゲートバイアバーと結合されたゲート電極４０に接触できる。第２の破線枠５６Ａおよび第３の破線枠５６Ｂは、ソースコンタクトパッド１６の領域を示す。ゲートバイアバー２０はドリフト層３６の表面に依然として配置され、したがってソース金属層２２はゲートバイアバー２０を収容するサイズを有する開口部５８を有する必要が依然としてある。ただし、ゲートバイアバー２０の全体サイズは、従来のゲートコンタクトパッドよりも大幅に小さい。したがって、トランジスタ半導体ダイ１０のデバイス領域２６内の作用面積のサイズは、顕著に増加することができる。
[0039]図９は、本開示の一実施形態によるトランジスタ半導体ダイ１０の全体図である。特に、図９は、ゲート金属層１８および追加誘電体層５０が取り除かれたトランジスタ半導体ダイ１０を示す図である。追加誘電体層５０の下では、ソース金属層２２が露出される。ゲートバイアバー２０は、図９に示す実施形態では取り除かれ、いくつかのゲートコンタクトバイア６０と置き換えられる。このゲートコンタクトバイア６０は、誘電体層４６および追加誘電体層５０を通って延出して１つ以上の下方のゲート電極４０に接触し、さらにドリフト層３６の表面で互いに結合される（例えば、上記で示したような格子構成）。第１の破線枠５４は、ゲート金属層１８が設けられた領域を示す。図示するように、ゲート金属層１８の一部はゲートコンタクトバイア６０に重なり、それによってゲートコンタクトパッド１４をゲート電極４０に接続する。第２の破線枠５６Ａおよび第３の破線枠５６Ｂは、ソースコンタクトパッド１６の領域を示す。ゲートコンタクトバイア６０は、ゲートバイアバー２０よりもさらに小さい面積を有してもよい。したがって、ゲートコンタクトパッド１４からゲート電極４０への接続部分を収容するための、ソース金属層２２の開口部６０の合計サイズは、さらに小さくしてもよく、それによってトランジスタ半導体ダイ１０のデバイス領域２６内の作用面積をさらに増加させる。
[0040]ゲートコンタクトパッド１４と下方のゲート電極４０との間の接続部のサイズが減少するにつれて、トランジスタ半導体ダイ１０のゲート抵抗が増加する場合がある。したがって、ゲートコンタクトパッド１４のサイズおよび形状、ゲート金属層１８、ゲートコンタクトバイア６０の数および配置は、トランジスタ半導体ダイ１０のゲート抵抗を最小限にしながら、同時に、図１０および図１１に示すようにデバイス領域２６の作用部分を最大限にするように構成されてもよい。図１０および図１１において、第１の破線枠５４は、ゲートコンタクトバイア６０上のゲート金属層１８の配置を示す。ゲートコンタクトパッド１４は、上述したようにゲート金属層１８の全部または一部と対応してもよい。第２の破線枠５６Ａおよび第３の破線枠５６Ｂは、上記と同様に、ソースコンタクトパッド１６の領域を示す。図１１において、第４の破線枠５６Ｃおよび第５の破線枠５６Ｄは、設けられてもよいソースコンタクトパッド１６の追加領域を示す。
[0041]トランジスタ半導体ダイ１０のデバイス領域２６の作用部分を最大化することに加えて、さらなる特徴を実現するために、追加誘電体層５０も使用されてもよい。ここで、図１２は、本開示の一実施形態による、トランジスタ半導体ダイ１０の全体図である。特に、図１２は、パッシベーション層１２が取り除かれたトランジスタ半導体ダイ１０を示す図である。パッシベーション層１２の下には、ゲートコンタクトパッド１４およびソースコンタクトパッド１６が露出した追加誘電体層５０がある。それらのコンタクトパッドに加えて、追加誘電体層５０にいくつかのセンサコンタクトパッド６２が設けられる。センサコンタクトパッド６２は、例えば、温度センサ、歪みセンサ、または電流センサなどの任意の種類のセンサでもよいセンサ６４に結合される。センサ６４は、追加誘電体層５０の表面にも配置されてもよく、または誘電体層４６上、ドリフト層３６上、またはドリフト層３６中など、積層のさらに下方に配置されてもよい。センサ６４がドリフト層３６中に配置される場合、デバイス領域２６の合計作用面積から差し引かれてもよい。ただし、センサ６４は、デバイス領域２６のサイズと比較して一般に非常に小さく、したがってドリフト層３６中へのセンサの配置は、結果としてデバイス領域２６の作用面積をわずかに減少させることにとどまる。一般に、センサコンタクトパッド６２はセンサ６４自体よりも大幅に大きく、センサコンタクトパッド６２がソース金属層２２の上方に配置可能であるため、デバイス領域２６の作用面積に対する、トランジスタ半導体ダイ１０への１つまたは複数のセンサの組み込みの影響は最小限となる。センサコンタクトパッド６２は、いくつかの実施形態において、ゲート金属層１８と同一の金属化層によって（同一の金属化ステップにおいて）形成されてもよい。
[0042]図１３は、本開示の一実施形態によるトランジスタ半導体ダイ１０の断面図である。図１３に示すトランジスタ半導体ダイ１０は、センサコンタクトパッド６２が追加誘電体層５０の表面に示されることを除いて、図６に示すトランジスタ半導体ダイ１０と非常に類似する。センサ６４は追加誘電体層５０でセンサコンタクトパッド６２の後方に配置される場合があるため、センサ６４は図１３において不図示である。
[0043]図１４は、本開示の他の実施形態によるトランジスタ半導体ダイ１０の断面図である。図１４に示すトランジスタ半導体ダイ１０は、センサコンタクトパッド６２がセンサコンタクトバイア６６によってドリフト層３６中に配置されたセンサ６４と結合されることを除いて、図１３に示すトランジスタ半導体ダイ１０と非常に類似する。センサ６４が任意の種類の半導体デバイスであることが可能なように、センサ６４はドリフト層３６中に１つまたは複数の注入領域を有してもよい。センサ６４は、温度、歪み、電流、電圧、または任意の他の所望のパラメータを計測するために使用されてもよい。上述したように、センサコンタクトパッド６２は、一般に、センサ６４およびセンサコンタクトバイア６６よりも大きい注入面積が必要である。センサコンタクトパッド６２が少なくとも部分的にソース金属層２２に重なるように追加誘電体層５０にセンサコンタクトパッド６２を設けることは、したがって、そのデバイス領域２６の作用面積に対する、トランジスタ半導体ダイ１０にセンサ６４を設けることによる影響を低減する。センサ６４がドリフト層３６中に示されるが、センサ６４はドリフト層３６の上方または下方のいずれかの位置に配置されてもよく、本開示の原理の範囲内において、任意の数のバイアおよび介在金属層を使用して結合されてもよい。
[0044]図１５は、本開示の他の実施形態によるトランジスタ半導体ダイ１０の断面図である。このトランジスタ半導体ダイ１０は、誘電体層４６と追加誘電体層５０との間に第１の介在層６８Ａと、追加誘電体層５０とゲート金属層１８との間に第２の介在層６８Ｂとをさらに備えることを除いて、図６に示すトランジスタ半導体ダイ１０と非常に類似する。第１の介在層６８Ａおよび第２の介在層６８Ｂは、誘電体層４６、追加誘電体層５０、ゲート金属層１８、およびソース金属層２２の間の化学的相互作用を減らす場合がある。これは、追加誘電体層５０が良好な誘電特性を得るために焼き締めを必要とする場合があるため、重要である。第１の介在層６８Ａおよび第２の介在層６８Ｂは、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮ、ＳｉＯ２、それらの材料の変形層、または任意の他の適切な材料の変形層を含んでもよい。上述したように、誘電体層４６および追加誘電体層５０は、ＳｉＯ２または任意の他の適切な材料を含んでもよい。図示するように、１つまたは複数のバイア５２のための開口部が形成された後に、第２の介在層６８Ｂが設けられてもよい。したがって、第２の介在層６８Ｂが１つまたは複数のバイア５２、誘電体層４６、追加誘電体層５０の金属間の化学的相互作用を減らすように、第２の介在層６８Ｂは、１つまたは複数バイア５２の縁部に沿って設けられてもよい。１つまたは複数のバイア５２はゲート金属層１８と同一または異なる単一の導電性金属を含んでもよく、または１つまたは複数のバイア５２の壁部に沿って化学的または拡散障壁層を形成するために必要とされるような様々な金属の積層を含んでもよい。
[0045]図１５は、さらに、ゲート金属層１８上にパッシベーション層１２を示す図である。パッシベーション層１２は、周囲の環境からトランジスタ半導体ダイ１０を保護する場合がある。パッシベーション層１２は、Ｓｉ２Ｎ４、Ａｌ２Ｏ３、ＳｉＯ２、それらの材料が交互に重なった層、または任意の他の適切な材料が交互に重なった層を含んでもよい。
[0046]トランジスタ半導体ダイ１０は、順方向伝導モードの動作時に少なくとも０．５Ａを伝導し、阻止モードの動作時に少なくとも１００Ｖを阻止するように構成されたパワー半導体ダイでもよい。様々な実施形態において、トランジスタ半導体ダイ１０は、順方向伝導モードの動作時に、少なくとも１．０Ａ、少なくとも２．０Ａ、少なくとも３．０Ａ、少なくとも４．０Ａ、少なくとも５．０Ａ、少なくとも６．０Ａ、少なくとも７．０Ａ、少なくとも８．０Ａ、少なくとも９．０Ａ、および少なくとも１０．０Ａを伝導するように構成されてもよい。トランジスタ半導体ダイ１０は、阻止モードの動作時に、少なくとも２５０Ｖ、少なくとも５００Ｖ、少なくとも７５０Ｖ、少なくとも１ｋＶ、少なくとも１．５ｋＶ、および少なくとも２．０ｋＶを阻止するように構成されてもよい。
[0047]当業者は、本開示の好適な実施形態に対する改良および修正を認識するであろう。そのような改良および修正のすべては、ここで開示された概念の範囲内および以下に記載する特許請求の範囲内であると考慮される。

Claims (31)

  1. トランジスタ半導体ダイであって、
    ドリフト層と、
    前記ドリフト層上の第１の誘電体層と、
    前記第１の誘電体層上の第１の金属化層であり、前記第１の金属化層の少なくとも一部が第１のコンタクトパッドを提供する第１の金属化層と、
    前記第１の金属化層上の第２の誘電体層と、
    前記第２の誘電体層上の第２の金属化層であり、前記第２の金属化層の少なくとも一部が第２のコンタクトパッドを提供するようにする第２の金属化層と、
    前記第１の金属化層に電気的に結合される第１の複数の電極と、
    前記第２の金属化層に電気的に結合される第２の複数の電極であり、前記トランジスタ半導体ダイが前記第２のコンタクトパッドにおいて与えられた信号に基づいて前記第１のコンタクトパッドと第３のコンタクトパッドとの間に選択的に電流を伝導するように構成されるようにする第２の複数の電極と、
    前記第１の金属化層と前記第２の誘電体層の間の介在層と
    を備えるトランジスタ半導体ダイ。
  2. 請求項１に記載のトランジスタ半導体ダイであって、
    前記第１の誘電体層、前記第２の誘電体層、および前記介在層は、ＳｉＯ２、Ａｌ２Ｏ３、およびＳｉ３Ｎ４のうちの１つまたは複数を含み、
    前記介在層は、前記第１の誘電体層および前記第２の誘電体層とは異なる材料を含む、
    トランジスタ半導体ダイ。
  3. 前記第２の誘電体層と前記第２の金属化層との間に追加介在層をさらに備える、請求項１に記載のトランジスタ半導体ダイ。
  4. 請求項３に記載のトランジスタ半導体ダイであって、
    前記第１の誘電体層、前記第２の誘電体層、前記介在層、および前記追加介在層は、ＳｉＯ２、Ａｌ２Ｏ３、およびＳｉ３Ｎ４のうちの１つまたは複数を含み、
    前記介在層は、前記第１の誘電体層および前記第２の誘電体層とは異なる材料を含み、前記追加介在層は、前記第１の誘電体層および前記第２の誘電体層とは異なる材料を含む、トランジスタ半導体ダイ。
  5. 前記トランジスタ半導体ダイは、順方向伝導モードの動作時に前記第１のコンタクトパッドと前記第３のコンタクトパッドとの間で０．５Ａを上回るものを伝導し、阻止モードの動作時に前記第１のコンタクトパッドと前記第３のコンタクトパッドとの間で１００Ｖを上回るものを阻止するように構成される、請求項１に記載のトランジスタ半導体ダイ。
  6. 前記ドリフト層は炭化ケイ素を含む、請求項１に記載のトランジスタ半導体ダイ。
  7. 前記第２の金属化層上にパッシベーション層をさらに備え、前記第１のコンタクトパッドおよび前記第２のコンタクトパッドが前記パッシベーション層を通して露出されるようにする、請求項１に記載のトランジスタ半導体ダイ。
  8. 前記トランジスタ半導体ダイは、金属－酸化物－半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項１に記載のトランジスタ半導体ダイ。
  9. 前記トランジスタ半導体ダイは、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）である、請求項１に記載のトランジスタ半導体ダイ。
  10. 前記トランジスタ半導体ダイは、バイポーラ接合トランジスタである、請求項１に記載のトランジスタ半導体ダイ。
  11. 前記第３のコンタクトパッドがドリフト層に対して前記第１のコンタクトパッドおよび前記第２のコンタクトパッドとは反対側に存在するように、前記トランジスタ半導体ダイが垂直トランジスタデバイスを実現する、請求項１に記載のトランジスタ半導体ダイ。
  12. 前記第３のコンタクトパッドが前記第１のコンタクトパッドに隣り合った前記第１の誘電体層に存在するように、前記トランジスタ半導体ダイは水平トランジスタデバイスを実現する、請求項１に記載のトランジスタ半導体ダイ。
  13. 縁端領域と、
    前記縁端領域内のデバイス領域と、をさらに備え、前記デバイス領域内の合計非作用面積は前記第２のコンタクトパッドの面積より小さい、
    請求項１に記載のトランジスタ半導体ダイ。
  14. 前記第２の金属化層は、前記第１の誘電体層および前記第２の誘電体層を通って１つまたは複数のバイアによって前記第２の複数の電極と結合される、請求項１に記載のトランジスタ半導体ダイ。
  15. 前記第２の誘電体層に１つまたは複数のセンサコンタクトパッドをさらに備える、請求項１に記載のトランジスタ半導体ダイ。
  16. 前記１つまたは複数のセンサコンタクトパッドは前記第２の誘電体層上のセンサに結合される、請求項１５に記載のトランジスタ半導体ダイ。
  17. 前記センサは、温度センサ、歪みセンサ、および電流センサのうちの１つまたは複数である、請求項１６に記載のトランジスタ半導体ダイ。
  18. 前記１つまたは複数のセンサコンタクトパッドは、前記第１の誘電体層および前記第２の誘電体層を介して、１つまたは複数のバイアによってドリフト層中のセンサに結合される、請求項１５に記載のトランジスタ半導体ダイ。
  19. 前記センサは、温度センサ、歪みセンサ、および電流センサのうちの１つまたは複数である、請求項１８に記載のトランジスタ半導体ダイ。
  20. 前記１つまたは複数のセンサコンタクトパッドの少なくとも一部は、前記第１の金属化層に重なる、請求項１５に記載のトランジスタ半導体ダイ。
  21. 前記第１のコンタクトパッドの面積は少なくとも０．４ｍｍ２である、請求項１５に記載のトランジスタ半導体ダイ。
  22. 前記第２の金属化層の少なくとも一部は前記第１の金属化層に重なる、請求項１に記載のトランジスタ半導体ダイ。
  23. 前記第１の誘電体層および前記第２の誘電体層は、ＳｉＯ２、Ａｌ２Ｏ３、およびＳｉ３Ｎ４のうちの１つまたは複数を含む、請求項１に記載のトランジスタ半導体ダイ。
  24. 前記第１の誘電体層は、前記第２の誘電体層とは異なる材料を含む、請求項２３に記載のトランジスタ半導体ダイ。
  25. 前記トランジスタ半導体ダイは垂直トランジスタデバイスである、請求項１に記載のトランジスタ半導体ダイ。
  26. トランジスタ半導体ダイであって、
    ドリフト層と、
    前記ドリフト層上の第１の誘電体層と、
    前記第１の誘電体層上の第１の金属化層であり、前記第１の金属化層の少なくとも一部が第１のコンタクトパッドを提供する第１の金属化層と、
    前記第１の金属化層上の第２の誘電体層と、
    前記第２の誘電体層上の第２の金属化層であり、前記第２の金属化層の少なくとも一部が第２のコンタクトパッドを提供するようにする第２の金属化層と、
    前記第１の誘電体層の表面と、同一平面上に表面がある第１の複数の電極であって、前記第１の複数の電極の前記表面は、前記第１の金属化層に電気的に結合される、第１の複数の電極と、
    前記第２の金属化層に電気的に結合される第２の複数の電極であり、前記トランジスタ半導体ダイが前記第２のコンタクトパッドにおいて与えられた信号に基づいて前記第１のコンタクトパッドと第３のコンタクトパッドとの間に選択的に電流を伝導するように構成されるようにする第２の複数の電極と、
    前記第１の金属化層と前記第２の誘電体層の間の介在層と
    を備える、トランジスタ半導体ダイ。
  27. 前記第１のコンタクトパッドの面積は少なくとも０．４ｍｍ２である、請求項２６に記載のトランジスタ半導体ダイ。
  28. 前記トランジスタ半導体ダイは、順方向伝導モードの動作時に前記第１のコンタクトパッドと前記第３のコンタクトパッドとの間で０．５Ａを上回るものを伝導し、阻止モードの動作時に前記第１のコンタクトパッドと前記第３のコンタクトパッドとの間で１００Ｖを上回るものを阻止するように構成される、請求項２６に記載のトランジスタ半導体ダイ。
  29. 前記トランジスタ半導体ダイは垂直半導体デバイスである、請求項２６に記載のトランジスタ半導体ダイ。
  30. 前記第１のコンタクトパッド、前記第２のコンタクトパッド、および前記第３のコンタクトパッドのうちの１つまたは複数に結合された１つ又は複数の領域を含むデバイス領域と、
    縁端領域をさらに含み、前記デバイス領域は前記縁端領域内にある、請求項２６に記載のトランジスタ半導体ダイ。
  31. トランジスタ半導体ダイであって、
    基板と、
    前記基板上のドリフト層と、
    前記ドリフト層上の第１の誘電体層と、
    前記第１の誘電体層上の第１の金属化層であり、前記第１の金属化層の少なくとも一部が第１のコンタクトパッドを提供する第１の金属化層と、
    前記第１の金属化層上の第２の誘電体層と、
    前記第２の誘電体層上の第２の金属化層であり、前記第２の金属化層の少なくとも一部が第２のコンタクトパッドを提供する第２の金属化層と、
    垂直トランジスタデバイスが形成されるように、デバイス領域内の前記ドリフト層中の１つまたは複数の注入領域と、
    前記トランジスタ半導体ダイと一体化したセンサと、
    前記センサに電気的に結合されたセンサコンタクトパッドと、を備え、前記デバイス領域内の合計非作用面積は前記センサコンタクトパッドの面積より小さく、
    前記センサは、温度センサおよび歪みセンサの一つであり、
    前記センサコンタクトパッドは前記第１の誘電体層および前記第２の誘電体層のうち一方の上に配置される、
    トランジスタ半導体ダイ。
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