JP2014027076A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2014027076A
JP2014027076A JP2012165401A JP2012165401A JP2014027076A JP 2014027076 A JP2014027076 A JP 2014027076A JP 2012165401 A JP2012165401 A JP 2012165401A JP 2012165401 A JP2012165401 A JP 2012165401A JP 2014027076 A JP2014027076 A JP 2014027076A
Authority
JP
Japan
Prior art keywords
semiconductor device
film
conductive film
source
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012165401A
Other languages
English (en)
Inventor
Koichi Murakawa
浩一 村川
Toshinori Okubo
寿紀 大久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012165401A priority Critical patent/JP2014027076A/ja
Publication of JP2014027076A publication Critical patent/JP2014027076A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】ソース電極の表面に凹凸が形成されることを抑制する。
【解決手段】ソース層ＳＯＵは、基板ＳＵＢ２の第１面に形成されている。ドレイン層ＤＲＮは、基板ＳＵＢ２の第２面（図中下側の面）に形成されている。層間絶縁膜ＩＳＬは、基板ＳＵＢ２の第１面上に形成されている。ソースコンタクトＳＣＯＮは、層間絶縁膜ＩＳＬに埋め込まれており、ソース層ＳＯＵに接続している。導電膜ＣＮＬ１は、層間絶縁膜ＩＳＬ上およびソースコンタクトＳＣＯＮ上に形成されている。ソース電極ＳＯＥは、導電膜ＣＮＬ１上に形成されている。本実施形態によれば、層間絶縁膜ＩＳＬ及びソースコンタクトＳＣＯＮ上には、導電膜ＣＮＬ１が形成されているため、ソース電極ＳＯＥの表面が凹凸になることを抑制できる。
【選択図】図２

Description

本発明は、半導体装置に関し、特に縦型のトランジスタを有する半導体装置に適用可能な技術である。
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタは、基板のうちソースが形成されている面の上に、層間絶縁膜及びソース電極を有している。特許文献１に記載の技術では、ソース電極とソースは、層間絶縁膜に埋め込まれたタングステンプラグによって接続されている。
縦型のトランジスタに求められる特性の一つに、電流を流すときの抵抗（オン抵抗）を低くすることがある。オン抵抗を低くする方法の一つに基板を薄くすることがある。しかし、基板を薄くすると、基板が反る可能性が出てくる。これに対して特許文献２に記載の技術は、基板のうちゲート電極及びソースが形成されている面の上に、タングステン系バリアメタル膜を形成することが記載されている。
また特許文献３には、ソース電極とソースをつなぐタングステンプラグの底面及び側面を、バリアメタル膜で覆うことが記載されている。特許文献３において、バリアメタル膜は、タングステンプラグが埋め込まれている層間絶縁膜上にも形成されている。なお、バリアメタル膜としては、Ｔｉ及びＴｉＮをこの順に積層した膜や、ＴｉＷが例示されている。
特開２００９−２３８８７２号公報 特開２０１０−２７２６７６号公報 特開２０１１−１９９１０９号公報
上記したように、縦型のトランジスタは、ソースが形成されている面の上に、層間絶縁膜及びソース電極を有している。層間絶縁膜には、コンタクトが埋め込まれている。このため、ソース電極のうちコンタクトの上に位置する部分の表面には凹凸が形成されやすい。
一方、ソース電極は、ボンディングワイヤや導体膜などの接続部材が接続される。ソース電極の表面に凹凸があると、ソース電極に接続部材を接続するときにソース電極の特定の領域に力が集中する可能性が出てくる。この場合、ソース電極の下方に位置するトランジスタが壊れる可能性がある。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、半導体基板の第１面にはソース層及びゲート電極が形成されており、半導体基板の第２面には、ドレイン層が形成されている。半導体基板の第１面上には、層間絶縁膜及びソースコンタクトが形成されている。層間絶縁膜及びソースコンタクト上には、導電膜が形成されている。そして導電膜上には、ソース電極が形成されている。
前記一実施の形態によれば、ソース電極の表面に凹凸が形成されることを抑制できる。
第１の実施形態に係る半導体装置の平面図である。 図１のＡ−Ａ´断面図である。 半導体装置の製造方法の一例を説明するための断面図である。 半導体装置の製造方法の一例を説明するための断面図である。 半導体装置の製造方法の一例を説明するための断面図である。 半導体装置の製造方法の一例を説明するための断面図である。 半導体装置を配線基板上に実装する方法の第１例を示す図である。 半導体装置を配線基板上に実装する方法の第２例を示す図である。 半導体装置を配線基板上に実装する方法の第３例を示す図である。 実施形態の効果を説明するための図である。 実施形態の効果を説明するための図である。 図１の変形例を示す平面図である。 図１の変形例を示す平面図である。 図１の変形例を示す平面図である。 図１の変形例を示す平面図である。 図２の変形例を示す平面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 図１８の変形例を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの平面図である。図２は、図１のＡ−Ａ´断面図である。半導体装置ＳＤは、縦型トランジスタであり、図２に示すように、基板ＳＵＢ２、ゲート電極ＧＴＥ、ソース層ＳＯＵ、ドレイン層ＤＲＮ、層間絶縁膜ＩＳＬ、ソースコンタクトＳＣＯＮ、導電膜ＣＮＬ１、及びソース電極ＳＯＥを有している。基板ＳＵＢ２は、シリコンなどの半導体によって形成されている。ゲート電極ＧＴＥは、基板ＳＵＢ２の第１面（図中上側の面）に形成されている。ソース層ＳＯＵは、基板ＳＵＢ２の第１面に形成されている。ドレイン層ＤＲＮは、基板ＳＵＢ２の第２面（図中下側の面）に形成されている。層間絶縁膜ＩＳＬは、基板ＳＵＢ２の第１面上に形成されている。ソースコンタクトＳＣＯＮは、層間絶縁膜ＩＳＬに埋め込まれており、ソース層ＳＯＵに接続している。導電膜ＣＮＬ１は、層間絶縁膜ＩＳＬ上およびソースコンタクトＳＣＯＮ上に形成されている。ソース電極ＳＯＥは、導電膜ＣＮＬ１上に形成されている。本実施形態によれば、層間絶縁膜ＩＳＬ及びソースコンタクトＳＣＯＮ上には、導電膜ＣＮＬ１が形成されているため、ソース電極ＳＯＥの表面が凹凸になることを抑制できる。以下、詳細に説明する。
なお、以下の説明において、ドレイン層ＤＲＮ及びソース層ＳＯＵをｎ型の不純物層とする。ただし、ドレイン層ＤＲＮ及びソース層ＳＯＵは、ｐ型の不純物層であっても良い。この場合、各構成の導電型は、以下の説明とは逆になる。
まず、図２を用いて、半導体装置ＳＤの断面構造を説明する。
本実施形態において、基板ＳＵＢ２の厚さは、例えば２００μｍ以下である。なお、基板ＳＵＢ２の厚さは、例えば４０μｍ以上である。基板ＳＵＢ２は、基板ＳＵＢ１上にエピタキシャル層ＥＰＩを成長させたものである。基板ＳＵＢ１は、例えばバルクのシリコン基板であり、エピタキシャル層ＥＰＩは、例えばシリコンのエピタキシャル層である。基板ＳＵＢ１は、例えばｎ＋型であり、ドレイン層ＤＲＮとして機能する。
基板ＳＵＢ１のうちエピタキシャル層ＥＰＩが形成されていない面には、ドレイン電極ＤＲＥが形成されている。ドレイン層ＤＲＮは、例えば、基板ＳＵＢ１に、Ｔｉ層、Ｎｉ層、及びＡｇ層をこの順に積層することにより形成されている。Ｔｉ層の厚さは、例えば５０ｎｍ以上１００ｎｍ以下であり、Ｎｉ層の厚さは、例えば１５０ｎｍ以上２５０ｎｍ以下であり、Ａｇ層の厚さは、例えば３５０ｎｍ以上５５０ｎｍ以下である。ただし、ドレイン層ＤＲＮの構造は、これに限定されない。例えばドレイン層ＤＲＮは、Ｔｉ層、Ｎｉ層、及びＡｕ層をこの順に積層したものであってもよい。
エピタキシャル層ＥＰＩは、ｎ型層ＲＤＬ、ｐ型ベース層ＢＳＥ、及びソース層ＳＯＵを有している。ｎ型層ＲＤＬは、基板ＳＵＢ１よりも不純物濃度が低い。ｐ型ベース層ＢＳＥは、ｎ型層ＲＤＬの表層にｐ型の不純物を注入することにより、形成されている。ｐ型ベース層ＢＳＥは、コンタクト（図示せず）を介してソース電極ＳＯＥに接続している。
ソース層ＳＯＵは、ｐ型ベース層ＢＳＥの表層にｎ型の不純物を注入することにより形成されている。ソース層ＳＯＵはｎ＋層であり、その不純物濃度はｎ型層ＲＤＬの不純物濃度よりも高い。ソース層ＳＯＵは、エピタキシャル層ＥＰＩの表層のうち、少なくともゲート絶縁膜ＧＩＳに面する部分に形成されている。
ゲート電極ＧＴＥは、例えばポリシリコンにより形成されており、エピタキシャル層ＥＰＩに埋め込まれている。具体的には、エピタキシャル層ＥＰＩの第１面には溝が形成されており、この溝の中にゲート電極ＧＴＥが埋め込まれている。この溝の底部は、ｐ型ベース層ＢＳＥを貫通してｎ型層ＲＤＬに入り込んでいる。またこの溝の側面及び底面には、絶縁膜、例えば熱酸化膜が形成されている。この熱酸化膜のうち溝の側面に位置するは、ゲート絶縁膜ＧＩＳとして機能する。なお、溝の底面に位置する絶縁膜は、ゲート絶縁膜ＧＩＳよりも厚くても良い。この場合、溝の底面に位置する絶縁膜は、ゲート絶縁膜ＧＩＳとは別工程で形成される。
層間絶縁膜ＩＳＬは、例えば酸化シリコン膜であり、ソース層ＳＯＵ、ゲート電極ＧＴＥ、及びゲート絶縁膜ＧＩＳを覆っている。層間絶縁膜ＩＳＬには、層間絶縁膜ＩＳＬを上下に貫通する貫通部が形成されている。貫通部は、溝であっても良いし、孔であっても良い。この貫通部の底面及び側面、並びに層間絶縁膜ＩＳＬ上には、バリアメタル膜ＢＭＴが形成されている。バリアメタル膜ＢＭＴは、Ｔｉ系の膜であり、例えばＴｉ層及びＴｉＮ層をこの順に積層した膜、又はＴｉＮの単層膜である。バリアメタル膜ＢＭＴの厚さは、例えば１５０ｎｍ以上２５０ｎｍ以下である。
層間絶縁膜ＩＳＬの貫通部のうちバリアメタル膜ＢＭＴで埋まっていない領域には、ソースコンタクトＳＣＯＮが埋め込まれている。ソースコンタクトＳＣＯＮは、例えばＷにより形成されている。このため、ソースコンタクトＳＣＯＮとバリアメタル膜ＢＭＴの界面にはボイドが形成されにくい。また、ソースコンタクトＳＣＯＮと層間絶縁膜ＩＳＬの間に水分は侵入しにくい。ソースコンタクトＳＣＯＮの上面には、凹部ＤＥＰが形成されている。凹部ＤＥＰの深さは、例えば最大でも層間絶縁膜ＩＳＬの厚さの1/2倍以下である。
バリアメタル膜ＢＭＴ上及びソースコンタクトＳＣＯＮ上には、導電膜ＣＮＬ１が連続的に形成される。導電膜ＣＮＬ１の上面は、凹部ＤＥＰの底部の上に位置する部分と、バリアメタル膜ＢＭＴ（すなわち層間絶縁膜ＩＳＬ）の上に位置する部分との高さの差が、凹部ＤＥＰの深さよりも小さい。このため、導電膜ＣＮＬ１を形成しない場合と比較して、ソース電極ＳＯＥの表面の凹凸は小さくなる。
導電膜ＣＮＬ１は、表面が平坦になりやすい方法により成膜されている。ただし導電膜ＣＮＬ１は、成膜後にＣＭＰなどの平坦化処理が行われていても良い。
導電膜ＣＮＬ１は、バリアメタル膜ＢＭＴとは異なる材料により形成されている。導電膜ＣＮＬ１は、後述するように基板ＳＵＢ２に圧縮応力を加える材料であるのが好ましい。このような材料としては、例えば、Ｗを含む膜、Ｃｒを含む膜、Ｎｂを含む膜、及びＭｏを含む膜がある。また、導電膜ＣＮＬ１は、ソース電極ＳＯＥを構成する材料よりもヤング率が高い材料により形成されているのが好ましい。導電膜ＣＮＬ１は、例えばＴｉＷ膜である。この場合、Ｔｉの含有率は、２０atomic％以上４０atomic％以下、又は５重量％以上１５重量％以下である。導電膜ＣＮＬ１の厚さは、例えば１００ｎｍ以上３００ｎｍ以下である。
導電膜ＣＮＬ１上には、ソース電極ＳＯＥが形成されている。ソース電極ＳＯＥは、Ａｌを主成分とする金属により形成されている。ソース電極ＳＯＥは、例えばＡｌＣｕ、又はＡｌＳｉＣｕにより形成されている。ソース電極ＳＯＥの厚さは、例えば３０００ｎｍ以上６０００ｎｍ以下である。
次に、図１を用いて、半導体装置ＳＤの平面レイアウトについて説明する。本図に示す例において、複数のゲート電極ＧＴＥは、互いに平行に、一方向（図１においてはＹ方向）に延伸している。これら複数のゲート電極ＧＴＥは、端部が同一のゲート配線に接続されている。そして互いに隣り合うゲート電極ＧＴＥの間に、ソースコンタクトＳＣＯＮが、ゲート電極ＧＴＥと平行に延伸している。すなわち本実施形態では、ソースコンタクトＳＣＯＮは、スリット形状を有している。なお、隣り合うゲート電極ＧＴＥの間隔ｓ１は、例えば２０００ｎｍ以下である。またゲート電極ＧＴＥとソースコンタクトＳＣＯＮの間隔ｓ２は、例えば９００ｎｍ以下である。また、ソースコンタクトＳＣＯＮの幅ｗ１は、例えば６００ｎｍ以下であり、ゲート電極ＧＴＥの幅ｗ２は、例えば２０００ｎｍ以下である。
図３〜図６は、半導体装置ＳＤの製造方法の一例を説明するための断面図である。まず図３に示すように、ｎ＋型の基板ＳＵＢ１を準備する。次いで、基板ＳＵＢ１上に、ｎ型のエピタキシャル層ＥＰＩを形成する。次いで、エピタキシャル層ＥＰＩの表層に、素子分離膜を形成する。次いで、エピタキシャル層ＥＰＩに、ゲート電極ＧＴＥを埋め込むための凹部を形成する。
次いで、エピタキシャル層ＥＰＩを熱酸化する。これにより、凹部の内側面に、ゲート絶縁膜ＧＩＳが形成される。なお、エピタキシャル層ＥＰＩの表面のうち素子分離膜で覆われていない領域、及び凹部の底面にも、熱酸化膜が形成される。次いで、凹部の内部及びエピタキシャル層ＥＰＩ上に、ゲート電極ＧＴＥとなる導電膜、例えばポリシリコン膜を、例えばＣＶＤ法を用いて形成する。次いで、エピタキシャル層ＥＰＩ上に位置する導電膜を、例えばエッチバックにより除去する。これにより、凹部の内部にゲート電極ＧＴＥが埋め込まれる。またこのとき、ゲート配線も形成される。
次いで、エピタキシャル層ＥＰＩに、ｐ型の不純物をイオン注入する。これにより、ｐ型ベース層ＢＳＥが、ゲート電極ＧＴＥよりも浅く形成される。その後、ｐ型ベース層ＢＳＥにｎ型の不純物をイオン注入する。これにより、ソース層ＳＯＵが形成される。
次いで、図４に示すように、エピタキシャル層ＥＰＩ上及びゲート電極ＧＴＥ上に、層間絶縁膜ＩＳＬをＣＶＤ法により形成する。次いで、層間絶縁膜ＩＳＬ上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜ＩＳＬをエッチングする。これにより、層間絶縁膜ＩＳＬには、ソースコンタクトＳＣＯＮを埋め込むための貫通部（図１に示すレイアウトでは貫通溝）が形成される。その後、レジストパターンを除去する。次いで、これらの貫通部の底面内上及び内側面上、並びに層間絶縁膜ＩＳＬ上に、バリアメタル膜ＢＭＴを、例えばスパッタリング法を用いて形成する。次いで、バリアメタル膜ＢＭＴ上に、ソースコンタクトＳＣＯＮとなる導電膜ＭＴＬ１を形成する。ソースコンタクトＳＣＯＮがＷで形成される場合、導電膜ＭＴＬ１は、例えばＣＶＤ法により形成される。
次いで図５に示すように、導電膜ＭＴＬ１のうち層間絶縁膜ＩＳＬ上に位置する部分を、エッチバックにより除去する。これにより、層間絶縁膜ＩＳＬにソースコンタクトＳＣＯＮが埋め込まれる。この工程において、ソースコンタクトＳＣＯＮの上面には、凹部ＤＥＰが形成される。
次いで図６に示すように、バリアメタル膜ＢＭＴ上に導電膜ＣＮＬ１を、例えばスパッタリング法により形成する。この工程において、凹部ＤＥＰは導電膜ＣＮＬ１によって埋まる。また、導電膜ＣＮＬ１の表面に形成される凹凸の高さは、凹部ＤＥＰの深さよりも小さい。
その後、基板ＳＵＢ１のうちドレイン電極ＤＲＥが形成される面を検索し、基板ＳＵＢ２を必要な厚さにする。そして、図１に示すように、導電膜ＣＮＬ１上に、ソース電極ＳＯＥをスパッタリング法により形成し、またドレイン層ＤＲＮ上にドレイン電極ＤＲＥをスパッタリング法により形成する。このようにして、図１及び図２に示した半導体装置ＳＤが形成される。
図７は、半導体装置ＳＤを配線基板ＩＣＳ上に実装する方法の第１例を示している。本図に示す例において、半導体装置ＳＤのドレイン電極ＤＲＥは、はんだ層ＳＯＬ２によって配線基板ＩＣＳに接続かつ固定されている。そしてソース電極ＳＯＥ上には、金属層ＮＩＬが形成されている。金属層ＮＩＬは、例えばＮｉ層とＡｕ層をこの順に積層した膜、またはＮｉ層、Ｐｄ層、及びＡｕ層をこの順に積層した膜である。そしてソース電極ＳＯＥの一部は、金属層ＮＩＬを介してボンディングワイヤＢＷ１に接続されている。またソース電極ＳＯＥの他の一部は、金属層ＮＩＬを介して複数のボンディングワイヤＢＷ２に接続されている。ボンディングワイヤＢＷ１及びボンディングワイヤＢＷ２は、例えばＡｌワイヤやＡｕワイヤであるが、Ｃｕワイヤであってもよい。
図８は、半導体装置ＳＤを配線基板ＩＣＳ上に実装する方法の第２例を示している。本図に示す例は、ソース電極ＳＯＥが保護絶縁膜ＣＶＬによって保護されている点を除いて、図７に示した例と同様である。保護絶縁膜ＣＶＬは、例えばＳｉＯＮ膜であるが、他の膜であってもよい。
図９は、半導体装置ＳＤを配線基板ＩＣＳ上に実装する方法の第３例を示している。本図に示す例は、ソース電極ＳＯＥのうちボンディングワイヤＢＷ２に接続されていた部分が、銅クリップＣＲＰ（導体膜）に接続されている点を除いて、図８に示した例と同様である。銅クリップＣＲＰは、はんだ層ＳＯＬ１及び金属層ＮＩＬを介してソース電極ＳＯＥに接続している。
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、層間絶縁膜ＩＳＬ及びソースコンタクトＳＣＯＮ上には、導電膜ＣＮＬ１が形成されているため、ソース電極ＳＯＥの表面が凹凸になることを抑制できる。特に、ソースコンタクトＳＣＯＮを形成する際に、ソースコンタクトＳＣＯＮの上面に凹部ＤＥＰが形成される場合がある。本実施形態では、導電膜ＣＮＬ１は、層間絶縁膜ＩＳＬの上からソースコンタクトＳＣＯＮの上にかけて連続的に形成されている。このため、凹部ＤＥＰは導電膜ＣＮＬ１によって埋まるため、ソース電極ＳＯＥの表面が凹凸になることを抑制できる。
この場合、ソース電極ＳＯＥの上にボンディングワイヤＢＷ１，ＢＷ２や銅クリップＣＲＰを取り付ける際に、ソース電極ＳＯＥに加わる力が特定の場所に集中することを抑制できる。このため、ソース電極ＳＯＥの上にボンディングワイヤＢＷ１，ＢＷ２や銅クリップＣＲＰを取り付けるときに半導体装置ＳＤが壊れることを抑制できる。
また、ソースコンタクトＳＣＯＮとソース電極ＳＯＥの間に導電膜ＣＮＬ１が位置しているため、バリアメタル膜ＢＭＴが局所的に薄くなった場合でも、ソース電極ＳＯＥにエピタキシャル層ＥＰＩのシリコンが吸い上げられることを抑制できる。
また、導電膜ＣＮＬ１がＷを含有した材料、Ｃｒを含む膜、Ｎｂを含む膜、及びＭｏを含む膜の少なくとも一つを有する材料、例えばＴｉＷで形成された場合、これらの材料はソース電極ＳＯＥを構成する材料（例えばＡｌＣｕやＡｌＳｉＣｕ）よりも凹部ＤＥＰに埋め込まれやすい。このため、ソースコンタクトＳＣＯＮの上にボイドが形成されることを抑制できる。
また、導電膜ＣＮＬ１とバリアメタル膜ＢＭＴとを別々に形成している。このため、導電膜ＣＮＬ１をバリアメタル膜ＢＭＴとは異なる材料で形成することができる。また、導電膜ＣＮＬ１に求められる厚さと、バリアメタル膜ＢＭＴに求められる厚さは異なるが、これらの厚さをそれぞれに適した厚さにすることができる。
図１０は、導電膜ＣＮＬ１を形成しない場合における、基板ＳＵＢ２の反り量を示すグラフである。基板ＳＵＢ２には、層間絶縁膜ＩＳＬとの熱応力差に起因して、引っ張り応力が加わる。図に示すように基板ＳＵＢ２の第１面を表、第２面を裏とすると、基板ＳＵＢ２には、表側が縮む引っ張り応力が加わる。なお、反り量は、応力０に対して引っ張り応力側をプラスで表記している。近年は、トランジスタのオン抵抗を低くするために、基板ＳＵＢ１を薄くすること（例えば２００ｎｍ以下）が求められているため、この引っ張り応力に起因した反りが大きくなっている。これに対して本実施形態では、導電膜ＣＮＬ１として、基板ＳＵＢ２（基板ＳＵＢ１を含む）に圧縮応力を加える材料、例えばＴｉＷを用いている。このため、基板ＳＵＢ１を薄くしても、導電膜ＣＮＬ１の厚さと適切な範囲、例えば１００ｎｍ以上３００ｎｍ以下にすることで、基板ＳＵＢ２に反りが発生することを抑制できる。また導電膜ＣＮＬ１のヤング率がソース電極ＳＯＥよりも高い場合、導電膜ＣＮＬ１によって基板ＳＵＢ２弐剛性が与えられるため、基板ＳＵＢ２に反りが発生することをさらに抑制できる。
図１１は、図１及び図２に示した半導体装置ＳＤにおける、導電膜ＣＮＬ１と層間絶縁膜ＩＳＬの密着強度を示すグラフである。層間絶縁膜ＩＳＬとしては、ＢＰＳＧを用いており、導電膜ＣＮＬ１としては、ＴｉＷを用いた。このとき、スパッタリングターゲット材におけるＴｉの含有率を、１０重量％とした。また比較例に係る半導体装置ＳＤとして、導電膜ＣＮＬ１としてＴｉ層とＴｉＮ層を積層させたものを作製した。また参考例として、層間絶縁膜ＩＳＬの代わりにポリシリコン層を用いた試料を作製した。
これらの試料を比較すると、導電膜ＣＮＬ１としてＴｉＷを用いると、導電膜ＣＮＬ１と層間絶縁膜ＩＳＬの密着強度が高くなることが分かった。
なお、ゲート電極ＧＴＥ及びソースコンタクトＳＣＯＮの平面レイアウトは、図１に示した例に限定されない。
例えば図１２及び図１３に示すように、複数の柱状のソースコンタクトＳＣＯＮが、等間隔でゲート電極ＧＴＥの延伸方向に沿って配置されていても良い。この場合、２次元（図中ＸＹ平面）で見た場合、ゲート電極ＧＴＥの延伸方向（図中Ｙ方向）におけるソースコンタクトＳＣＯＮの位置は、図１２に示すように、いずれのソースコンタクトＳＣＯＮの列においても同一であっても良いし、図１３に示すように、千鳥状に配置されていても良い。なおソースコンタクトＳＣＯＮは、いずれの例においても等間隔に配置されている。具体的には、ソースコンタクトＳＣＯＮは、図１２に示す例では正三角形の頂点に配置されており、図１３に示す例では正方形の角に配置されている。
また図１４及び図１５に示すように、ゲート電極ＧＴＥは、Ｘ方向およびＹ方向の双方に引き回されていても良い。具体的には、ゲート電極ＧＴＥは、格子の枠に沿う形状に引き回されている。そしてゲート電極ＧＴＥで囲まれている領域には、ソース層ＳＯＵ及びソースコンタクトＳＣＯＮが配置されている。なお、平面視において、ソース層ＳＯＵ及びソースコンタクトＳＣＯＮが構成するマトリックスは、図１４に示すように、Ｘ方向及びＹ方向のいずれの方向においても揃っていてもよいし、図１５に示すように、一つの方向（図１５に示す例ではＹ方向）に千鳥状になっていても良い。
また、上記した実施形態では、ソースコンタクトＳＣＯＮの上面には凹部ＤＥＰが形成されていたが、ソースコンタクトＳＣＯＮを形成するときの条件を調節すれば、図１６に示すように、凹部ＤＥＰがほとんど存在しないようにすることもできる。
（第２の実施形態）
図１７は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、層間絶縁膜ＩＳＬの上にバリアメタル膜ＢＭＴが形成されていない点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。層間絶縁膜ＩＳＬの上のバリアメタル膜ＢＭＴは、層間絶縁膜ＩＳＬ上のソースコンタクトＳＣＯＮを除去する工程において、除去される。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、層間絶縁膜ＩＳＬ上にバリアメタル膜ＢＭＴが形成されていないため、バリアメタル膜ＢＭＴによって基板ＳＵＢ２に引っ張り応力が加わることを抑制できる。従って、基板ＳＵＢ２が反ることをさらに抑制できる。
（第３の実施形態）
図１８は、第３の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
まず、ソースコンタクトＳＣＯＮの下端は、ソース層ＳＯＵを突き抜けてｐ型ベース層ＢＳＥに入り込んでいる。そしてｐ型ベース層ＢＳＥのうちソースコンタクトＳＣＯＮの下端の周囲に位置する部分には、高濃度Ｐ型層ＨＤＬが形成されている。すなわち本実施形態では、ソースコンタクトＳＣＯＮは、側面でソース層ＳＯＵに接続しており、下端で高濃度Ｐ型層ＨＤＬを介してｐ型ベース層ＢＳＥに接続している。
なお、図１９に示すように、第２の実施形態と同様に、層間絶縁膜ＩＳＬの上のバリアメタル膜ＢＭＴは除去されていても良い。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。
（第４の実施形態）
図２０は、第４の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、ドレイン層ＤＲＮとドレイン電極ＤＲＥの間に、導電膜ＣＮＬ２が形成されている点を除いて、第１〜第３の実施形態のいずれかと同様である。なお、本図は、図１９と同様の場合を示している。
導電膜ＣＮＬ２は、導電膜ＣＮＬ１と同様に、Ｗを含む膜、Ｃｒを含む膜、Ｎｂを含む膜、及びＭｏを含む膜、例えばＴｉＷによって形成されている。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また、導電膜ＣＮＬ１による圧縮応力が大きすぎる場合、この圧縮応力を導電膜ＣＮＬ２によって打ち消すことができる。従って、基板ＳＵＢ２が反る可能性をさらに低くすることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＭＴ バリアメタル膜
ＢＳＥ ｐ型ベース層
ＢＷ１ ボンディングワイヤ
ＢＷ２ ボンディングワイヤ
ＣＮＬ１ 導電膜
ＣＮＬ２ 導電膜
ＣＲＰ 銅クリップ（導体膜）
ＣＶＬ 保護絶縁膜
ＤＥＰ 凹部
ＤＲＥ ドレイン電極
ＤＲＮ ドレイン層
ＥＰＩ エピタキシャル層
ＧＩＳ ゲート絶縁膜
ＧＴＥ ゲート電極
ＨＤＬ 高濃度Ｐ型層
ＩＣＳ 配線基板
ＩＳＬ 層間絶縁膜
ＭＴＬ１ 導電膜
ＮＩＬ 金属層
ＲＤＬ ｎ型層
ＳＣＯＮ ソースコンタクト
ＳＤ 半導体装置
ＳＯＥ ソース電極
ＳＯＵ ソース層
ＳＯＬ１ はんだ層
ＳＯＬ２ はんだ層
ＳＵＢ１ 基板
ＳＵＢ２ 基板

Claims (14)

  1. 半導体基板と、
    前記半導体基板の第１面に形成されたゲート電極と、
    前記半導体基板の前記第１面に形成されたソース層と、
    前記半導体基板の前記第１面とは反対側の面である第２面に形成されたドレイン層と、
    前記半導体基板の前記第１面上に形成された層間絶縁膜と、
    前記層間絶縁膜に埋め込まれており、前記ソース層上に接続しているソースコンタクトと、
    前記層間絶縁膜上及び前記ソースコンタクト上に形成された導電膜と、
    前記導電膜上に形成されたソース電極と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記ソースコンタクトの上面には凹部が形成されており、
    前記凹部の底部上に位置する前記導電膜の上面と、前記層間絶縁膜上に位置する前記導電膜の上面との高さの差は、前記凹部の深さよりも小さい半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記ソースコンタクトの底面及び側面に形成されたバリアメタル膜を備える半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記導電膜は、前記バリアメタル膜とは異なる材料により形成されている半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記バリアメタル膜は、ＴｉＮ膜を含む半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記導電膜は、Ｗを含む膜、Ｃｒを含む膜、Ｎｂを含む膜、及びＭｏを含む膜の少なくとも一つを有する半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記導電膜は、ＴｉＷ膜である半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記導電膜を構成する材料は、前記ソース電極を構成する材料よりもヤング率が高い半導体装置。
  9. 請求項５に記載の半導体装置において、
    前記層間絶縁膜上には前記バリアメタル膜が形成されていない半導体装置。
  10. 請求項５に記載の半導体装置において、
    前記層間絶縁膜上にも前記バリアメタル膜が形成されており、
    前記導電膜は、前記バリアメタル膜上及び前記ソースコンタクト上に形成されている半導体装置。
  11. 請求項１に記載の半導体装置において、
    前記導電膜の厚さは１００ｎｍ以上３００ｎｍ以下である半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記ソース電極に接続されたボンディングワイヤを備える半導体装置。
  13. 請求項１に記載の半導体装置において、
    前記ソース電極に接続された導体膜を備える半導体装置。
  14. 請求項１に記載の半導体装置において、
    前記半導体基板の厚さは２００μｍ以下である半導体装置。
JP2012165401A 2012-07-26 2012-07-26 半導体装置 Pending JP2014027076A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012165401A JP2014027076A (ja) 2012-07-26 2012-07-26 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012165401A JP2014027076A (ja) 2012-07-26 2012-07-26 半導体装置

Publications (1)

Publication Number Publication Date
JP2014027076A true JP2014027076A (ja) 2014-02-06

Family

ID=50200474

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012165401A Pending JP2014027076A (ja) 2012-07-26 2012-07-26 半導体装置

Country Status (1)

Country Link
JP (1) JP2014027076A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174531A1 (ja) * 2014-05-16 2015-11-19 ローム株式会社 半導体装置
WO2016125490A1 (ja) * 2015-02-03 2016-08-11 富士電機株式会社 半導体装置及びその製造方法
WO2018135541A1 (ja) * 2017-01-17 2018-07-26 株式会社デンソー 半導体装置およびその製造方法
JP2020031154A (ja) * 2018-08-23 2020-02-27 トヨタ自動車株式会社 半導体装置
JP2022527399A (ja) * 2019-04-11 2022-06-01 ウルフスピード インコーポレイテッド 作用面積を増加させたトランジスタ半導体ダイ
US12074079B2 (en) 2019-04-11 2024-08-27 Wolfspeed, Inc. Wide bandgap semiconductor device with sensor element

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015174531A1 (ja) * 2014-05-16 2015-11-19 ローム株式会社 半導体装置
JP2015220334A (ja) * 2014-05-16 2015-12-07 ローム株式会社 半導体装置
US12046641B2 (en) 2014-05-16 2024-07-23 Rohm Co., Ltd. SiC semiconductor device with insulating film and organic insulating layer
US10692978B2 (en) 2014-05-16 2020-06-23 Rohm Co., Ltd. SiC semiconductor device with insulating film and organic insulating layer
CN106663692A (zh) * 2015-02-03 2017-05-10 富士电机株式会社 半导体装置及其制造方法
JPWO2016125490A1 (ja) * 2015-02-03 2017-10-26 富士電機株式会社 半導体装置及びその製造方法
US11127844B2 (en) 2015-02-03 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the same
WO2016125490A1 (ja) * 2015-02-03 2016-08-11 富士電機株式会社 半導体装置及びその製造方法
WO2018135541A1 (ja) * 2017-01-17 2018-07-26 株式会社デンソー 半導体装置およびその製造方法
JP2018117016A (ja) * 2017-01-17 2018-07-26 株式会社デンソー 半導体装置およびその製造方法
CN110235229A (zh) * 2017-01-17 2019-09-13 株式会社电装 半导体装置及其制造方法
CN110235229B (zh) * 2017-01-17 2022-08-12 株式会社电装 半导体装置及其制造方法
US10923395B2 (en) 2017-01-17 2021-02-16 Denso Corporation Semiconductor device and manufacturing method of semiconductor device
JP2020031154A (ja) * 2018-08-23 2020-02-27 トヨタ自動車株式会社 半導体装置
JP7073984B2 (ja) 2018-08-23 2022-05-24 株式会社デンソー 半導体装置
JP2022527399A (ja) * 2019-04-11 2022-06-01 ウルフスピード インコーポレイテッド 作用面積を増加させたトランジスタ半導体ダイ
JP7422166B2 (ja) 2019-04-11 2024-01-25 ウルフスピード インコーポレイテッド 作用面積を増加させたトランジスタ半導体ダイ
US12057389B2 (en) 2019-04-11 2024-08-06 Wolfspeed, Inc. Transistor semiconductor die with increased active area
US12074079B2 (en) 2019-04-11 2024-08-27 Wolfspeed, Inc. Wide bandgap semiconductor device with sensor element

Similar Documents

Publication Publication Date Title
JP2014027076A (ja) 半導体装置
US8058708B2 (en) Through hole interconnection structure for semiconductor wafer
US8053830B2 (en) Semiconductor device
TWI532130B (zh) 封裝結構和其製作方法
US7592692B2 (en) Semiconductor device with a dummy electrode
JP6309907B2 (ja) 半導体装置
US20160172301A1 (en) Semiconductor device and manufacturing method therefor
JP2020181854A5 (ja)
US20230030778A1 (en) Semiconductor device and method of manufacturing the same
US8987923B2 (en) Semiconductor seal ring
JP7252860B2 (ja) 半導体装置
JP2010118637A (ja) 半導体装置およびその製造方法
JP6099302B2 (ja) 半導体装置の製造方法
US9698103B2 (en) Semiconductor device and manufacturing method therefor
CN100502000C (zh) 半导体装置
JP6806252B2 (ja) 半導体装置
JP6673088B2 (ja) 半導体装置
JP6190083B2 (ja) 縦型トレンチｉｇｂｔおよびその製造方法
US9293555B2 (en) Semiconductor device and manufacturing method of same
JP6264586B2 (ja) 半導体装置の製造方法および半導体装置
JP6496925B2 (ja) 半導体装置および半導体装置の製造方法
JP2016012740A (ja) 半導体装置および半導体装置の製造方法
JP2012204564A (ja) 半導体素子及び半導体素子の製造方法
JP2023091426A (ja) 半導体装置およびその製造方法
US20190348373A1 (en) Semiconductor Device with Stress Relieving Structure