JP3524908B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/10—Integrated device layouts
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、蜂の巣構造のゲー
ト電極を有するＦＥＴを含む半導体装置に関する。
ト電極を有するＦＥＴを含む半導体装置に関する。
【０００２】
【従来の技術】蜂の巣構造のゲート電極を有するＦＥＴ
は高周波の単体素子として一部の分野では実用化が検討
されている。文献（IEEE Trans. on Semiconductor Man
ufacturing, Vol.13, pp.167-172,May 2000）には、正
六角形の蜂の巣構造MOSFETに関する報告で特に２入力の
ドレイン、ソース共通の回路構成により高集積(面積小)
の回路が提供できることを特徴として記されている（Fi
g.3,Fig.6）。またFig.1には従来の蜂の巣構造MOSFETに
関する構造が示されている。
は高周波の単体素子として一部の分野では実用化が検討
されている。文献（IEEE Trans. on Semiconductor Man
ufacturing, Vol.13, pp.167-172,May 2000）には、正
六角形の蜂の巣構造MOSFETに関する報告で特に２入力の
ドレイン、ソース共通の回路構成により高集積(面積小)
の回路が提供できることを特徴として記されている（Fi
g.3,Fig.6）。またFig.1には従来の蜂の巣構造MOSFETに
関する構造が示されている。
【０００３】文献に示されている構造ではゲート電極が
左上から右下に六角形のゲートを細いゲート電極で次々
につないでゆく構造であり、ゲート抵抗が大きくなって
高周波特性を劣化させる。またドレイン拡散層コンタク
トが斜め４５度に配置されていてソース電極配線が６０
度の斜め配線で構成されるため、斜め配線のルールが極
めて複雑になることが予想され、半導体装置の歩留まり
を低下させる恐れがある。
左上から右下に六角形のゲートを細いゲート電極で次々
につないでゆく構造であり、ゲート抵抗が大きくなって
高周波特性を劣化させる。またドレイン拡散層コンタク
トが斜め４５度に配置されていてソース電極配線が６０
度の斜め配線で構成されるため、斜め配線のルールが極
めて複雑になることが予想され、半導体装置の歩留まり
を低下させる恐れがある。
【０００４】
【発明が解決しようとする課題】従来の蜂の巣メッシュ
構造のゲート電極を有するＦＥＴには、ドレイン配線層
及びソース配線層の配線設計ルールが複雑になるという
問題点があった。
構造のゲート電極を有するＦＥＴには、ドレイン配線層
及びソース配線層の配線設計ルールが複雑になるという
問題点があった。
【０００５】本発明の目的は、上述したように、従来の
蜂の巣メッシュ構造のゲート電極を有するＦＥＴおいて
ドレイン配線層における設計ルールの簡略化を図ること
ができる半導体装置を提供することにある。
蜂の巣メッシュ構造のゲート電極を有するＦＥＴおいて
ドレイン配線層における設計ルールの簡略化を図ること
ができる半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために以下のように構成されている。
成するために以下のように構成されている。
【０００７】（１）本発明に係わる半導体装置は、半導
体基板上にゲート絶縁膜を介して形成され、複数の六角
形状の配線がメッシュ状に配列されたゲート電極と、１
つの六角形の配線の内側の前記半導体基板内に形成され
たドレイン拡散層と、内側にドレイン領域が形成されて
いる配線の周囲の複数の六角形のリング状の配線内に形
成されたソース拡散層とを具備する複数のユニットセル
を具備し、各ユニットセルは、隣接するユニットセル内
のソース拡散層を共有して配設された半導体装置であっ
て、前記半導体基板上に形成され、ソース拡散層に電気
的に接続するソースコンタクトプラグと、前記半導体基
板上に形成され、前記ソースコンタクトプラグに接続す
るソース配線層と、前記半導体基板上に形成され、ドレ
イン拡散層に電気的に接続するドレインコンタクトプラ
グと、前記半導体基板上に形成され、前記ドレインコン
タクトプラグに接続するドレイン配線層とを具備し、前
記六角形は、内角が９０゜の頂点部を二つ、内角が１３
５゜の頂点部を四つ有し、内角が９０゜の頂点部を結ぶ
線分に対して線対称な図形であり、前記ドレイン配線層
は、前記線分に平行な辺と、前記線分に対して４５度傾
いた方向に平行な辺とから構成されている。
体基板上にゲート絶縁膜を介して形成され、複数の六角
形状の配線がメッシュ状に配列されたゲート電極と、１
つの六角形の配線の内側の前記半導体基板内に形成され
たドレイン拡散層と、内側にドレイン領域が形成されて
いる配線の周囲の複数の六角形のリング状の配線内に形
成されたソース拡散層とを具備する複数のユニットセル
を具備し、各ユニットセルは、隣接するユニットセル内
のソース拡散層を共有して配設された半導体装置であっ
て、前記半導体基板上に形成され、ソース拡散層に電気
的に接続するソースコンタクトプラグと、前記半導体基
板上に形成され、前記ソースコンタクトプラグに接続す
るソース配線層と、前記半導体基板上に形成され、ドレ
イン拡散層に電気的に接続するドレインコンタクトプラ
グと、前記半導体基板上に形成され、前記ドレインコン
タクトプラグに接続するドレイン配線層とを具備し、前
記六角形は、内角が９０゜の頂点部を二つ、内角が１３
５゜の頂点部を四つ有し、内角が９０゜の頂点部を結ぶ
線分に対して線対称な図形であり、前記ドレイン配線層
は、前記線分に平行な辺と、前記線分に対して４５度傾
いた方向に平行な辺とから構成されている。
【０００８】（２）本発明に係わる半導体装置は、半導
体基板上にゲート絶縁膜を介して形成され、複数の六角
形状の配線がメッシュ状に配列されたゲート電極と、１
つの六角形の配線の内側の前記半導体基板内に形成され
たドレイン拡散層と、このドレイン領域の周囲の複数の
六角形の配線の内側の前記半導体基板内に形成されたソ
ース拡散層と、前記半導体基板内の各ソース拡散層間に
形成された絶縁層とを具備してなる。
体基板上にゲート絶縁膜を介して形成され、複数の六角
形状の配線がメッシュ状に配列されたゲート電極と、１
つの六角形の配線の内側の前記半導体基板内に形成され
たドレイン拡散層と、このドレイン領域の周囲の複数の
六角形の配線の内側の前記半導体基板内に形成されたソ
ース拡散層と、前記半導体基板内の各ソース拡散層間に
形成された絶縁層とを具備してなる。
【０００９】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる半導体装置の概略構成を示す図である。図１
（ａ）は平面図、図１（ｂ）は同図（ａ）のＡ−Ａ’部
の断面図である。図１に示すように、半導体基板１上
に、図示されないゲート絶縁膜を介して六角形の配線が
メッシュ状に配列されたゲート電極２が形成されてい
る。配線を構成する六角形は、図２に示すように、内角
が９０゜の頂点部Ｐa1，Ｐa2を二つ、内角が１３５゜の
頂点部Ｐb1〜Ｐb4を四つ有し、内角が９０゜の頂点部Ｐ
a1，Ｐ a2を結ぶ線分ｌに対して線対称な図形で構成され
ている。言い換えると、六角形は、線分ｌに平行な水平
方向（以下、ｘ方向）に平行な２本の辺ｌa1，ｌa2と、
ｘ方向に対して４５゜傾いた方向に平行な４本の辺ｌb1
〜ｌb4とから構成されている。２本の辺ｌa1，ｌa2の長
さは全て√２δであり、４本の辺ｌb1〜ｌb4の長さは全
てδである。図２はゲート電極を構成する六角形の配線
の構成を示す平面図である。
を参照して説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる半導体装置の概略構成を示す図である。図１
（ａ）は平面図、図１（ｂ）は同図（ａ）のＡ−Ａ’部
の断面図である。図１に示すように、半導体基板１上
に、図示されないゲート絶縁膜を介して六角形の配線が
メッシュ状に配列されたゲート電極２が形成されてい
る。配線を構成する六角形は、図２に示すように、内角
が９０゜の頂点部Ｐa1，Ｐa2を二つ、内角が１３５゜の
頂点部Ｐb1〜Ｐb4を四つ有し、内角が９０゜の頂点部Ｐ
a1，Ｐ a2を結ぶ線分ｌに対して線対称な図形で構成され
ている。言い換えると、六角形は、線分ｌに平行な水平
方向（以下、ｘ方向）に平行な２本の辺ｌa1，ｌa2と、
ｘ方向に対して４５゜傾いた方向に平行な４本の辺ｌb1
〜ｌb4とから構成されている。２本の辺ｌa1，ｌa2の長
さは全て√２δであり、４本の辺ｌb1〜ｌb4の長さは全
てδである。図２はゲート電極を構成する六角形の配線
の構成を示す平面図である。
【００１０】ゲート電極を構成する一つの六角形の配線
の内側の半導体基板１内に第１のドレイン拡散層２１が
形成されている。第１のドレイン拡散層２１が形成され
た配線の周囲の六角形の配線の内側の半導体基板１内に
それぞれソース拡散層２２ａ〜２２ｆが形成されてい
る。
の内側の半導体基板１内に第１のドレイン拡散層２１が
形成されている。第１のドレイン拡散層２１が形成され
た配線の周囲の六角形の配線の内側の半導体基板１内に
それぞれソース拡散層２２ａ〜２２ｆが形成されてい
る。
【００１１】以上の構成が一つのユニットセルを構成す
る第１のユニットセル２０である。
る第１のユニットセル２０である。
【００１２】そして、第１のユニットセル２０に隣接
し、第１のソース拡散層２２ｃ，２２ｄを共有する第２
のユニットセルが形成されている。第２のユニットセル
は、一つの六角形の配線の内側の半導体基板１内に形成
された第２のドレイン拡散層３１を具備する。さらに、
第２のドレイン拡散層３１が形成された配線の周囲の六
角形の配線の内側の半導体基板１内にソース拡散層３２
ａ，ｂが形成されている。以上の構成が一つのユニット
セルを構成する第１のユニットセルである。
し、第１のソース拡散層２２ｃ，２２ｄを共有する第２
のユニットセルが形成されている。第２のユニットセル
は、一つの六角形の配線の内側の半導体基板１内に形成
された第２のドレイン拡散層３１を具備する。さらに、
第２のドレイン拡散層３１が形成された配線の周囲の六
角形の配線の内側の半導体基板１内にソース拡散層３２
ａ，ｂが形成されている。以上の構成が一つのユニット
セルを構成する第１のユニットセルである。
【００１３】そして、第１，２のユニットセルに隣接
し、第１、２のソース拡散層２２ｄ，２２ｅを共有する
第３のユニットセルが形成されている。第３のユニット
セルは、一つの六角形の配線の内側の半導体基板１内に
形成された第３のドレイン拡散層４１を具備する。さら
に、第３のドレイン拡散層４１が形成された配線の周囲
の六角形の配線の内側の半導体基板１内に第３のソース
拡散層４２が形成されている。
し、第１、２のソース拡散層２２ｄ，２２ｅを共有する
第３のユニットセルが形成されている。第３のユニット
セルは、一つの六角形の配線の内側の半導体基板１内に
形成された第３のドレイン拡散層４１を具備する。さら
に、第３のドレイン拡散層４１が形成された配線の周囲
の六角形の配線の内側の半導体基板１内に第３のソース
拡散層４２が形成されている。
【００１４】そして、第２，３のユニットセルに隣接
し、第２、３のソース拡散層を共有する第４のユニット
セルが形成されている。第４のユニットセルは、一つの
六角形の配線の内側の半導体基板１内に形成された第４
のドレイン拡散層５１を具備する。
し、第２、３のソース拡散層を共有する第４のユニット
セルが形成されている。第４のユニットセルは、一つの
六角形の配線の内側の半導体基板１内に形成された第４
のドレイン拡散層５１を具備する。
【００１５】半導体基板１上にゲート電極２を覆う第１
の層間絶縁膜３が形成されている。第１の層間絶縁膜３
に形成され、ソース拡散層１１，２２，３２に接続する
ソースコンタクトホール内に、ソースコンタクトプラグ
４が形成されている。第１の層間絶縁膜３に形成され
た、ドレイン拡散層２１，３１，４１，５１に接続する
ドレインコンタクトホール内に、ドレインコンタクトプ
ラグ５が形成されている。
の層間絶縁膜３が形成されている。第１の層間絶縁膜３
に形成され、ソース拡散層１１，２２，３２に接続する
ソースコンタクトホール内に、ソースコンタクトプラグ
４が形成されている。第１の層間絶縁膜３に形成され
た、ドレイン拡散層２１，３１，４１，５１に接続する
ドレインコンタクトホール内に、ドレインコンタクトプ
ラグ５が形成されている。
【００１６】第１の層間絶縁膜３及びソースコンタクト
プラグ４上に、ソース配線層６が形成されている。ま
た、図３に示すように、ソース配線層６は、第１の層間
絶縁膜上ほぼ全面に形成され、ゲート電極２全体を覆っ
ている。第１の層間絶縁膜３及びドレインコンタクトプ
ラグ５上に、ソース配線層６と接続されていない、ドレ
イン中間配線層７が形成されている。図３は、第１の実
施形態に係わる半導体装置のソース配線層の構成を示す
平面図である。
プラグ４上に、ソース配線層６が形成されている。ま
た、図３に示すように、ソース配線層６は、第１の層間
絶縁膜上ほぼ全面に形成され、ゲート電極２全体を覆っ
ている。第１の層間絶縁膜３及びドレインコンタクトプ
ラグ５上に、ソース配線層６と接続されていない、ドレ
イン中間配線層７が形成されている。図３は、第１の実
施形態に係わる半導体装置のソース配線層の構成を示す
平面図である。
【００１７】第１の層間絶縁膜３上にソース配線層６及
びドレイン中間配線層７を覆う第２の層間絶縁膜８が形
成されている。第２の層間絶縁膜８に形成された、ドレ
イン中間配線層７に接続するドレインヴィアホール内
に、ドレインヴィアプラグ９が形成されている。第２の
層間絶縁膜８及びドレインヴィアプラグ９上にドレイン
配線層１０が形成されている。
びドレイン中間配線層７を覆う第２の層間絶縁膜８が形
成されている。第２の層間絶縁膜８に形成された、ドレ
イン中間配線層７に接続するドレインヴィアホール内
に、ドレインヴィアプラグ９が形成されている。第２の
層間絶縁膜８及びドレインヴィアプラグ９上にドレイン
配線層１０が形成されている。
【００１８】ドレイン配線層１０は、図４に示すよう
に、ｘ方向に対してに平行，且つ長さ３√２δの辺ｌc1
と、ｘ方向に対して４５度傾いた方向に平行，且つ長さ
３δの２本の辺ｌd1，ｌd2とからなる直角二等辺三角形
がメッシュ状に配設されて形成されている。図４は、第
１の実施形態に係わる半導体装置のドレイン配線層の構
成を示す平面図である。
に、ｘ方向に対してに平行，且つ長さ３√２δの辺ｌc1
と、ｘ方向に対して４５度傾いた方向に平行，且つ長さ
３δの２本の辺ｌd1，ｌd2とからなる直角二等辺三角形
がメッシュ状に配設されて形成されている。図４は、第
１の実施形態に係わる半導体装置のドレイン配線層の構
成を示す平面図である。
【００１９】ゲート電極及びドレイン配線層を構成する
配線は、ｘ方向、又はｘ方向に対して４５゜傾いた方向
のみである。従って、ゲート電極及びドレイン配線層を
設計する際、斜め配線の設計ルールが簡略化され、設計
が容易となる。
配線は、ｘ方向、又はｘ方向に対して４５゜傾いた方向
のみである。従って、ゲート電極及びドレイン配線層を
設計する際、斜め配線の設計ルールが簡略化され、設計
が容易となる。
【００２０】蜂の巣ゲート構造においては、従来のくし
型ゲート構造に比較して単位面積あたりの電流利得が大
きく出来、大きなドレイン電流が流れる。したがって実
効的にトランジスタ性能の劣化を引き起こすソース配線
層でのソース抵抗を小さくすることがたいせつになる。
図３に示すソース配線層レイアウトは最もソース抵抗を
小さくするレイアウトである。
型ゲート構造に比較して単位面積あたりの電流利得が大
きく出来、大きなドレイン電流が流れる。したがって実
効的にトランジスタ性能の劣化を引き起こすソース配線
層でのソース抵抗を小さくすることがたいせつになる。
図３に示すソース配線層レイアウトは最もソース抵抗を
小さくするレイアウトである。
【００２１】ゲート電極がソース配線層で完全に覆われ
ていてドレイン配線層(出力)とゲート電極(入力)とを静
電容量的にシールドできる特徴がある。これにより入出
力帰還信号を最小化することが出来、高周波特性が向上
する。
ていてドレイン配線層(出力)とゲート電極(入力)とを静
電容量的にシールドできる特徴がある。これにより入出
力帰還信号を最小化することが出来、高周波特性が向上
する。
【００２２】高速・高周波特性にとってドレイン配線層
とゲート電極間の容量は回路的にミラー容量すなわち入
出力帰還(負帰還)容量として働き性能を劣化させる原因
となる。図３に示すソース配線層は、ドレイン配線層と
ゲート電極の間に介在して配設されている。この位置に
ソース配線層６を配設することにより、ドレイン配線層
・ゲート電極間ミラー容量を無くす働きをして蜂の巣ゲ
ート構造の高速・高周波特性を飛躍的に改善する効果が
ある。
とゲート電極間の容量は回路的にミラー容量すなわち入
出力帰還(負帰還)容量として働き性能を劣化させる原因
となる。図３に示すソース配線層は、ドレイン配線層と
ゲート電極の間に介在して配設されている。この位置に
ソース配線層６を配設することにより、ドレイン配線層
・ゲート電極間ミラー容量を無くす働きをして蜂の巣ゲ
ート構造の高速・高周波特性を飛躍的に改善する効果が
ある。
【００２３】ドレイン拡散層は、ゲート電極で完全に囲
まれておりソース拡散層がゲート電極の外側を囲むよう
に構成される。このことにより、ドレイン拡散層の面積
が小さくでき、すなわちドレイン出力容量を小さくして
高速高周波特性に良い半導体装置を提供することが出来
る。
まれておりソース拡散層がゲート電極の外側を囲むよう
に構成される。このことにより、ドレイン拡散層の面積
が小さくでき、すなわちドレイン出力容量を小さくして
高速高周波特性に良い半導体装置を提供することが出来
る。
【００２４】次に示すのは、図１に示す半導体装置につ
いて１ユニットセル当たりのゲート長、ソース拡散層面
積、ドレイン拡散層面積を計算したものである。
いて１ユニットセル当たりのゲート長、ソース拡散層面
積、ドレイン拡散層面積を計算したものである。
【００２５】ゲート長Ｌg＝（４＋√２）δ、ドレイン
拡散層面積Ａd＝（３−（１＋√２）／２）δ2＝１．７
９３δ2，及びソース拡散総面積Ａs＝（６−（１＋√
２）／２）δ2＝２．５８６δ2となる。
拡散層面積Ａd＝（３−（１＋√２）／２）δ2＝１．７
９３δ2，及びソース拡散総面積Ａs＝（６−（１＋√
２）／２）δ2＝２．５８６δ2となる。
【００２６】また、従来の一つのドレイン領域の両脇に
形成されたゲート電極が形成され、各ゲート電極をドレ
イン領域と挟むように形成されたソース拡散層を有する
ＦＥＴの場合について説明する。従来のＦＥＴの構造を
図５に示す。なお、以下の計算は、図１に示すＦＥＴと
図５に示すＦＥＴとでゲート長が等しくなるようにして
計算した。
形成されたゲート電極が形成され、各ゲート電極をドレ
イン領域と挟むように形成されたソース拡散層を有する
ＦＥＴの場合について説明する。従来のＦＥＴの構造を
図５に示す。なお、以下の計算は、図１に示すＦＥＴと
図５に示すＦＥＴとでゲート長が等しくなるようにして
計算した。
【００２７】従来のＦＥＴの場合、ゲート長Ｌg＝（４
＋√２）δ、ドレイン拡散層面積Ａd＝（３（１＋√
２））δ2＝７．２４２δ2，及びソース拡散総面積Ａs
＝（３（１＋√２）／２）δ2＝３．６２１δ2となる。
＋√２）δ、ドレイン拡散層面積Ａd＝（３（１＋√
２））δ2＝７．２４２δ2，及びソース拡散総面積Ａs
＝（３（１＋√２）／２）δ2＝３．６２１δ2となる。
【００２８】両者を比較することで、本実施形態に示し
た構造の半導体装置は、従来の半導体装置に比べて、ド
レイン拡散層面積を５０％、ソース拡散層面積を３６％
小さく出来ることが判る。すなわち本発明によって従来
より高性能・高速の半導体装置が実現できることは明ら
かである。
た構造の半導体装置は、従来の半導体装置に比べて、ド
レイン拡散層面積を５０％、ソース拡散層面積を３６％
小さく出来ることが判る。すなわち本発明によって従来
より高性能・高速の半導体装置が実現できることは明ら
かである。
【００２９】蜂の巣ゲート構造で最も性能の良い構造
は、与えられたレイアウトルールにおいて最小の蜂の巣
を形成するレイアウト構造である。ここでは、円形レイ
アウトで近似して考えると理解しやすい。半径ｒの円形
ゲートがある場合、ドレイン拡散層面積ＡdはＡd=(４／
３)πｒ2、ゲート幅ＷはＷ＝２πｒ、応答時定数τはＡ
d／Ｗに比例するからτ∝ｒとなる。したがって、半径
ｒが小さい程トランジスタの応答特性は良くなる。従っ
て、レイアウトルールで許される最も小さい円形ゲート
トランジスタの特性が最も優れた構造である。同様に蜂
の巣六角形ゲートの場合でもレイアウトルールで許され
る最も小さい蜂の巣六角形ゲート構造がトランジスタの
特性が最も優れた構造であることは容易に類推できる。
は、与えられたレイアウトルールにおいて最小の蜂の巣
を形成するレイアウト構造である。ここでは、円形レイ
アウトで近似して考えると理解しやすい。半径ｒの円形
ゲートがある場合、ドレイン拡散層面積ＡdはＡd=(４／
３)πｒ2、ゲート幅ＷはＷ＝２πｒ、応答時定数τはＡ
d／Ｗに比例するからτ∝ｒとなる。したがって、半径
ｒが小さい程トランジスタの応答特性は良くなる。従っ
て、レイアウトルールで許される最も小さい円形ゲート
トランジスタの特性が最も優れた構造である。同様に蜂
の巣六角形ゲートの場合でもレイアウトルールで許され
る最も小さい蜂の巣六角形ゲート構造がトランジスタの
特性が最も優れた構造であることは容易に類推できる。
【００３０】（第２の実施形態）図６は、本発明の第２
の実施形態に係わる半導体装置の概略構成を示す図であ
る。図６（ａ）はゲート電極及びソース配線層の構成を
示す平面図、図６（ｂ）はゲート電極及びドレイン配線
層の構成を示す平面図である。図６において、図１，
３，４と同一な部位には同一符号を付し、その説明を省
略する。
の実施形態に係わる半導体装置の概略構成を示す図であ
る。図６（ａ）はゲート電極及びソース配線層の構成を
示す平面図、図６（ｂ）はゲート電極及びドレイン配線
層の構成を示す平面図である。図６において、図１，
３，４と同一な部位には同一符号を付し、その説明を省
略する。
【００３１】図６（ａ）に示すように、正六角形の配線
がメッシュ状に配設されてゲート電極が構成されてい
る。また、ソース配線層は、ゲート電極を構成する配線
と大きさが異なる正六角形の配線がメッシュ状に配設さ
れて構成されている。
がメッシュ状に配設されてゲート電極が構成されてい
る。また、ソース配線層は、ゲート電極を構成する配線
と大きさが異なる正六角形の配線がメッシュ状に配設さ
れて構成されている。
【００３２】ゲート電極の配線を構成する正六角形は、
隣接するドレイン拡散層の中心を結ぶ線分に平行（以
下、ｘ方向と記す）な２本の線分と、ｘ方向に対して６
０度傾いた方向に平行な４本の線分とから構成されてい
る。また、ソース配線層は、ｘ方向に直交（以下、ｙ方
向と記す）する２本の線分と、ｘ方向に対して３０度傾
いた方向に平行な４本の線分とから構成されている。
隣接するドレイン拡散層の中心を結ぶ線分に平行（以
下、ｘ方向と記す）な２本の線分と、ｘ方向に対して６
０度傾いた方向に平行な４本の線分とから構成されてい
る。また、ソース配線層は、ｘ方向に直交（以下、ｙ方
向と記す）する２本の線分と、ｘ方向に対して３０度傾
いた方向に平行な４本の線分とから構成されている。
【００３３】図６（ｂ）に示すように、ドレインヴィア
プラグに接続するドレイン配線層は、ｘ方向に平行な辺
と、ｘ方向に対して６０度傾いた方向に平行な２本の辺
とからなる正三角形がメッシュ状に配列されて構成され
ている。
プラグに接続するドレイン配線層は、ｘ方向に平行な辺
と、ｘ方向に対して６０度傾いた方向に平行な２本の辺
とからなる正三角形がメッシュ状に配列されて構成され
ている。
【００３４】本実施形態における半導体装置のソース配
線層のように構成すると、第１の実施形態で示した半導
体装置よりソース配線層の面積を更に小さくできるた
め、高速／高周波特性の優れた半導体装置が実現でき
る。
線層のように構成すると、第１の実施形態で示した半導
体装置よりソース配線層の面積を更に小さくできるた
め、高速／高周波特性の優れた半導体装置が実現でき
る。
【００３５】なお、第１の実施形態に示すように、ゲー
ト電極がソース配線層で完全に覆われていても良い。
ト電極がソース配線層で完全に覆われていても良い。
【００３６】（第３の実施形態）図７は、本発明の第３
の実施形態に係わる半導体装置の概略構成を示す図であ
る。図７において、図１と同一な部位には同一符号を付
し、その説明を省略する。
の実施形態に係わる半導体装置の概略構成を示す図であ
る。図７において、図１と同一な部位には同一符号を付
し、その説明を省略する。
【００３７】図７（ａ），（ｂ）に示すように、半導体
基板の各ソース拡散層２２，３２，４２間に、例えばシ
リコン酸化膜からなる絶縁層７１，７２が形成されてい
る。
基板の各ソース拡散層２２，３２，４２間に、例えばシ
リコン酸化膜からなる絶縁層７１，７２が形成されてい
る。
【００３８】ソース拡散層間に絶縁層が形成されている
ことで、ゲート容量すなわち入力容量を低減しさらに高
周波高速特性を改善する。
ことで、ゲート容量すなわち入力容量を低減しさらに高
周波高速特性を改善する。
【００３９】各ソース拡散層２２，３２，４２間に絶縁
層７１，７２を設けることで、入力ゲート容量を１／２
以下にすることが出来、ゲート応答スピードを２倍以上
に改善できる。本素子を高周波トランジスタとして使う
場合、最高カットオフ周波数は、ゲート抵抗Ｒgと入力
ゲート容量Ｃgの時定数τ＝ＲgＣgで決まる。従って、
本実施形態の半導体装置は高周波トランジスタとして利
用する場合に特性改善にとって特に大きな効果がある。
層７１，７２を設けることで、入力ゲート容量を１／２
以下にすることが出来、ゲート応答スピードを２倍以上
に改善できる。本素子を高周波トランジスタとして使う
場合、最高カットオフ周波数は、ゲート抵抗Ｒgと入力
ゲート容量Ｃgの時定数τ＝ＲgＣgで決まる。従って、
本実施形態の半導体装置は高周波トランジスタとして利
用する場合に特性改善にとって特に大きな効果がある。
【００４０】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【００４１】
【発明の効果】以上説明したように本発明によれば、蜂
の巣メッシュ構造のゲート電極を有するＦＥＴおいて、
ドレイン配線層における設計ルールの簡略化を図ること
ができる。
の巣メッシュ構造のゲート電極を有するＦＥＴおいて、
ドレイン配線層における設計ルールの簡略化を図ること
ができる。
【図１】第１の実施形態に係わる半導体装置の概略構成
を示す図。
を示す図。
【図２】第１の実施形態に係わる半導体装置のゲート電
極を構成する六角形の配線の構成を示す平面図。
極を構成する六角形の配線の構成を示す平面図。
【図３】第１の実施形態に係わる半導体装置のソース配
線層の構成を示す平面図。
線層の構成を示す平面図。
【図４】第１の実施形態に係わる半導体装置のドレイン
配線層の構成を示す平面図。
配線層の構成を示す平面図。
【図５】従来のＦＥＴの構成を示す図。
【図６】第２の実施形態に係わる半導体装置の概略構成
を示す図。
を示す図。
【図７】第３の実施形態に係わる半導体装置の概略構成
を示す図。
を示す図。
１…半導体基板
２…ゲート電極
３…第１の層間絶縁膜
４…ソースコンタクトプラグ
５…ドレインコンタクトプラグ
６…ソース配線層
７…ドレイン中間配線層
８…第２の層間絶縁膜
９…ドレインヴィアプラグ
１０…ドレイン配線層
１１．２２…ソース拡散層
２０…第１のユニットセル
２１…第１のドレイン拡散層
２２ａ〜２２ｆ…第１のソース拡散層
２２．３２…ソース拡散層
３１…第２のドレイン拡散層
３２ａ．ｂ…第２のソース拡散層
４１…第３のドレイン拡散層
４２…第３のソース拡散層
５１…第４のドレイン拡散層
フロントページの続き
(56)参考文献 特開 昭57−37875（ＪＰ，Ａ)
特開 平11−68092（ＪＰ，Ａ)
特開 平８−316467（ＪＰ，Ａ)
特開 平６−140583（ＪＰ，Ａ)
特開 平６−112482（ＪＰ，Ａ)
特開 平８−204183（ＪＰ，Ａ)
特開 平９−129867（ＪＰ，Ａ)
特開2002−94049（ＪＰ，Ａ)
特表 平９−505689（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (5)
- 【請求項１】半導体基板上にゲート絶縁膜を介して形成
され、複数の六角形状の配線がメッシュ状に配列された
ゲート電極と、 １つの六角形の配線の内側の前記半導体基板内に形成さ
れたドレイン拡散層と、 内側にドレイン領域が形成されている配線の周囲の複数
の六角形のリング状の配線内に形成されたソース拡散層
とを具備する複数のユニットセルを具備し、 各ユニットセルは、隣接するユニットセル内のソース拡
散層を共有して配設された半導体装置であって、 前記半導体基板上に形成され、ソース拡散層に電気的に
接続するソースコンタクトプラグと、 前記半導体基板上に形成され、前記ソースコンタクトプ
ラグに接続するソース配線層と、 前記半導体基板上に形成され、ドレイン拡散層に電気的
に接続するドレインコンタクトプラグと、 前記半導体基板上に形成され、前記ドレインコンタクト
プラグに接続するドレイン配線層とを具備し、 前記六角形は、内角が９０゜の頂点部を二つ、内角が１
３５゜の頂点部を四つ有し、内角が９０゜の頂点部を結
ぶ線分に対して線対称な図形であり、 前記ドレイン配線層は、前記線分に平行な辺と、前記線
分に対して４５度傾いた方向に平行な辺とから構成され
ていることを特徴とする半導体装置。 - 【請求項２】半導体基板上にゲート絶縁膜を介して形成
され、複数の六角形状の配線がメッシュ状に配列された
ゲート電極と、 １つの六角形の配線の内側の前記半導体基板内に形成さ
れたドレイン拡散層と、 内側にドレイン領域が形成されている配線の周囲の複数
の六角形のリング状の配線内に形成されたソース拡散層
とを具備する複数のユニットセルを具備し、 各ユニットセルは、隣接するユニットセル内のソース拡
散層を共有して配設された半導体装置であって、 前記半導体基板上に形成され、ソース拡散層に電気的に
接続するソースコンタクトプラグと、 前記半導体基板上に形成され、前記ソースコンタクトプ
ラグに接続するソース配線層と、 前記半導体基板上に形成され、ドレイン拡散層に電気的
に接続するドレインコンタクトプラグと、 前記半導体基板上に形成され、前記ドレインコンタクト
プラグに接続するドレイン配線層とを具備し、 前記六角形の配線は、正六角形状であり、 前記ドレイン配線層は、複数の二等辺三角形の配線がメ
ッシュ状に配設されて構成されていることを特徴とする
半導体装置。 - 【請求項３】前記ソース配線層は、ゲート電極上を覆う
ように形成されていることを特徴とする請求項１又は２
に記載の半導体装置。 - 【請求項４】前記ソース配線層は、正六角形の配線がメ
ッシュ状に配設されていることを特徴とする請求項２に
記載の半導体装置。 - 【請求項５】半導体基板上にゲート絶縁膜を介して形成
され、複数の六角形状の配線がメッシュ状に配列された
ゲート電極と、 １つの六角形の配線の内側の前記半導体基板内に形成さ
れたドレイン拡散層と、 このドレイン領域の周囲の複数の六角形の配線の内側の
前記半導体基板内に形成されたソース拡散層と、 前記半導体基板内の各ソース拡散層間に形成された絶縁
層とを具備してなることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011989A JP3524908B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体装置 |
| KR10-2003-0002496A KR100497711B1 (ko) | 2002-01-21 | 2003-01-14 | 반도체 장치 |
| US10/347,838 US6737714B2 (en) | 2002-01-21 | 2003-01-17 | FET having a gate electrode of a honeycomb structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002011989A JP3524908B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003218349A JP2003218349A (ja) | 2003-07-31 |
| JP3524908B2 true JP3524908B2 (ja) | 2004-05-10 |
Family
ID=19191714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002011989A Expired - Fee Related JP3524908B2 (ja) | 2002-01-21 | 2002-01-21 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6737714B2 (ja) |
| JP (1) | JP3524908B2 (ja) |
| KR (1) | KR100497711B1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1601735B (zh) * | 2003-09-26 | 2010-06-23 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
| US20070057289A1 (en) * | 2004-01-10 | 2007-03-15 | Davies Robert B | Power semiconductor device and method therefor |
| JP4662198B2 (ja) * | 2004-04-14 | 2011-03-30 | 住友電気工業株式会社 | 横型半導体デバイスの配線構造 |
| US7573097B2 (en) * | 2004-11-03 | 2009-08-11 | Agere Systems Inc. | Lateral double diffused MOS transistors |
| US8530963B2 (en) * | 2005-01-06 | 2013-09-10 | Estivation Properties Llc | Power semiconductor device and method therefor |
| JP2008258258A (ja) * | 2007-04-02 | 2008-10-23 | Sanyo Electric Co Ltd | 半導体装置 |
| AU2010281317A1 (en) | 2009-08-04 | 2012-02-23 | Gan Systems Inc. | Island matrixed gallium nitride microwave and power switching transistors |
| US9029866B2 (en) | 2009-08-04 | 2015-05-12 | Gan Systems Inc. | Gallium nitride power devices using island topography |
| US9818857B2 (en) | 2009-08-04 | 2017-11-14 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
| US20110068410A1 (en) * | 2009-09-18 | 2011-03-24 | Garnett Martin E | Silicon die floorplan with application to high-voltage field effect transistors |
| DE102010001788A1 (de) * | 2010-02-10 | 2011-08-11 | Forschungsverbund Berlin e.V., 12489 | Skalierbarer Aufbau für laterale Halbleiterbauelemente mit hoher Stromtragfähigkeit |
| AU2011241423A1 (en) * | 2010-04-13 | 2012-11-08 | Gan Systems Inc. | High density gallium nitride devices using island topology |
| USD701843S1 (en) * | 2010-12-28 | 2014-04-01 | Sumitomo Electric Industries, Ltd. | Semiconductor device |
| TWI457055B (zh) * | 2013-02-20 | 2014-10-11 | Novatek Microelectronics Corp | 軟性電路板及其接地線結構 |
| KR102214506B1 (ko) | 2014-08-21 | 2021-02-09 | 삼성전자 주식회사 | 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법 |
| GB201418752D0 (en) * | 2014-10-22 | 2014-12-03 | Rolls Royce Plc | Lateral field effect transistor device |
| US10403624B2 (en) | 2017-05-26 | 2019-09-03 | Stmicroelectronics Design And Application S.R.O. | Transistors with octagon waffle gate patterns |
| US10147796B1 (en) * | 2017-05-26 | 2018-12-04 | Stmicroelectronics Design And Application S.R.O. | Transistors with dissimilar square waffle gate patterns |
| JP2020027865A (ja) * | 2018-08-10 | 2020-02-20 | キオクシア株式会社 | 半導体装置 |
| WO2020059322A1 (ja) * | 2018-09-21 | 2020-03-26 | ソニーセミコンダクタソリューションズ株式会社 | 半導体素子および電子回路 |
| US11164813B2 (en) * | 2019-04-11 | 2021-11-02 | Cree, Inc. | Transistor semiconductor die with increased active area |
| US12074079B2 (en) | 2019-04-11 | 2024-08-27 | Wolfspeed, Inc. | Wide bandgap semiconductor device with sensor element |
| CN116325172A (zh) * | 2020-11-11 | 2023-06-23 | 华为技术有限公司 | 包括具有六边形轮廓的晶胞的横向半导体器件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3136885B2 (ja) * | 1994-02-02 | 2001-02-19 | 日産自動車株式会社 | パワーｍｏｓｆｅｔ |
| WO1996031907A1 (en) * | 1995-04-06 | 1996-10-10 | Industrial Technology Research Institute | N-sided polygonal cell lay-out for multiple cell transistor |
| US5838050A (en) * | 1996-06-19 | 1998-11-17 | Winbond Electronics Corp. | Hexagon CMOS device |
| GB9906247D0 (en) * | 1999-03-18 | 1999-05-12 | Koninkl Philips Electronics Nv | An electronic device comprising a trench gate field effect device |
-
2002
- 2002-01-21 JP JP2002011989A patent/JP3524908B2/ja not_active Expired - Fee Related
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2003
- 2003-01-14 KR KR10-2003-0002496A patent/KR100497711B1/ko not_active Expired - Lifetime
- 2003-01-17 US US10/347,838 patent/US6737714B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003218349A (ja) | 2003-07-31 |
| US6737714B2 (en) | 2004-05-18 |
| KR20030063138A (ko) | 2003-07-28 |
| KR100497711B1 (ko) | 2005-06-23 |
| US20030136984A1 (en) | 2003-07-24 |
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