JP2020027865A - 半導体装置 - Google Patents
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Abstract
【課題】トランジスタの閾値電圧のばらつきを抑制すること。【解決手段】実施形態の半導体装置2は、基板の表面に延びる拡散層および拡散層上に配置されるゲート電極GEを有するトランジスタTrと、ゲート電極GEの両側で拡散層にそれぞれ接続される底面が長尺形状のコンタクトと、を備え、底面の延在方向が拡散層の延在方向に対して互いに一直線に並ばないようそれぞれのコンタクトが配置されている。【選択図】図1
Description
本発明の実施形態は、半導体装置に関する。
半導体装置は、基板に形成された拡散層上にゲート電極を備えるトランジスタを含む。ゲート電極の両側には、拡散層に接続するソースドレインコンタクトが形成される。トランジスタにおいては、閾値電圧のばらつきが少ないことが望ましい。
一つの実施形態は、トランジスタの閾値電圧のばらつきを抑制することができる半導体装置を提供することを目的とする。
実施形態の半導体装置は、基板の表面に延びる拡散層および前記拡散層上に配置されるゲート電極を有するトランジスタと、前記ゲート電極の両側で前記拡散層にそれぞれ接続される底面が長尺形状のコンタクトと、を備え、前記底面の延在方向が前記拡散層の延在方向に対して互いに一直線に並ばないようそれぞれの前記コンタクトが配置されている。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
(不揮発性メモリの構成例)
図1(a)は、実施形態にかかる不揮発性メモリ1の構成の一例を模式的に示す断面図である。図1(a)に示す断面は、後述のアクティブ領域AAの延在方向に沿っている。図1(a)に示すように、不揮発性メモリ1は、例えば、メモリセルアレイArrと、メモリセルアレイArrの下方に配置される周辺回路Perとを備える3次元不揮発性メモリとして構成される。メモリセルアレイArrには複数のメモリセルMCがマトリクス状に配置される。周辺回路PerはメモリセルMCの動作に寄与する。
図1(a)は、実施形態にかかる不揮発性メモリ1の構成の一例を模式的に示す断面図である。図1(a)に示す断面は、後述のアクティブ領域AAの延在方向に沿っている。図1(a)に示すように、不揮発性メモリ1は、例えば、メモリセルアレイArrと、メモリセルアレイArrの下方に配置される周辺回路Perとを備える3次元不揮発性メモリとして構成される。メモリセルアレイArrには複数のメモリセルMCがマトリクス状に配置される。周辺回路PerはメモリセルMCの動作に寄与する。
メモリセルアレイArr内には、ワード線WLと層間絶縁層IDとが複数積層され、これらを貫通するピラーPが設けられている。ピラーPはチャネル層とメモリ層とを備え、ソース線SLに接続されている。これにより、ピラーPの高さ方向に沿ってメモリセルMCが3次元に配列されることとなる。
周辺回路PerはトランジスタTrを含む。トランジスタTrは、ウェハSubに設けられた拡散層であるアクティブ領域AA、及びアクティブ領域AA上にゲート電極GEを備える。ゲート電極GEにはゲートコンタクトCGが接続される。ゲート電極GEの両側のアクティブ領域AA、つまり、ソース領域およびドレイン領域には、ソースドレインコンタクトCSが接続される。ソースドレインコンタクトCSは配線層D0に接続され、さらに複数のコンタクトを介して配線層D0の上層の配線層D1,D2等に接続される。主に、トランジスタTr、ゲートコンタクトCG、ソースドレインコンタクトCS、及び配線層D0〜D2により、半導体装置2が構成される。
図1(b)は、実施形態にかかる不揮発性メモリ1が備える半導体装置2の構成の一例を模式的に示す平面図である。図1(b)に示すように、ウェハSubには、複数の長尺状のアクティブ領域AAが、それぞれ短手方向に並ぶように設けられている。アクティブ領域AA上には、アクティブ領域AAの延在方向と交わる方向、例えば直交する方向に延びる複数のゲート電極GEが、それぞれ短手方向に並ぶように設けられている。ゲート電極GE直下のアクティブ領域AAにはチャネルが形成される。個々のゲート電極GE上には、ゲートコンタクトCGがそれぞれ設けられている。個々のゲート電極GEの両側には、ソースドレインコンタクトCSがそれぞれ設けられている。
ソースドレインコンタクトCSの底面は、コンタクト抵抗低減の観点から、例えば楕円形等の長尺形状を有している。アクティブ領域AAの延在方向に配列される複数のソースドレインコンタクトCSにおいて、これらの長尺形状の底面の延在方向Dcsがアクティブ領域AAの延在方向Daaに対して一直線に並ばないように、それぞれのソースドレインコンタクトCSが配置されている。より具体的には、底面の延在方向Dcsがアクティブ領域AAの延在方向Daaに対して交わる向きに、それぞれのソースドレインコンタクトCSが配置されている。換言すれば、ソースドレインコンタクトCSの底面は、長尺状に延びるアクティブ領域AAに対して斜めに配置されている。底面の延在方向Dcsとアクティブ領域AAの延在方向Daaとがなす角度は、例えば10°以上である。
ところで、アクティブ領域AAの延在方向Daa、及び例えばこれに直交するゲート電極GEの延在方向は、ウェハSubの結晶が劈開する方向である。アクティブ領域AAの延在方向Daaに対して斜めに配置されるソースドレインコンタクトCSの底面の延在方向Dcsは、ウェハSubの劈開方向に対しても斜めに配置される。
以上のように、複数のトランジスタTrが2次元にマトリクス状に配置されるトランジスタアレイTAが構成される。図1(b)の例では、トランジスタアレイTA内の各トランジスタTrは、並列方向に隣接するトランジスタTrと、互いにソース領域およびドレイン領域を共有している。また、それぞれのゲート電極GEのゲート幅Wは例えば1μm以下である。このようにトランジスタアレイTAを構成することで、小さな領域内に密集してトランジスタTrを複数配置することができる。
(不揮発性メモリの製造処理の例)
次に、図2〜図4を用いて、不揮発性メモリ1の製造処理例について説明する。図2〜図4は、実施形態にかかる不揮発性メモリ1の製造処理の手順の一例を示すフロー図である。図2の左側ならびに図3および図4に示す図は、製造処理における不揮発性メモリ1の断面図である。図2の右側に示す図は、製造処理における不揮発性メモリ1の平面図である。
次に、図2〜図4を用いて、不揮発性メモリ1の製造処理例について説明する。図2〜図4は、実施形態にかかる不揮発性メモリ1の製造処理の手順の一例を示すフロー図である。図2の左側ならびに図3および図4に示す図は、製造処理における不揮発性メモリ1の断面図である。図2の右側に示す図は、製造処理における不揮発性メモリ1の平面図である。
図2(a)に示すように、ウェハSubにイオン注入等がされてアクティブ領域AAが形成される。また、アクティブ領域AA上に、例えばアクティブ領域AAと直交するようゲート電極GEが形成される。以上により、トランジスタTrが形成される。
図2(b)に示すように、アクティブ領域AAおよびゲート電極GE等を覆うように層間絶縁層IDを形成する。そして、層間絶縁層IDを貫通し、ゲート電極GE、アクティブ領域AAにそれぞれ接続するゲートコンタクトCG及びソースドレインコンタクトCSを形成する。このとき、例えば楕円形等の長尺形状のソースドレインコンタクトCSの底面は、アクティブ領域AAに対して斜めに配置される。
図2(c)に示すように、さらに層間絶縁層IDを積層していきながら、コンタクトにより接続される配線層D0〜D2を形成する。以上により、半導体装置2および周辺回路Perが形成される。
図3(a)に示すように、周辺回路Perの上方にソース線SLを形成する。また、ソース線SL上に、犠牲層SCと層間絶縁層IDとを複数積層する。
図3(b)に示すように、犠牲層SCと層間絶縁層IDとを貫通し、ソース線SLに到達するピラーPを形成する。ピラーPは、柱状のチャネルと、チャネルの側面を覆うメモリ層とを備える。
図4(a)に示すように、外縁部の犠牲層SCと層間絶縁層IDとを貫通する図示しないスリットSTを介して犠牲層SCを除去する。
図4(b)に示すように、図示しないスリットSTを介して、犠牲層SCが除去されて生じた空間に導電体を充填してワード線WLを形成する。以上により、メモリセルアレイArr及び不揮発性メモリ1が形成される。
上記のように、犠牲層SCを除去し、そこへワード線WLを形成する手法をリプレースと呼ぶ。リプレース時、形成途中の不揮発性メモリ1の全体の構成が熱履歴を受けることがある。
(トランジスタの閾値)
図5は、ある種のトランジスタにおける閾値を示す正規確率プロットである。図5の横軸は、トランジスタの示す閾値であり、縦軸は、ばらつきを示す。図5に示すように、本発明者は、ある種のトランジスタにおいて閾値のばらつきや低下が起こることを発見した。このような閾値のばらつきや低下は、ゲート幅Wが1μm以下のトランジスタにおいて顕著であった。
図5は、ある種のトランジスタにおける閾値を示す正規確率プロットである。図5の横軸は、トランジスタの示す閾値であり、縦軸は、ばらつきを示す。図5に示すように、本発明者は、ある種のトランジスタにおいて閾値のばらつきや低下が起こることを発見した。このような閾値のばらつきや低下は、ゲート幅Wが1μm以下のトランジスタにおいて顕著であった。
本発明者が様々な解析を行った結果、上記トランジスタにおいて、ゲート電極下のアクティブ領域に結晶欠陥が生じており、この結晶欠陥がトランジスタの閾値のばらつきや低下の一因となっていることを突き止めた。これは、ソースドレインコンタクトがアクティブ領域の延在方向に配列されることでアクティブ領域に応力が発生し、トランジスタ上方のメモリセルアレイ形成時の熱履歴等で結晶欠陥が生じるものと推察される。
本発明者は、鋭意研究の結果、実施形態の半導体装置2のように、ソースドレインコンタクトCSによるアクティブ領域AAへの応力を緩和する構成を見出した。
実施形態の半導体装置1においては、同一のアクティブ領域AA内に配置されるソースドレインコンタクトCSにおいて、ソースドレインコンタクトCSの底面の延在方向Dcsが、アクティブ領域AAの延在方向Daaに対して互いに一直線上に並ばない。ソースドレインコンタクトCSの底面は長尺形状であるところ、それらの応力は主に底面の延在方向Dcsに生じると推察される。上記構成では、ソースドレインコンタクトCSの底面の応力が、アクティブ領域Aaの延在方向Daaに対してそれぞれ異なる方向に加わることとなる。これにより、アクティブ領域AAにおける結晶欠陥が抑制され、トランジスタTrの閾値のばらつきや低下を抑制することができる。
(変形例1)
上述の実施形態においては、ソースドレインコンタクトCSの底面のアクティブ領域AAに対する傾斜は全て同じ方向としていたが、これに限られない。
上述の実施形態においては、ソースドレインコンタクトCSの底面のアクティブ領域AAに対する傾斜は全て同じ方向としていたが、これに限られない。
図6は、実施形態の変形例1にかかる不揮発性メモリが備える半導体装置の構成の一例を模式的に示す平面図である。図6に示すように、同一のアクティブ領域AAに配列されるソースドレインコンタクトCSaにおいて、ソースドレインコンタクトCSaの底面のアクティブ領域AAに対する傾斜の向きが1つおきに逆転していてもよい。
このようにソースドレインコンタクトCSaを配置することで、同一のアクティブ領域AAに配列されるソースドレインコンタクトCSaの底面の延在方向Dcsaは、アクティブ領域AAの延在方向Daaに対して一直線上に並ばない。同様に、同一のアクティブ領域AAに配列されるソースドレインコンタクトCSaの底面の延在方向Dcsaは、ウェハの結晶が劈開する方向に対しても一直線上に並ばない。
(変形例2)
上述の実施形態においては、ソースドレインコンタクトCSの底面がアクティブ領域AAに対して傾斜しているもとのとしたが、これに限られない。
上述の実施形態においては、ソースドレインコンタクトCSの底面がアクティブ領域AAに対して傾斜しているもとのとしたが、これに限られない。
図7は、実施形態の変形例2にかかる不揮発性メモリが備える半導体装置の構成の一例を模式的に示す平面図である。図7に示すように、同一のアクティブ領域AAに配列されるソースドレインコンタクトCSbにおいて、ソースドレインコンタクトCSbのアクティブ領域AA内における位置が1つおきに異なっていてもよい。
具体的には、実施形態の変形例2の半導体装置においては、アクティブ領域AAの1列目のソースドレインコンタクトCSbが、アクティブ領域AAの短手方向における一方の端部寄りに配置される。また、アクティブ領域AAの2列目のソースドレインコンタクトCSbは、アクティブ領域AAの短手方向における他方の端部寄りに配置される。このときの寄せ幅は任意であるが、ソースドレインコンタクトCSbの底面の短手方向の端部の延長線Ex同士がそれぞれ重ならない程度の寄せ幅とすることが好ましい。このように、実施形態の変形例2の半導体装置では、ソースドレインコンタクトCSbがアクティブ領域AAの延在方向Daaに対してジグザグに配置されている。
このようにソースドレインコンタクトCSbを配置することで、同一のアクティブ領域AAに配列されるソースドレインコンタクトCSbの底面の延在方向Dcsbは、アクティブ領域AAの延在方向Daaに対して一直線上に並ばない。同様に、同一のアクティブ領域AAに配列されるソースドレインコンタクトCSbの底面の延在方向Dcsbは、ウェハの結晶が劈開する方向に対してもそれぞれ一直線上に並ばない。
以上の変形例1,2のみならず、ソースドレインコンタクトの底面の延在方向がアクティブ領域の延在方向に対してそれぞれ一直線に並ばないような配置であれば、ソースドレインコンタクトを如何なる配置とすることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…不揮発性メモリ、2…半導体装置、AA…アクティブ領域、CG…ゲートコンタクト、CS,CSa,CSb…ソースドレインコンタクト、Daa,Dcs,Dcsa,Dcsb…延在方向、GE…ゲート電極、Sub…ウェハ、TA…トランジスタアレイ、W…ゲート幅。
Claims (5)
- 基板の表面に延びる拡散層および前記拡散層上に配置されるゲート電極を有するトランジスタと、
前記ゲート電極の両側で前記拡散層にそれぞれ接続される底面が長尺形状のコンタクトと、を備え、
前記底面の延在方向が前記拡散層の延在方向に対して互いに一直線に並ばないようそれぞれの前記コンタクトが配置されている、
半導体装置。 - 前記底面の延在方向が前記基板の結晶の劈開方向に対して互いに一直線に並ばないようそれぞれの前記コンタクトが配置されている、
請求項1に記載の半導体装置。 - 前記底面の延在方向が前記拡散層の延在方向に対して交わる向きにそれぞれの前記コンタクトが配置されている、
請求項1または請求項2に記載の半導体装置。 - それぞれの前記コンタクトが前記拡散層の延在方向に対してジグザグに配置されている、
請求項1または請求項2に記載の半導体装置。 - 前記トランジスタと前記コンタクトとが前記拡散層の延在方向に複数配列される、
請求項1乃至請求項4のいずれか1項に記載の半導体装置。
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