JP2006093259A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2006093259A JP2006093259A JP2004274493A JP2004274493A JP2006093259A JP 2006093259 A JP2006093259 A JP 2006093259A JP 2004274493 A JP2004274493 A JP 2004274493A JP 2004274493 A JP2004274493 A JP 2004274493A JP 2006093259 A JP2006093259 A JP 2006093259A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- source
- semiconductor device
- contact portions
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】 ソース・ドレイン領域のコンタクト部をジクザク配置することで、対向配置時の寄生抵抗成分と対向長をほぼ同一に保つこと。
【解決手段】 本発明では、半導体基板1上のゲート絶縁膜2上に形成されたゲート電極3と、前記ゲート電極3に隣接するように形成されたソース・ドレイン領域4,5と、前記ソース・ドレイン領域4,5に複数のコンタクト部6が形成され、各コンタクト部6が前記ゲート電極3を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする。
【選択図】 図2
【解決手段】 本発明では、半導体基板1上のゲート絶縁膜2上に形成されたゲート電極3と、前記ゲート電極3に隣接するように形成されたソース・ドレイン領域4,5と、前記ソース・ドレイン領域4,5に複数のコンタクト部6が形成され、各コンタクト部6が前記ゲート電極3を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする。
【選択図】 図2
Description
本発明は、半導体装置に関し、特に半導体基板上のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に形成された複数のコンタクト部の配置及び形状に関する。
一般の半導体装置は、図4に示すように一導電型、例えばP型の半導体基板51上のゲート絶縁膜52上に形成されたゲート電極53と、前記ゲート電極53に隣接するように形成されたN型のソース・ドレイン領域54,55が形成されている。
そして、前記ソース・ドレイン領域54,55には、ソース電極、ドレイン電極となる複数のコンタクト部56が形成されている(図5参照)。
特開2000−12711号公報
ここで、図5に示すように、従来のCMOSパワートランジスタはソース・ドレイン領域54,55に形成されたコンタクト部56をゲート電極53を境にして線対称となるように対向に配置し、その距離は静電破壊耐量(例えば、マシンモデル150V)が得られるように設定されている。即ち、耐圧を持たせるためにドレイン領域側のゲート電極53からの距離K2をソース領域側のゲート電極53からの距離K1よりも長くなるようにオフセット設定していた。
そのため、このオフセット部分に寄生抵抗成分が発生していた(図4参照)。なお、このときの対向配置されたコンタクト部56間の寄生抵抗はR1とする。
そこで本発明は、半導体基板上のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成されていることを特徴とする。
また、本発明は、半導体基板上のゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする。
そして、前記半導体装置がパワートランジスタを構成していることを特徴とするものである。
本発明によれば、ソース・ドレイン領域のコンタクト部をゲート電極を境にして線対称とならない位置にジクザク配置することで、対向配置時の寄生抵抗成分と対向長をほぼ同一に保ちつつ、かつパターンを10%程度小さくできる。また、動作時においては実行のソース・ドレイン領域(チャネル)間の距離が縮まるため、およそ3〜5%程度オン抵抗特性が改善できる。
次に、本発明による半導体装置を、図1乃至図3を参照しながら説明する。
図1は半導体装置を示す断面図で、図2及び図3はそのコンタクト部の配置及び形状を示す平面図である。
図1に示すように本発明の半導体装置は、一導電型、例えばP型の半導体基板1上のゲート絶縁膜2上に形成されたゲート電極3と、前記ゲート電極3に隣接するようにN型のソース・ドレイン領域4,5が形成されている。
また、前記ソース・ドレイン領域4,5には、ソース電極、ドレイン電極となる複数のコンタクト部6が形成されている(図2参照)。
そして、図2に示すように各コンタクト部6が、前記ゲート電極3を境にして線対称とならない位置にジグザグ配置されている。
このように前記ソース・ドレイン領域4,5のコンタクト部6を各々ジクザク配置することで、対向配置時の寄生抵抗成分R2と対向長をほぼ同一に保つことができる。なお、このときの対向配置されたコンタクト部56間の寄生抵抗はR2で、対向長はK3=K4とする。これは、半導体基板1を構成するシリコンの配列(111)が関連している。即ち、抵抗成分が、結晶配列の関係で直線方向に比べて斜め方向への進行が比較的遅いという特性を利用している。
また、このような構成を採用した本発明の半導体装置では、従来のパターンに比して10%程度小さくできた。更に、動作時においては実行のソース・ドレイン領域(チャネル)間の距離が縮まるため、およそ3〜5%程度オン抵抗特性が改善できた。
また、本発明の半導体装置の第2の特徴は、図3にコンタクト部6を拡大した平面図を示すように、コンタクト部6の角部が面取りされた面取り部6aを有していることである。
このようにコンタクト部6の角部が面取りされているため、コンタクト部6の角部が平面となり、コンタクト部6に対して全体的に平面で電界を受けることができ、従来のようなコンタクト部56に比して角部での電界集中が抑止されるため、更なる耐圧化が図れる。
1 半導体基板
2 ゲート絶縁膜
3 ゲート電極
4 ソース領域
5 ドレイン領域
6 コンタクト部
6a 面取り部
2 ゲート絶縁膜
3 ゲート電極
4 ソース領域
5 ドレイン領域
6 コンタクト部
6a 面取り部
Claims (3)
- 半導体基板上のゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成されていることを特徴とする半導体装置。 - 半導体基板上のゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極に隣接するように形成されたソース・ドレイン領域と、
前記ソース・ドレイン領域に複数のコンタクト部が形成され、各コンタクト部が前記ゲート電極を境にして線対称とならない位置に構成され、かつ、その外形角部が面取りされていることを特徴とする半導体装置。 - 前記半導体装置がパワートランジスタを構成していることを特徴とする請求項1または請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004274493A JP2006093259A (ja) | 2004-09-22 | 2004-09-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004274493A JP2006093259A (ja) | 2004-09-22 | 2004-09-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006093259A true JP2006093259A (ja) | 2006-04-06 |
Family
ID=36233959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004274493A Pending JP2006093259A (ja) | 2004-09-22 | 2004-09-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006093259A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019106484A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子 |
US11069617B2 (en) | 2018-08-10 | 2021-07-20 | Toshiba Memory Corporation | Semiconductor device and nonvolatile memory |
-
2004
- 2004-09-22 JP JP2004274493A patent/JP2006093259A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019106484A (ja) * | 2017-12-13 | 2019-06-27 | 富士電機株式会社 | 抵抗素子 |
US11069617B2 (en) | 2018-08-10 | 2021-07-20 | Toshiba Memory Corporation | Semiconductor device and nonvolatile memory |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI309080B (en) | Lateral double-diffused field effect transistor and integrated circuit having same | |
KR100649867B1 (ko) | 고전압 반도체소자 및 그 제조방법 | |
JP2007116049A (ja) | 半導体装置 | |
US10074723B1 (en) | Field plate trench FET and a semiconductor component | |
JP2012064849A (ja) | 半導体装置 | |
JP2009088198A (ja) | 半導体装置 | |
JP2010199161A (ja) | 半導体集積回路装置及びその製造方法 | |
JP5036479B2 (ja) | 縦型mosfet構造の半導体装置 | |
TWI450395B (zh) | Semiconductor device | |
JP2008300420A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR20140002676A (ko) | 수직 dmos 전계 효과 트랜지스터 및 이의 제조방법 | |
JP2008141055A (ja) | 半導体装置 | |
US20120126312A1 (en) | Vertical dmos-field effect transistor | |
US9525062B2 (en) | Insulated gate switching element | |
JP4820899B2 (ja) | 半導体装置 | |
JP2008016562A (ja) | 半導体装置 | |
JP3855386B2 (ja) | 半導体装置 | |
JP2007081229A (ja) | 半導体装置 | |
JP2006093259A (ja) | 半導体装置 | |
US20140110768A1 (en) | Transistor device | |
JP2005116876A (ja) | 半導体装置 | |
JP2007005398A (ja) | Mosfet | |
JP2006120952A (ja) | Mis型半導体装置 | |
TW550818B (en) | Semiconductor device | |
JP2007134500A (ja) | 双方向半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |