JP5036479B2

JP5036479B2 - 縦型ｍｏｓｆｅｔ構造の半導体装置

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Publication number: JP5036479B2
Application number: JP2007263993A
Authority: JP
Inventors: 直毅油谷; 寛渡邊; 陽一郎樽井; 成久三浦
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-10-10
Filing date: 2007-10-10
Publication date: 2012-09-26
Anticipated expiration: 2027-10-10
Also published as: JP2009094314A

Description

本発明は、電界効果トランジスタ（ＭＯＳＦＥＴ）を備える縦型ＭＯＳＦＥＴ構造の電力用半導体装置に関するものである。

炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体を用いたものと比較して高電圧、大電流、高温動作に優れているため、次世代の電力用半導体装置として開発が進められている。電力用半導体装置では、大電流を実現するために多数のＭＯＳＦＥＴのセルを並列に接続した素子構造を採用することが一般的である。

図７は、従来の電力用半導体装置のセルのパターン配置を示す。また図８は、図７のＢ−Ｂ断面図である。尚、図７，８の符号ｃは単位セルの範囲を示している。この電力用半導体装置では、高濃度のｎ型（以下、ｎ⁺と称する）ＳｉＣ基板１の一方主面上に、エピタキシャル成長により低濃度のｎ型（以下、ｎ^-と称する）ドリフト領域２が形成されている。ここでＳｉＣ基板１は、シリコンよりもバンドギャップの広いワイドバンドギャップの半導体基板である。

ドリフト領域２の表層には、縦横に互いに間隔を空けて配置された複数のｐ型ベース領域４が形成されている。各ｐ型ベース領域４の表層には、そのｐ型ベース領域４に囲まれる様にｎ⁺型ソース領域３が形成されている。各ソース領域３の中央部には、その直下のベース領域４まで貫通する様にｐ⁺型ベースコンタクト領域５が形成されている。尚、ベースコンタクト領域５は、ベース領域４に電気的な接続を取るためのものである。

ドリフト領域２上には、ゲート酸化膜６が形成されている。ゲート酸化膜６上には、例えばポリシリコン膜のゲート電極７が形成されると共にそのゲート電極７を被覆する様に層間絶縁膜８が形成されている。ゲート電極７は、各ソース領域３の端もしくは内側に開口部がある格子状の形状をしている。尚、ゲート酸化膜６および層間絶縁膜８に形成された開口１２は、ソース領域３およびベースコンタクト領域５にコンタクトを取るためのコンタクトホールとして機能し、ゲート酸化膜６および層間絶縁膜８をエッチング除去して形成される。

層間酸化膜８上には、例えばアルミニウム製の第１の外部接続電極１０が形成されている。第１の外部接続電極１０は、コンタクトホール１２を介してソース領域３とベースコンタクト領域５に電気的に接続されている。また半導体基板１の他方主面には、第２の外部接続電極１１が形成されている。

この電力用半導体装置では、第１および第２の外部接続電極１０，１１間に高電圧を印加しても、ゲート電極７に電圧を印加していない場合は、ゲート電極７直下のベース領域４にチャネル領域が形成されないので、電流は流れず、オフ状態である。この状態でゲート電極７に正電圧を印加すると、ゲート電極７直下のベース領域４にチャネル領域が形成される。これにより、第１の外部接続電極１０→ソース領域３→当該チャネル領域→ドリフト領域２→ＳｉＣ基板１→第２の外部接続電極１１の経路で電流が流れ、オン状態になる。この様にゲート電圧により電流のオンオフが制御できる。

その際のオン抵抗は、電極−半導体（例えば第１の外部接続電極１０−ソース領域３、第２の外部接続電極１１−半導体基板１）間のコンタクト抵抗と、半導体（例えばソース領域３、当該チャネル領域、ドリフト領域２、半導体基板１）の内部の抵抗で決まる。

また当該チャネル領域の抵抗は、そのチャネル幅（即ちベース領域４の幅）に反比例する。従ってセルｃを微細化して単位面積あたりのチャネル幅を大きくすればオン抵抗を下げることができる。そのため電力用半導体装置は、できるだけセルｃを微細化して単位面積あたりのセル数を増やす様に設計されている。

尚、この様な従来の電力用半導体装置に関連する先行技術として特許文献１〜４に記載されたものがある。

特開平０５−１０２４８７号公報特開平１１−０７４５１１号公報特開平０９−２１３９５１号公報特開平０３−１４２９７２号公報

しかし従来の電力用半導体装置では、上記の様に各セルｃのソース領域３の中にベースコンタクト領域５が形成されるので、セルｃを微細化すると、ソース領域３とベースコンタクト領域５との両方の面積を十分に確保できなくなり、コンタクト抵抗が増大する。そのため、微細化は制限される。

またセルｃ内の各領域はフォトリソグラフィ技術で形成されるが、そこで使用する露光機の解像度や重ね合わせ精度などのプロセス装置の性能によっても、セルｃの微細化は制限される。例えばセルｃ内では、ベースコンタクト領域５の大きさが最小寸法となるため、微細化のレベルが、プロセス装置によりベースコンタクト領域５のパターンが形成できないレベルに達すると、それ以上微細化ができなくなる。

またベースコンタクト領域５は、理想的にはソース領域３の中にソース領域３と重ならない様に形成されるが、実際は露光装置の重ね合わせ性能により重なってしまう。そのため、重なってもベースコンタクト領域５の面積が十分に確保できる様に十分なマージンを確保してソース領域３とベースコンタクト領域５とを設計する必要がある。そのマージンによっても微細化が制限される。

この様に従来の電力用半導体装置では、セルｃの微細化が制限されるので、オン抵抗を低減するのが困難であるという問題点があった。

またソース領域３とベースコンタクト領域５との重ね合わせのずれは、ウエハ間やウエハ内の位置によっても異なる場合があるので、チップによってオン抵抗にばらつきが生じるという問題点があった。

本発明は、以上の問題点に鑑みて為されたものであり、オン抵抗およびオン抵抗のばらつきを低減できる縦型ＭＯＳＦＥＴ構造の半導体装置を提供することを目的とする。

上記課題を解決する為に、本発明の第１の形態は、第１導電型の半導体基板と、前記半導体基板の一方主面上に形成された第１導電型のドリフト領域と、前記ドリフト領域の表層に互いに間隔を空けて形成された複数の矩形状の第２導電型のベース領域と、前記複数のベース領域のうちの所定数のベース領域の各々の表層にそのベース領域に囲まれる様に形成された第１導電型のソース領域と、前記複数のベース領域のうちの残りのベース領域の各々の表層にそのベース領域に囲まれる様に形成され、そのベース領域よりも高不純物濃度の第２導電型のベースコンタクト領域と、前記ドリフト領域の表層に形成され、前記ベースコンタクト領域の形成された前記ベース領域が前記ソース領域の形成された１つ以上の前記ベース領域と接続される様に、隣接する前記各ベース領域の角部同士を接続する第２導電型のベース領域接続部と、表面に露出した前記ベース領域上にゲート酸化膜を介して形成されたゲート電極と、露出された前記ソース領域上および前記ベースコンタクト領域上に形成された第１の外部接続電極とを備え、前記ソース領域の形成された前記ベース領域に対する前記ベースコンタクト領域の形成された前記ベース領域の割合が、電流オンオフの過渡期に前記ベース領域の電位を固定できる範囲に設定されているものである。

本発明の第１の形態によれば、複数のベース領域のうち、所定数のベース領域の各々の表層にソース領域が形成され、残りのベース領域の各々の表層にベースコンタクト領域が形成されるので、少なくとも下記（Ａ）〜（Ｃ）の効果の何れかが得られる。

（Ａ）各ベース領域の中にはソース領域およびベースコンタクト領域の何れか一方だけが形成されるという単純な構造を取る事ができるので（即ち従来の様にベース領域の中にソース領域が形成され、更にそのソース領域の中にベースコンタクト領域が形成されるという複雑な構造を避ける事ができるので）、セルを微細化できる。これにより単位面積あたりのチャネル幅を大きくでき、オン抵抗を低減できる。

（Ｂ）従来の様にソース領域とベースコンタクト領域との重ね合わせマージンを考慮する必要が無いので、セルを更に微細化でき、これにより単位面積あたりのチャネル幅を更に大きくでき、オン抵抗を更に低減できる。

（Ｃ）ソース領域とベースコンタクト領域との重ね合わせのずれによるベースコンタクト領域の面積のばらつきが無くなるので、チップによってオン抵抗がばらつく事を防止できる。これにより再現性良くオン抵抗の低い半導体装置を得る事ができる。

実施の形態１．
この実施の形態に係る縦型ＭＯＳＦＥＴ構造の半導体装置１は、例えば電力用半導体装置に使用されるものである。この半導体装置１では、図１および図２の様に、例えば高濃度のｎ型（第１電動型）（以下、ｎ⁺と称する）ＳｉＣ基板１を有し、その一方主面上に、エピタキシャル成長により例えば低濃度のｎ型（以下、ｎ^-と称する）ドリフト領域２が形成されている。ここでＳｉＣ基板１は、シリコンよりもバンドギャップの広いワイドバンドギャップの半導体基板である。

ドリフト領域２の表層には、複数のｐ型（第２導電型）のベース領域４が形成されている。各ベース領域４は、それぞれ例えば矩形形状に形成されており、互いに間隔を空けて縦横に配置されている。上記の複数のベース領域４のうち、所定数のベース領域４の各々の表層には、そのベース領域４に囲まれる様にｎ⁺型（第１導電型）のソース領域３が形成されており、残りのベース領域４の各々の表層には、そのベース領域４に囲まれる様に、そのベース領域４よりも高不純物濃度のｐ⁺型（第２導電型）のベースコンタクト領域５が形成されている。尚、ベースコンタクト領域５は、ベース領域４に電気的な接続を取るためのものである。

尚、図１および図２中の符号ｃは、単位セルの範囲を示している。即ちこの発明では、ベース領域４の中にベースコンタクト領域５の形成されたセル（以後、ベースコンタクトセルと呼ぶ）と、ベース領域４の中にソース領域３の形成されたセル（以後、ソースセルと呼ぶ）との２種類のセルが存在している。尚、図１では、一例として、１個のベースコンタクトセルの周囲に９個のソースセルが縦横に配置した状態が示されている。

ドリフト領域２の表層には、ベースコンタクトセルが１つ以上のソースセルと接続される様に各セルＣのベース領域４を互いに接続するｐ型のベース領域接続部２０が形成されている。ここではベース領域接続部２０は、例えば十字形状に形成され、各ベース領域４の４つの全ての角部４ａをそれぞれ、その角部４ａに隣接する他の４つの角部（即ち他の４つのベース領域４の角部）４ａと接続している。即ちベース領域接続部２０は、隣接する４つの角部（ベース領域４の角部）４ａを互いに接続している。尚ここでは、各ベース領域４の４つの全ての角部４ａがそれぞれ、その角部４ａに隣接する他の４つの角部４ａと接続されるが、他の１つ、２つまたは３つの角部４ａだけと接続される様にしてもよい。ベース領域接続部２０はベース領域４と同時に形成する事が可能であるが、これらは別々に形成しても良い。例えば図９の断面図に示した様に、ベース領域接続部２０をｐ⁺型ベースコンタクト領域５と同時に形成しても良い。この場合、ベース領域接続部２０はｐ⁺型になるため、接続抵抗が下がる効果が期待できる。更に図１０の断面図に示す様に、ベース領域接続部２０をベース領域４と同時に形成し、更にこの部分にベース領域接続部２０の形成と同時にｐ⁺型層を形成しても良い。この場合、更に接続抵抗が下がる効果が期待できる。

ドリフト領域２上には、ゲート酸化膜６が形成されている。ゲート酸化膜６上には、例えばポリシリコン膜のゲート電極７が形成されると共にそのゲート電極７を被覆する様に酸化珪素製の層間絶縁膜８が形成されている。尚、ゲート酸化膜６および層間絶縁膜８に形成された開口１２は、ソース領域３およびベースコンタクト領域５にコンタクトを取るためのコンタクトホールとして機能し、ゲート酸化膜６および層間絶縁膜８をエッチング除去して形成される。ゲート電極７は、各ソース領域３の端もしくは内側に開口部がある格子状の形状をしている。

層間酸化膜８上には、例えばアルミニウム製の第１の外部接続電極１０が膜状に形成されている。第１の外部接続電極１０は、コンタクトホール１２を介してソース領域３とベースコンタクト領域５とに電気的に接続されている。また半導体基板１の他方主面には、第２の外部接続電極１１が形成されている。

この半導体装置１は、第１および第２の外部接続電極１０，１１間に高電圧を印加しても、ゲート電極７に電圧を印加していない場合は、ゲート電極７直下のベース領域４にはチャネル領域が形成されないので、電流は流れず、オフ状態である。この状態でゲート電極７に正電圧を印加すると、ゲート電極７直下のベース領域４にチャネル領域が形成される。これにより、第１の外部接続電極１０→ソース領域３→当該チャネル領域→ドリフト領域２→ＳｉＣ基板１→第２の外部接続電極１１の経路で電流が流れ、オン状態になる。この様にゲート電圧により電流のオンオフが制御できる。

その際のオン抵抗は、電極−半導体（例えば第１の外部接続電極１０−ソース領域３、第２の外部接続電極１１−半導体基板１）間のコンタクト抵抗と、半導体（例えばソース領域３、チャネル領域、ドリフト領域２、半導体基板１）の内部の抵抗で決まる。

またチャネル領域の抵抗は、チャネル幅（即ちベース領域４の幅）に反比例する。従ってセルｃを微細化して単位面積あたりのチャネル幅を大きくすればオン抵抗を下げることができる。

尚、この半導体装置１では、ベースコンタクト領域５は電流を流さないので、ベースコンタクトセルの分だけ面積あたりのオン抵抗は増加する。しかしベースコンタクトセルは、電流オンオフの過渡期にベースの電位を固定できる抵抗が確保されていればよいので、ソースセルに対するベースコンタクトセルの割合を必要最小限度にすることにより、ベースコンタクトセルによるオン抵抗の増加を最小限に抑える事が可能になる。例えば図１では、ソースセルとベースコンタクトセルとの割合が９：１にしているが、これを１００：１にしても通常の設計では問題なく動作する。この様にベースコンタクトセルの割合を小さくしても、ベースコンタクトセルのベース領域４がベースコンタクト領域５を介して抵抗の低いアルミニウム製の第１の外部接続電極１０と接続されていること、およびソースセルのベース領域４がベース領域接続部２０によりベースコンタクトセルのベース領域４と接続されていることから、全てのセルｃのベース領域４と第１の外部接続電極１０との間の電気的接続は十分に確保されている。

またベースコンタクトセルの配置はソースセルの配列の中に或る割合で均等に配置すればよいが、セル配列の中心と周辺とでその割合を変えてもよい。例えばセル配列の周辺では、隣のセルが無く周辺の影響を受けやすいので、ベースコンタクトセルの割合を増やしてもよい。

以上の様に構成された半導体装置１によれば、複数のベース領域４のうち、所定数のベース領域４の各々の表層にソース領域３が形成され、残りのベース領域４の各々の表層にベースコンタクト領域５が形成されるので、少なくとも下記（Ａ）〜（Ｃ）の効果の何れかが得られる。

（Ａ）ベース領域４の中にソース領域３およびベースコンタクト領域５の何れか一方だけが形成されるという単純な構造を取る事ができので（即ち従来の様にベース領域４の中にソース領域３が形成され、更にそのソース領域３の中にベースコンタクト領域５が形成されるという複雑な構造を避ける事ができるので）、セルｃを微細化できる。これにより単位面積あたりのチャネル幅を大きくでき、オン抵抗を低減できる。

（Ｂ）従来の様にソース領域３とベースコンタクト領域５との重ね合わせマージンを考慮する必要が無いので、セルｃを更に微細化でき、これにより単位面積あたりのチャネル幅を更に大きくでき、オン抵抗を更に低減できる。

（Ｃ）ソース領域３とベースコンタクト領域５との重ね合わせのずれによるベースコンタクト領域５の面積のばらつきが無くなるので、チップによってオン抵抗がばらつく事を防止できる。これにより再現性良くオン抵抗の低い半導体装置を得る事ができる。

またベース領域接続部２０は、各ベース領域４の４つの全ての角部４ａをそれぞれその角部４ａに隣接する他の角部（即ち他のベース領域４の角部）４ａと接続するので、各ベース領域４間の電気的接続の度合いを高める事ができる。

尚、この実施の形態では、ベース領域接続部２０により、全てのセルｃのベース領域４を相互に接続する場合で説明したが、或るブロック毎にセルｃのベース領域４を相互に接続してもよい。例えば図３の様に、各ブロックが縦横３列の９個のセル（例えばその中心にベースコンタクトセルが配置し、その周囲にソースセルが配置したもの）からなる場合に、ベース領域接続部２０により、ブロック毎にセルｃのベース領域４を相互に接続してもよい。

尚、この実施の形態では、半導体がＳｉＣのものについて説明したが、シリコンなど他の半導体のものでも同様な効果が得られる。

実施の形態２．
この実施の形態に係る縦型ＭＯＳＦＥＴ構造の半導体装置１Ｂは、実施の形態１において、ベース領域接続部２０が、各ベース領域４の４つの角部４ａのうちの一部の角部４ａだけをその角部４ａに隣接する他の角部（即ち他のベース領域４の角部）４ａと接続する様にしたものである。以下、具体例を挙げて説明する。

この実施の形態のベース領域接続部２０は、例えば図４の様に、各ベース領域４の一方の対角線上の角部４ａだけをその対角線方向に隣接する他の角部（即ち他のベース領域４の角部）４ａと接続する様に形成されている。尚、図４では一例として、図中の中心の縦列の各セルｃが全てベースコンタクトセルになっており、その両側の縦列の各セルｃが全てソースセルになっている。

以上の様に構成された半導体装置１Ｂによれば、実施の形態１との共通部分において共通の効果を得るほか、ベース領域接続部２０は、各ベース領域４の４つの角部４ａのうちの一部の角部４ａだけをその角部４ａに隣接する他の角部４ａと接続する。具体的には、ベース領域接続部２０は、各ベース領域４の一方の対角線上の角部４ａだけをその対角線方向に隣接する他の角部４ａと接続する。これにより、ゲート電極７への電圧印加時に、各ベース領域４の４つの辺４ｂからだけでなく、各ベース領域４の４つの角部４ａのうちの他方の対角線上の角部（ベース領域接続部２０が接続されていない角部）４ａからも電流を流す事ができ、オン抵抗を一層低減できる。

尚、ベース領域接続部２０は、各ベース領域４の一方の対角線方向の角部４ａにしか接続されていないので、実施の形態１の場合よりもベースコンタクトセルの割合を大きくしなければ、第１の外部接続電極１０とベース領域４との間の電気的接続を実施の形態１ほど十分に確保できないが、その分オン抵抗を一層低減できる。

実施の形態３．
この実施の形態では、実施の形態２のベース領域接続部２０の他の具体例を示す。

この実施の形態では、例えば図５の様に、複数のベース領域４は、一列置きの各縦列の各ベース領域４の一方側（例えば上側）の横辺４ｂｕと、残りの一列置きの各縦列の各ベース領域４の他方側（例えば下側）の横辺４ｂｄとが横一直線上に並ぶ様に、縦方向に交互にずれて縦横に配置されている。尚、図５では一例として、図中の中心の縦列の各セルｃが全てベースコンタクトセルになっており、その両側の縦列の各セルｃが全てソースセルになっている。

ベース領域接続部２０は、上記の一列置きの各縦列の各ベース領域４については、その上側の横辺４ｂｕ上の角部４ａだけをその横一直線方向に隣接する他の角部（即ち他のベース領域４の下側の横辺４ｂｄ上の角部）４ａと接続し、上記の残りの一列置きの各ベース領域４については、その下側の横辺４ｂｄ上の角部４ａだけをその横一直線方向に隣接する他の角部（即ち他のベース領域４の上側の横辺４ｂｕ上の角部）４ａと接続する様に形成されている。

以上の様に構成された半導体装置１Ｃによれば、実施の形態１との共通部分において共通の効果を得るほか、ベース領域接続部２０は、上記の一列置きの各縦列の各ベース領域４については、その一方側の横辺４ｂｕ上の角部４ａだけをその横一直線方向に隣接する他の角部４ａと接続し、上記の残りの一列置きの各ベース領域４については、その他方側の横辺４ｂｄ上の角部４ａだけをその横一直線方向に隣接する他の角部４ａと接続するので、ゲート電極への電圧印加時に、各ベース領域４の４つの辺４ｂからだけでなく、各ベース領域４の４つの角部４ａのうちのベース領域接続部２０の接続されていない角部４ａからも電流を流す事ができ、オン抵抗を低減できる。

尚、ベース領域接続部２０は、各ベース領域４の一方側の横辺４ｂｕ上の角部４ａまたは他方側の横辺４ｂｄ上の対角４ａにしか接続されていないので、実施の形態１の場合よりもベースコンタクトセルの割合を大きくしなければ、第１の外部接続電極１０とベース領域４との間の電気的な接続を実施の形態１ほど十分に確保できないが、その分オン抵抗を低減できる。

実施の形態４．
この実施の形態に係る縦型ＭＯＳＦＥＴ構造の半導体装置１Ｄは、実施の形態１において、ベース領域接続部２０ができるだけ短くなる様にベース領域４の配列を改良してものである。

この実施の形態では、例えば図６の様に、複数のベース領域４は、各ベース領域４の各対角線上に沿って各ベース領域４の角部４ａ同士が重なる様に縦横に配置されている。ここでは、各ベース領域４の４つの全ての角部４ａ上に、その角部４ａの対角線方向に隣接する他の角部（他のベース領域４の角部）４ａが重なっている。そしてそれら重なった部分がベース領域接続部２０になっている。

以上の様に構成された半導体装置１Ｄによれば、実施の形態１との共通部分において共通の効果を得るほか、各ベース領域４は、各ベース領域４の各対角線上に沿って各ベース領域４の角部４ａ同士が重なる様に配置され、それらの重なった部分がベース領域接続部２０になっているので、ベース領域接続部２０の平面視方向の長さを短くでき、その分ベース間の接続抵抗を低減できる。

実施の形態１に係る半導体装置のセルのパターン配置を示した図である。図１のＡ−Ａ断面図である。実施の形態１に係る半導体装置のセルの他のパターン配置（ブロック毎にセルを相互接続した場合のパターン配置）を示した図である。実施の形態２に係る半導体装置のセルのパターン配置を示した図である。実施の形態３に係る半導体装置のセルのパターン配置を示した図である。実施の形態４に係る半導体装置のセルのパターン配置を示した図である。従来の半導体装置のセルのパターン配置を示した図である。図７のＢ−Ｂ断面図である。図２の変形例を示す図である。図２の他の変形例を示す図である。

符号の説明

１ＳｉＣ基板、２ドリフト領域、３ソース領域、４ベース領域、４ａベース領域の角部、４ｂベース領域の辺、４ｂｕベース領域の上側の横辺、４ｂｄベース領域の下側の横辺、５ベースコンタクト領域、６ゲート酸化膜、７ゲート電極、８層間絶縁膜、１０第１の外部接続電極、１１第２の外部接続電極、１２コンタクトホール、２０ベース領域接続部、ｃセル。

Claims

第１導電型の半導体基板と、
前記半導体基板の一方主面上に形成された第１導電型のドリフト領域と、
前記ドリフト領域の表層に互いに間隔を空けて形成された複数の矩形状の第２導電型のベース領域と、
前記複数のベース領域のうちの所定数のベース領域の各々の表層にそのベース領域に囲まれる様に形成された第１導電型のソース領域と、
前記複数のベース領域のうちの残りのベース領域の各々の表層にそのベース領域に囲まれる様に形成され、そのベース領域よりも高不純物濃度の第２導電型のベースコンタクト領域と、
前記ドリフト領域の表層に形成され、前記ベースコンタクト領域の形成された前記ベース領域が前記ソース領域の形成された１つ以上の前記ベース領域と接続される様に、隣接する前記各ベース領域の角部同士を接続する第２導電型のベース領域接続部と、
表面に露出された前記ベース領域上にゲート酸化膜を介して形成されたゲート電極と、
露出された前記ソース領域上および前記ベースコンタクト領域上に形成された第１の外部接続電極と、
を備え、
前記ソース領域の形成された前記ベース領域に対する前記ベースコンタクト領域の形成された前記ベース領域の割合が、電流オンオフの過渡期に前記ベース領域の電位を固定できる範囲に設定されている
ことを特徴とする縦型ＭＯＳＦＥＴ構造の半導体装置。
前記複数のベース領域は、縦横に配置され、
前記ベース領域接続部は、前記各ベース領域の４つの全ての角部をそれぞれ他の前記ベース領域の角部と接続することを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。
前記複数のベース領域は、縦横に配置され、
前記ベース領域接続部は、前記各ベース領域の４つの角部のうちの一部の角部だけを他の前記ベース領域の角部と接続することを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。
前記ベース領域接続部は、前記各ベース領域の一方の対角線上の角部だけを他の前記ベース領域の角部と隣接することを特徴とする請求項３に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。
前記複数のベース領域は、一列置きの各縦列の前記各ベース領域の一方側の横辺と、残りの一列置きの各縦列の前記各ベース領域の他方側の横辺とが横一直線上に並ぶ様に、縦方向に交互にずれて縦横に配置され、
前記ベース領域接続部は、前記一列置きの各縦列の前記各ベース領域については、その一方側の横辺上の角部だけをその横一直線方向に隣接する他の前記ベース領域の角部と接続し、前記残りの一列置きの前記各ベース領域については、その他方側の横辺上の角部だけをその横一直線方向に隣接する他の前記ベース領域の角部と接続することを特徴とする請求項３に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。
前記複数のベース領域は、前記各ベース領域の各対角線上に沿って前記各ベース領域の角部同士が重なる様に縦横に配置され、それら重なった部分が前記ベース領域接続部になっていることを特徴とする請求項１に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。
前記ソース領域の形成された前記ベース領域に対する前記ベースコンタクト領域の形成された前記ベース領域の割合が１００：１〜９：１である請求項１乃至請求項６のいずれか１項に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。
前記半導体基板および前記ドリフト領域がＳｉＣで形成されていることを特徴とする請求項１乃至請求項７のいずれか１項に記載の縦型ＭＯＳＦＥＴ構造の半導体装置。