KR20140002676A - 수직 dmos 전계 효과 트랜지스터 및 이의 제조방법 - Google Patents

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KR20140002676A
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dmos
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KR1020137015890A
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로한 에스. 브라이트와이트
랜디 엘. 야크
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마이크로칩 테크놀로지 인코포레이티드
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Abstract

수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)는 드레인 영역을 형성하는 제1 도전성의 기판; 상기 기판에 있는 제1 도전성의 에피택셜 층; 에피택셜 층 내에 있고, 소정의 간격으로 이격된 제2 도전성의 제1 및 제2 베이스 영역; 상기 제1 및 제2 베이스 영역 - 상기 제1 및 제2 베이스 영역은 소스 영역과 에피택셜 층 사이에 제1 및 제2 측면 채널을 형성하도록 작동할 수 있음 - 에 각각 배치된 제1 도전성의 제1 및 제2 소스 영역; 및 절연층에 의해 상기 에피택셜 층으로부터 절연되고, 상기 제1 및 제2 베이스 영역 사이의 영역 위에 배치되며, 상기 제1 및 제2 베이스 영역 내에 상기 제1 및 제2 채널만을 각각 커버하는 제1 및 제2 게이트 영역을 포함하는 게이트 구조를 포함할 수 있다.

Description

수직 DMOS 전계 효과 트랜지스터 및 이의 제조방법{VERTICAL DMOS-FIELD EFFECT TRANSISTOR AND METHOD OF MAKING THE SAME}
본 출원은 2010년 11월 23일 자로 출원된 미국 가출원 제61/415,110호, 발명의 명칭“저 커패시턴스 수직 게이트 전계 효과 트랜지스터(LOW CAPACITANCE VERTICAL GATE-FIELD EFFECT TRANSISTOR)”의 우선권의 이익을 주장하고, 그 전체가 본 발명에 포함된다.
본 출원은 수직 DMOS 전계 효과 트랜지스터(FET)에 관한 것이다.
전력 금속 산화 반도체 전계 효과 트랜지스터(MOSFET)는 일반적으로 집적회로에서 수평 트랜지스터에 비해 고전력 레벨을 처리하는데 사용된다. 도 6은 이중 확산 MOSFET 구조(DMOS 또는 VDMOS)라고도 하는 수직 확산 MOSFET 구조를 사용하는 전형적인 MOSFET을 도시한다.
예를 들면, 도 6에 도시된 바와 같이, N+ 기판(415) 상에 두께 및 도핑이 일반적으로 상기 디바이스의 전압 정격을 결정하는 N+ 에피택셜 층이 형성된다. 상부로부터 상기 에피택셜 층(410)으로는 P-베이스를 형성하는 P-도핑된 영역(420)으로 둘러싸인 N+ 도핑된 좌측 및 우측 소스 영역(430)들이 형성된다. P-베이스는 P-베이스(420)를 둘러싸는 외부 확산 구역(425)을 가질 수 있다. 소스 접점(460)은 일반적으로 다이(die)의 표면에 있는 두 개의 영역들(430, 420)과 접촉하고, 일반적으로 좌측 및 우측 소스 영역을 접속하는 금속층으로 형성된다. 절연층(450)은 전형적으로 이산화규소 또는 임의의 다른 적합한 물질이고, P-베이스 영역(420)과 외부 확산 구역(425)의 일부를 커버하는 폴리실리콘 게이트(440)를 절연시킨다. 게이트(440)는 일반적으로 또 하나의 금속층으로 형성된 게이트 접점(470)에 접속된다. 이 수직 트랜지스터의 바닥 쪽에 드레인 접점(480)을 형성하는 또하나의 금속층(405)을 갖는다. 요약하면, 도 6은 아주 소형일 수 있고, 공통 드레인, 공통 게이트 및 두 개의 소스 영역들과 두 개의 채널들을 포함하는 MOSFET의 전형적인 기본 셀(elementary cell)을 도시한다. 다른 유사한 셀이 수직 전력 MOSFET에 사용될 수 있다. 복수의 이러한 셀들은 일반적으로 병렬 접속되어 전력 MOSFET을 형성할 수 있다.
온-상태(On-state)에서, 채널은 게이트에 의해 커버되고, 표면으로부터 영역들(420, 425)에 각각 도달하는 영역들(420, 425)의 구역(area) 내에 형성된다. 따라서, 전류가 수평 화살표로 나타낸 바와 같이 흐를 수 있다. 셀 구조는 이 전류가 수직 화살표들로 나타낸 바와 같이 드레인 측으로 흐르는 수직 전류로 전환할 수 있을 정도의 충분한 게이트(440) 폭(d)을 제공하여야 한다.
이러한 구조들은 바람직하지 않은 게이트 폭이 필요하기 때문에, 특히 스위치 모드 전원들과 같은 고주파 스위칭 적용예들에서 비교적 높은 게이트 소스 커패시턴스를 갖는다.
일 실시형태에 따르면, 수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)는 드레인 영역을 형성하는 제1 도전성의 기판; 상기 기판에 있는 제1 도전성의 에피택셜 층; 에피택셜 층 내에 있고, 소정의 간격으로 이격된 제2 도전성의 제1 및 제2 베이스 영역; 제1 및 제2 베이스 영역 - 상기 제1 및 제2 베이스 영역은 소스 영역과 에피택셜 층 사이에 제1 및 제2 측면(lateral) 채널을 형성하도록 작동할(operable) 수 있음 - 에 각각 배치된 제1 도전성의 제1 및 제2 소스 영역; 및 절연층에 의해 에피택셜 층으로부터 절연되고, 제1 및 제2 베이스 영역 사이의 영역 위에 배치되며, 제1 및 제2 베이스 영역 내에 제1 및 제2 채널만을 각각 커버하는 제1 및 제2 게이트 영역을 포함하는 게이트 구조를 포함할 수 있다.
추가 실시형태에 따르면, 절연층은 상부에 두꺼운(thick) 산화물 막이 증착되고 패터닝(patterned)되어 있는 게이트 산화물 막을 포함할 수 있다. 추가 실시형태에 따르면, 두꺼운 산화물 막은 제1 및 제2 소스 영역 사이에 페디스털(pedestal)을 형성하도록 패터닝될 수 있다. 추가 실시형태에 따르면, 수직 DMOS-FET은 표면으로부터 상기 에피택셜 층으로 상기 제1 및 제2 베이스 영역 사이에서 연장되는 제2 도전성의 저농도 도핑된 구역을 더 포함할 수 있다. 추가 실시형태에 따르면, 수직 DMOS-FET은 표면으로부터 에피택셜 층으로 제1 및 제2 베이스 영역 사이에서 연장되는 싱커(sinker)를 더 포함할 수 있다. 추가 실시형태에 따르면, 수직 DMOS-FET은 제1 및 제2 소스 영역과 제1 및 제2 베이스 영역을 접속하는 소스 금속층을 더 포함할 수 있다. 추가 실시형태에 따르면, 수직 DMOS-FET은 제1 및 제2 베이스 영역을 각각 둘러싸는 제2 도전성의 제1 및 제2 확산 구역을 더 포함할 수 있다. 추가 실시형태에 따르면, 게이트 구조는 제1 및 제2 게이트를 접속하고 상기 에피택셜 층으로부터 상기 제1 및 제2 게이트보다 더 이격된 브리지 부(bridging section)를 포함할 수 있다. 추가 실시형태에 따르면, 상기 브리지 부는 셀 구조 외측에 배치될 수 있다. 추가 실시형태에 따르면, 제1 및 제2 게이트는 와이어 본딩(wire bonding)으로 접속될 수 있다. 추가 실시형태에 따르면, 수직 DMOS-FET은 기판의 배면(backside)에 드레인 금속층을 더 포함할 수 있다. 추가 실시형태에 따르면, 상기 셀 구조 또는 복수의 셀 구조는 집적회로 디바이스 내에 형성될 수 있다. 추가 실시형태에 따르면, 집적회로 디바이스는 스위치 모드 전원용(switched mode power supply) 제어 기능들을 제공할 수 있다. 추가 실시형태에 따르면, 상기 제1 도전성은 P-형이고, 상기 제2 도전성은 N-형일 수 있다. 추가 실시형태에 따르면, 상기 제1 도전성은 N-형이고, 상기 제2 도전성은 P-형일 수 있다.
추가 실시형태에 따르면, 수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)의 셀 구조를 제조하는 방법은, 제1 도전성의 기판에 배치된 제1 도전성의 에피택셜 층에 있는 제2 도전성의 제1 및 제2 베이스 영역 내에 제1 도전성의 제1 및 제2 소스 영역을 포함하는 셀 구조를 형성하는 단계; 제1 및 제2 베이스 영역 사이에 페디스털을 갖는 에피택셜 층의 상부에 게이트 절연층을 형성하는 단계; 제1 및 제2 채널을 커버하는 페디스털의 측벽에 제1 및 제2 게이트를 형성하는 단계를 포함하고, 상기 제1 및 제2 베이스 영역은 소정의 간격으로 이격되고, 상기 소스 영역과 상기 에피택셜 층 사이에서 제1 및 제2 측면 채널들을 형성하도록 작동될 수 있다.
상기 방법의 추가 실시형태에 따르면, 상기 게이트 절연층을 형성하는 단계는, 게이트 산화물 박막을 증착하는 단계, 게이트 산화물 박막의 상부에 두꺼운 산화물 막을 증착하는 단계, 및 산화물 박막을 식각하여 상기 페디스털을 형성하는 단계를 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 방법은 에피택셜 층의 표면으로부터 에피택셜 층으로 제1 및 제2 베이스 영역 사이에서 연장된 저농도 도핑된 영역을 형성하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 제1 및 제2 게이트를 형성하는 단계는 제1 게이트와 제2 게이트를 접속하는 게이트 구조의 브리지 구역을 제공할 수 있다. 상기 방법의 추가 실시형태에 따르면, 브리지 구역은 셀 구조의 외측에 위치할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 방법은 금속층으로 제1 및 제2 게이트를 접속하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 방법은 와이어 본딩으로 제1 및 제2 게이트를 접속하는 단계를 더 포함할 수 있다. 상기 방법의 추가 실시형태에 따르면, 상기 방법은 에피택셜 층의 표면에서 기판으로 연장되는 제1 및 제2 베이스 영역 사이의 중앙 구역(center area)에 싱커 구조를 형성하는 단계를 더 포함할 수 있다.
도 1은 개선된 수직 DMOS-FET의 제1 실시형태를 도시한다.
도 2는 개선된 수직 DMOS-FET의 제2 실시형태를 도시한다.
도 3은 개선된 수직 DMOS-FET의 제3 실시형태를 도시한다.
도 4A, 4B는 다양한 실시형태에 따른 게이트를 더 상세히 도시한 것이다.
도 5A 내지 5E는 다양한 실시형태에 따라 디바이스를 제조하는 복수의 예시적인 프로세스 단계들을 도시한다.
도 6은 종래의 수직 DMOS-FET을 도시한다.
도 1은 다양한 실시형태에 따른 수직 DMOS-FET의 단면도를 도시한다. 상부에 N- 에피택셜 층(110)이 성장되어 있는 고농도 도핑된 N+ 기판(115)이 제공된다. 상부로부터 에피택셜 층(110)으로, N+ 도핑된 좌측 및 우측 소스 영역(130)들이 형성되고, 그 각각은 P-베이스를 형성하는 P-도핑된 영역(120)으로 둘러싸인다. 고농도 도핑된 P+ 영역(135)은 소스 터미널(terminal)에 접속되는 P-베이스(120) 내에 주입될 수 있다. 각각의 P-베이스(120)는 추가적으로 점선으로 나타난 관련 외부 확산 구역(125)으로 둘러싸일 수 있다. 좌측 및 우측 소스 영역(130)용 다른 구조들이 사용될 수 있다. 도 6에 도시된 트랜지스터의 경우와 유사하게, 소스 접점(160)은 일반적으로 다이의 표면에서 영역들(130, 120) 모두와 접촉하고, 일반적으로는 좌측 및 우측 소스 영역을 접속하는 금속층으로 형성된다. 절연 구조(140)는 좌측 및 우측 게이트들(152, 154)을 절연하는데 사용된다. 실시형태에 따르면, 상기 구조(140)는 트랜지스터의 폴리실리콘 게이트(152, 154) 아래에 1점 쇄선으로 나타난 게이트 산화물 막(142)을 포함한다. 상기 게이트 산화물 막(142)은 증착 산화물을 이용하여 증착 산화물(142)을 열 산화에 의해 더 밀하게 하여 더 견고하게 함으로써 형성될 수 있다.
종래의 수직 DMOS-FET과는 대조적으로, 절연 구조(140)는 좌측 및 우측 P-베이스(120)사이의 중앙 공간(space)을 커버하는 게이트 산화물 막에 증착되고 마스크되는 두꺼운 추가 절연층(145)을 포함한다. 한 실시형태에 따르면, 이 두꺼운 산화물(145)은 소스에의 접점(130/135)을 달라서 만들기 전에 증착된다. 또한, 이 추가 절연층(145)은 게이트 전극으로부터 금속 접점들을의 분리를 돕는 금속간 유전체(inter-metal dielectric(IMD))일 수 있다. 두꺼운 절연층(145)을, 이하 상세히 기술하는 바와 같이, 층(142)에 접촉하여 좌측 및 우측 계단(step)을 형성하고, 그 결과 중앙에 페디스털 구역을 형성하도록 마스크하여 식각한다. 이어서, 우측 및 좌측 게이트(152, 154)는 절연 구조(140)의 페디스털 부(145)의 측벽을 따라 절연층(142)의 좌측 및 우측 얇은 부분 상에 폴리실리콘으로 형성된다. 우측 및 좌측 게이트(152, 154)는 각각의 좌측 및 우측 P-베이스 영역(120)의 일부를 각각 커버한다. 따라서, 좌측 및 우측 채널은, 적정 전압이 게이트 및 소스 접점에 인가된 상태에서 P-베이스 영역(120) 내에 형성될 수 있다. 게이트(152, 154)는 페디스털(145) 상부의 브리지 구역(156)에 의해 상호접속된다. 페디스털(145)은 게이트 커패시턴스에 대한 브리지 구역의 의미있는 기여(significant contribution)를 피할 수 있을 정도로 두껍다. 따라서, 다양한 실시형태에 따르면, 제안된 셀 구조는 두 개의 소스 영역(120, 130, 135)과 두 개의 채널뿐만 아니라 두 개의 폴리실리콘 게이트(152, 154)를 생성한다. 추가 실시형태에 따르면, 도 1에서 파선으로 도시된 바와 같이, 저농도 도핑된 구역(190)은 위 표면에서 에피택셜 층(110)으로 연장되는 좌측 및 우측 P-베이스 영역 사이의 중앙부(center section)에 제공될 수 있다. 이 수직 트랜지스터의 바닥 측은 또한 드레인 접점(180)을 형성하는 또 하나의 금속층(105)을 갖는다.
좁은(narrow) 게이트(152, 154)의 작은 풋프린트(small footprint)는 매우작은 게이트 커패시턴스를 제공한다. 그러므로 결과적으로, 개개의 게이트-소스 및 게이트-드레인 커패시턴스의 합은 도 6에 도시된 예와 같은 종래의 수직 DMOS-FET의 각각의 게이트 커패시턴스의 합보다 훨씬 더 작다. 따라서, 다양한 실시형태는 두 개의 트렌치 게이트(152, 154) - 여기서, 브리지 구역(156)이 게이트 커패시턴스에 대하여 사소한 기여만 하도록 에피택셜 층(110)으로부터 이격되어 있음 - 를 효과적으로 제공한다. 이하 상세히 기술하는 바와 같이, 브리지 구역(156)은 또한 전부 생략되거나 또는 셀 구역 외측에 배치될 수 있다.
도 2는 또 하나의 실시형태를 도시한다. 대체적인 전력 트랜지스터 셀 구조는 도 1에 도시된 실시형태와 동일할 수 있다. 또한, 싱커 구조(210), 예를 들어, 폴리 실리콘 싱커는 에피택셜 층(110)의 위 표면으로부터 기판(115)으로 연장되는 좌측 및 우측 P-베이스 영역(120) 사이 영역의 중앙에 형성될 수 있다. 싱커 주입물(210)이 사용되어 디바이스가 완전 동작시 전류가 흐를 저 저항 경로(low resistance path)를 제공한다. 그것은 또한 N- 에피택셜 필름(110)의 저항을 국부적으로 효과적으로 저감할 것이므로, 디바이스의 Rdson을 저감하는 것을 돕는다.
도 3은 금속층(310)이 형성된 이후의 도 2의 셀을 도시한다. 금속층(310)은 소스 영역(130) 및, P-베이스(120) 및 소스를 효과적으로 접속하는 인접 접점 영역(140)의 전기 접속을 제공한다. 또한, 금속층(310)은 좌측 및 우측 소스 영역(130, 140) 뿐만 아니라 추가 셀들의 소스 영역을 접속한다.
도 4A는 두꺼운 절연층(145)으로 둘러싸이고 게이트 산화물 막(142) 위에 놓여진 좁은 트렌치 게이트(154)를 도시한다. 도 4B에 도시된 또 하나의 실시형태에 따르면, 단일 게이트 산화물 막(140)은 증착되고 트렌치(158)는 이 층(140) 내에 형성된다.
도 5A 내지 5E는 도 1에 도시된 디바이스를 제조하는 예시적인 프로세스 단계들을 도시한다. 그러나, 적용된 기술에 따라서는 다른 단계들이 유사한 디바이스를 생성하는데 적합할 수 있다. 도 5에 도시된 바와 같이, N- 도핑된 에피택셜 층(110)이 고농도 N+ 기판(115)에서 성장된다. 에피택셜 층(110) 위에, 산화물 막(142), 예를 들어, 이산화규소 또는 임의의 다른 적합한 게이트 산화물 막이 증착된다. 산화물 막(142)은 증착 산화물을 이용하여 증착 산화물(142)을 열 산화에 의해 더 밀하게 하여 더 견고하게 함으로써 형성될 수 있다. 이어서, 도 5B에 도시된 바와 같이, 두꺼운 절연 산화물 막(145), 예를 들어, 금속간 유전체 층이 게이트 산화물(142)에 증착된다. 두꺼운 절연층(145)은 도 5B에 도시된 바와 같이 패터닝될 수 있으며, P- 도핑된 베이스 영역(120)은 공지의 확산 기술을 이용하여 에피택셜 층(110) 내에 형성될 수 있다. 이어서, P-베이스 영역이 또한 두꺼운 산화물 막(145)으로 다시 커버되고 좁은 트렌치(510)가 도 5C에 도시된 바와 같이 두꺼운 산화물 막(145) 내에서 형성된다. 이어서, 폴리실리콘 층이 층위에 증착될 수 있고 적합한 마스킹 및 식각 기술로 패터닝되어 도 5D에 도시된 역 U 형상을 갖는 게이트 구조를 형성할 수 있다. 이어서, 이 게이트 구조(150)를 마스크로 사용하여 좌측 및 우측 소스 영역(130, 135)을 접속하는 금속층(131)용 금속 접속 바이어스(vias)를 제거해(cut out)낼 수 있다. 따라서, 셀 구조는 자기 정렬될 수 있다. 또한, 도 5E는 소스에 접촉하는 금속층(131)과 드레인 영역(115)에 접촉하는 배면 금속층(105)이 증착된 후의 셀을 도시한다.
실시형태에 따르면, 게이트 구조(150)를 형성하도록 게이트 절연 구조(140)를 패터닝하는 단계는 또한 하나의 단일 단계에서 수행될 수 있다. 따라서, 어떠한 추가적인 가공 단계는 필요치 않다. 그러나, 다른 실시형태에 따르면, 예를 들어, 도 4A에 도시된 트렌치 게이트 구조를 제공할 때 또는 브리지 구역(156)이 셀 구조 구역 밖의 게이트(152, 154)에 접속하도록 부분적으로 제거될 때, 하나 이상의 단계가 사용될 수 있다.
셀 구조는 도 1 내지 3에 도시된 바와 같이 스트라이프(stripe) 구조일 수 있다. 그러나, 다른 실시형태에 따르면, 셀은 다양한 실시형태의 원리들이 적용될 수 있는 장방형 셀, 6각 형상 또는 임의의 다른 적합한 셀 형상을 가질 수 있다. 상기 셀 구조 또는 복수의 셀들이 집적 회로 내에서 또는 이산형 트랜지스터 디바이스 내에서 전력 DMOS-FET을 형성하는데 사용될 수 있다. 이러한 집적 회로는 스위치 모드 전원에 사용하기 위한 제어 회로를 제공할 수 있다. 따라서 외부의 전력 트랜지스터는 필요치 않을 수 있다.
또한, 예시적인 실시형태는 각각 다른 영역들의 적합한 도전성을 갖는 P- 채널 디바이스를 도시한다. 본 분야의 당업자라면 본 출원의 실시형태들은 P- 채널 디바이스들로 한정되지 않고 N- 채널 디바이들에도 적용될 수 있음을 알 수 있을 것이다.

Claims (23)

  1. 셀 구조를 갖는 수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)로서,
    상기 셀 구조는:
    드레인 영역을 형성하는 제1 도전성의 기판;
    상기 기판에 있는 제1 도전성의 에피택셜 층;
    상기 에피택셜 층 내에 있고, 소정의 간격으로 이격된 제2 도전성의 제1 및 제2 베이스 영역;
    상기 제1 및 제2 베이스 영역 - 상기 제1 및 제2 베이스 영역은 소스 영역과 상기 에피택셜 층 사이에 제1 및 제2 측면 채널을 형성하도록 작동할 수 있음 - 에 각각 배치된 제1 도전성의 제1 및 제2 소스 영역; 및
    절연층에 의해 상기 에피택셜 층으로부터 절연되고, 상기 제1 및 제2 베이스 영역 사이의 영역 위에 배치되며, 상기 제1 및 제2 베이스 영역 내에 상기 제1 및 제2 채널을 각각 커버하는 제1 및 제2 게이트 영역을 포함하는 게이트 구조를 포함하는 수직 확산 금속 산화물 반도체 전계 효과 트랜지스터(DMOS-FET).
  2. 제1항에 있어서, 상기 절연층은 상부에 두꺼운 산화물 막이 증착되고 패터닝되어 있는 게이트 산화물 막을 포함하는 수직 DMOS-FET.
  3. 제2항에 있어서, 상기 두꺼운 산화물 막은 상기 제1 및 제2 소스 영역 사이에 페디스털을 형성하도록 패터닝된 수직 DMOS-FET.
  4. 제1항에 있어서, 표면으로부터 상기 에피택셜 층으로 상기 제1 및 제2 베이스 영역 사이에서 연장되는 제2 도전성의 저농도 도핑된 구역을 더 포함하는 수직 DMOS-FET.
  5. 제1항에 있어서, 표면으로부터 상기 에피택셜 층으로 상기 제1 및 제2 베이스 영역 사이에서 연장되는 싱커를 더 포함하는 수직 DMOS-FET.
  6. 제1항에 있어서, 상기 제1 및 제2 소스 영역과 상기 제1 및 제2 베이스 영역을 접속하는 소스 금속층을 더 포함하는 수직 DMOS-FET.
  7. 제1항에 있어서, 상기 제1 및 제2 베이스 영역을 각각 둘러싸는 제2 도전성의 제1 및 제2 확산 구역을 더 포함하는 수직 DMOS-FET.
  8. 제1항에 있어서, 상기 게이트 구조는 제1 및 제2 게이트를 접속하고 상기 에피택셜 층으로부터 상기 제1 및 제2 게이트보다 더 이격된 브리지 부를 포함하는 수직 DMOS-FET.
  9. 제8항에 있어서, 상기 브리지 부는 셀 구조 외측에 배치되는 수직 DMOS-FET.
  10. 제1항에 있어서, 상기 제1 및 제2 게이트는 와이어 본딩으로 접속되는 수직 DMOS-FET.
  11. 제1항에 있어서, 상기 기판의 배면에 드레인 금속층을 더 포함하는 수직 DMOS-FET.
  12. 제1항에 있어서, 상기 셀 구조 또는 복수의 셀 구조들이 집적회로 디바이스 내에 형성되는 수직 DMOS-FET.
  13. 제12항에 있어서, 상기 집적회로 디바이스는 스위치 모드 전원용 제어 기능들을 제공하는 수직 DMOS-FET.
  14. 제1항에 있어서, 상기 제1 도전성은 P-형이고, 상기 제2 도전성은 N-형인 수직 DMOS-FET.
  15. 제1항에 있어서, 상기 제1 도전성은 N-형이고, 상기 제2 도전성은 P-형인 수직 DMOS-FET.
  16. 수직 확산 금속 산화물 반도체(DMOS) 전계 효과 트랜지스터(FET)의 셀 구조를 제조하는 방법으로서,
    제1 도전성의 기판에 배치된 제1 도전성의 에피택셜 층에 있는 제2 도전성의 제1 및 제2 베이스 영역 내에 제1 도전성의 제1 및 제2 소스 영역을 포함하는 셀 구조를 형성하는 단계;
    상기 제1 및 제2 베이스 영역 사이에 페디스털을 갖는 상기 에피택셜 층의 상부에 게이트 절연층을 형성하는 단계; 및
    상기 제1 및 제2 채널을 커버하는 상기 페디스털의 측벽에 제1 및 제2 게이트를 형성하는 단계를 포함하고, 상기 제1 및 제2 베이스 영역은 소정의 간격으로 이격되고, 상기 소스 영역과 상기 에피택셜 층 사이에서 제1 및 제2 측면 채널들을 형성하도록 작동될 수 있는 것인 수직 확산 금속 산화물 반도체 전계 효과 트랜지스터 셀 구조의 제조 방법.
  17. 제16항에 있어서,
    상기 게이트 절연층을 형성하는 단계는:
    게이트 산화물 박막을 증착하는 단계;
    상기 게이트 산화물 박막의 상부에 두꺼운 산화물 막을 증착하는 단계; 및
    상기 산화물 박막을 식각하여 상기 페디스털을 형성하는 단계를 포함하는 제조 방법.
  18. 제16항에 있어서, 상기 에피택셜 층의 표면으로부터 상기 에피택셜 층으로 상기 제1 및 제2 베이스 영역 사이에서 연장된 저농도 도핑된 영역을 형성하는 단계를 더 포함하는 제조 방법.
  19. 제16항에 있어서, 상기 제1 및 제2 게이트를 형성하는 단계는 상기 제1 게이트와 제2 게이트를 접속하는 게이트 구조의 브리지 구역을 제공하는 제조 방법.
  20. 제19항에 있어서, 상기 브리지 구역은 상기 셀 구조의 외측에 위치하는 제조 방법.
  21. 제16항에 있어서, 금속층으로 상기 제1 및 제2 게이트를 접속하는 단계를 더 포함하는 제조 방법.
  22. 제16항에 있어서, 와이어 본딩으로 상기 제1 및 제2 게이트를 접속하는 단계를 더 포함하는 제조 방법.
  23. 제16항에 있어서, 상기 에피택셜 층의 표면에서 상기 기판으로 연장되는 상기 제1 및 제2 베이스 영역 사이의 중앙 구역에 싱커 구조를 형성하는 단계를 더 포함하는 제조 방법.
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