CN106920837B - 一种垂直双扩散金属氧化物半导体器件及其制作方法 - Google Patents
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Abstract
本发明公开了一种垂直双扩散金属氧化物半导体器件及其制作方法，该制作方法包括：以衬底和外延层形成漏区；形成至少两条多晶硅平面栅以及形成连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥，以作为栅区；以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，以形成多个阱区，形成源区。本发明的方案在栅区下会形成多个阱区，在栅区中多晶硅平面桥下方形成的阱区通过扩散是连接起来的，并且在栅区中多晶硅平面桥下方形成的阱区比较浅，使得垂直双扩散金属氧化物半导体器件在雪崩状态时，反向电流容易流过栅区中多晶硅平面桥下方形成的比较浅的多个阱区，提升了该半导体器件的雪崩能量。
Description
技术领域
本发明实施例涉及半导体技术，尤其涉及一种垂直双扩散金属氧化物半导体器件及其制作方法。
背景技术
垂直双扩散金属氧化物半导体(Vertical Double-diffused Mental OxideSemiconductor，VDMOS)器件，在众多功率半导体器件中，同时具有双极型晶体管和普通MOS器件的优点。与双极型晶体管相比，它的开关速度快，开关损耗小，输入阻抗高，驱动功率小，频率特性好，跨导线性度高，没有双极型功率器件的二次击穿问题，安全工作区大。因此，不论是开关应用还是线性应用，VDMOS器件都是理想的功率半导体器件。
可靠性对于功率VDMOS的系统应用至关重要。研究表明，器件在动态过程中(如开启、关断、电流电压突变等过程)发生的失效，与在静态过程中的失效相比，失效率高，失效机理也更加复杂。而非箝位感性负载下的开关过程(Unclamped Inductive Switching，UIS)通常被认为是功率VDMOS在系统应用中所能遭遇的最极端电热应力情况。因为在回路导通时存储在电感中的能量必须在关断瞬间全部由功率器件释放，同时施加于功率器件的高电压和大电流极易造成器件失效，而且UIS失效带来的损伤通常是破坏性的。因此，抗UIS失效能力是衡量功率器件可靠性的重要指标之一。业界以所能承受的单脉冲最大雪崩能量值(Energy Avalanche Stress，Eas)来表征功率VDMOS的抗UIS失效能力。
目前，VDMOS器件中栅区包括多晶硅平面栅，其中多晶硅平面栅一般有三种结构方式：条状、方形或六边形，这几种方式在器件承受反向雪崩状态时，雪崩电流流经寄生三极管的基区，容易导致寄生三极管开启，从而导致Eas值较小。
如图1所示，为现有技术中的VDMOS器件的结构示意图，以N沟道垂直双扩散金属氧化物半导体器件为例，其中漏区为20、源区为21、栅区为22，P阱区为24，图中示出了寄生三极管，当VDMOS器件在雪崩状态时，反向电流会流过寄生三极管的基区，从而容易导致寄生三极管开启，器件雪崩能量Eas较低。
发明内容
本发明提供一种垂直双扩散金属氧化物半导体器件及其制作方法，以解决现有技术中垂直双扩散金属氧化物半导体器件的寄生三极管易开启、器件雪崩能量低的问题。
第一方面，本发明实施例提供了一种垂直双扩散金属氧化物半导体器件制作方法，包括：
以衬底和外延层形成漏区；
形成至少两条多晶硅平面栅以及形成连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥，以作为栅区；
以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，以形成多个阱区；
形成源区。
进一步的，所述多晶硅平面桥的桥中心区域为条形、圆形或多边形。
进一步的，所述多晶硅平面桥在所述多晶硅平面栅延伸方向上的尺寸小于所述多晶硅平面栅在所述多晶硅平面桥的延伸方向上的尺寸。
进一步的，所述阱区为P阱区。
第二方面，本发明实施例还提供了一种垂直双扩散金属氧化物半导体器件，包括：漏区、源区和栅区，所述栅区包括：
至少两条多晶硅平面栅，以及连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥。
进一步的，所述垂直双扩散金属氧化物半导体器件，还包括：以所述多晶硅平面栅和多晶硅平面桥作为掩蔽对外延层进行掺杂后形成的多个阱区。
进一步的，所述多晶硅平面桥的桥中心区域为条形、圆形或多边形。
进一步的，所述多晶硅平面桥在所述多晶硅平面栅延伸方向上的尺寸小于所述多晶硅平面栅在所述多晶硅平面桥的延伸方向上的尺寸。
进一步的，所述阱区为P阱区。
本发明提供一种垂直双扩散金属氧化物半导体器件及其制作方法，该制作方法包括：形成漏区，再形成至少两条多晶硅平面栅以及形成连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥以作为栅区，使得以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂后可形成多个阱区，然后形成源区。本发明的方案中以至少两条多晶硅平面栅以及连接任意相邻两条多晶硅平面栅之间的至少一条多晶硅平面桥作为栅区，以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，在栅区下会形成多个阱区，在栅区中多晶硅平面桥下方形成的阱区通过扩散是连接起来的，并且多晶硅平面桥下方形成的阱区比较浅，使得垂直双扩散金属氧化物半导体器件在雪崩状态时，反向电流容易流过栅区中多晶硅平面桥下方形成的比较浅的多个阱区，那么该半导体器件中的寄生三极管不易开启，提升了该半导体器件的雪崩能量。
附图说明
图1为现有技术中的VDMOS器件的结构示意图；
图2是本发明实施例一中的一种垂直双扩散金属氧化物半导体器件制作方法的流程图；
图3是本发明实施例二中的一种垂直双扩散金属氧化物半导体器件的结构示意图；
图4A是本发明实施例二中的一种垂直双扩散金属氧化物半导体器件的栅区的结构示意图；
图4B是本发明实施例二中的一种垂直双扩散金属氧化物半导体器件的栅区的结构示意图；
图4C是本发明实施例二中的一种垂直双扩散金属氧化物半导体器件的栅区的结构示意图；
图4D是本发明实施例二中的一种垂直双扩散金属氧化物半导体器件的栅区的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图2为本发明实施例一提供的一种垂直双扩散金属氧化物半导体器件制作方法的流程图，本方法具体包括如下步骤：
步骤110、以衬底和外延层形成漏区。
以N沟道垂直双扩散金属氧化物半导体器件为例，在N+衬底上制作N-型外延层，用N+型衬底和N-型外延层作为漏区。
步骤120、形成至少两条多晶硅平面栅以及形成连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥，以作为栅区。
具体的，多晶硅平面桥包括左右两个与多晶硅平面栅连接的条状结构，优选的，多晶硅平面桥的桥中心区域为条形、圆形或多边形。其中多晶硅平面桥的条状结构与多晶硅平面桥的中心区域的角度最好为钝角。多晶硅平面桥的中心区域可以选取六边形或者正方形。
在制作栅区中的多晶硅层时，将多晶硅层设置成多晶硅平面栅以及连接任意相邻两个多晶硅平面栅之间的多晶硅平面桥作为栅区，其中多晶硅平面栅的数目不做设定，本领域技术人员可根据需要自行设定，连接任意两个多晶硅平面栅的多晶硅平面桥的数目不做设定，本领域技术人员可根据需要自行设定。
步骤130、以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，以形成多个阱区。
以栅区形成的多晶硅平面栅和多晶硅平面桥作为掩蔽，以N沟道垂直双扩散金属氧化物半导体器件为例，对N-型外延层进行P型掺杂，形成多个P阱区。
进一步的，多晶硅平面桥在所述多晶硅平面栅延伸方向上的尺寸小于所述多晶硅平面栅在所述多晶硅平面桥的延伸方向上的尺寸。
通过如此设计多晶硅平面桥下方形成的P阱区通过扩散是连接起来的，并且，在多晶硅平面桥下方形成的P阱区比在多晶硅平面栅下方形成的P阱区浅。
步骤140、形成源区。
在上述步骤完成的基础上进一步形成源区。
本实施例提供了一种垂直双扩散金属氧化物半导体器件制作方法，以衬底和外延层形成漏区，形成至少两条多晶硅平面栅以及形成连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥，以作为栅区，以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，以形成多个阱区，然后形成源区。本实施例的方案中以至少两条多晶硅平面栅以及连接任意相邻两条多晶硅平面栅之间的至少一条多晶硅平面桥作为栅区，以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，在栅区下会形成多个阱区，在栅区中多晶硅平面桥下方形成的阱区通过扩散是连接起来的，并且多晶硅平面桥下方形成的阱区比较浅，使得垂直双扩散金属氧化物半导体器件在雪崩状态时，反向电流容易流过栅区中多晶硅平面桥下方形成的比较浅的多个阱区，那么该半导体器件中的寄生三极管不易开启，提升了该半导体器件的雪崩能量。
实施例二
图3为本发明实施例二提供的一种垂直双扩散金属氧化物半导体器件的结构示意图。该垂直双扩散金属氧化物半导体器件的结构包括：漏区1、源区2和栅区3，栅区3包括：
至少两条多晶硅平面栅30，以及连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥31。
以N沟道垂直双扩散金属氧化物半导体器件为例，栅区3形成之后，优选的，所述垂直双扩散金属氧化物半导体器件还包括：以所述多晶硅平面栅30和多晶硅平面桥31作为掩蔽对外延层N-进行掺杂后形成的多个阱区4，优选的，阱区4为P阱区。
图3示出了寄生三极管，由于在栅区中多晶硅平面桥下方形成的阱区通过扩散是连接起来的，并在栅区中多晶硅平面桥下方形成的P阱区比较浅，所以当垂直双扩散金属氧化物半导体器件在雪崩状态时，反向电流从栅区下面较浅的P阱区流过，不会流过寄生三极管的基区，不会导致寄生三极管开启器件失效，器件雪崩能量Eas较高。
其中，多晶硅平面桥31的桥中心区域为条形、圆形或多边形。
图4A、4B、4C和4D为本发明实施例二提供的垂直双扩散金属氧化物半导体器件的栅区的结构示意图。
优选的，多晶硅平面桥31的桥中心形状为条形、圆形或多边形。
具体的，多晶硅平面桥31包括左右两个与多晶硅平面栅连接的条状结构，优选的，多晶硅平面桥31的桥中心区域为条形、圆形或多边形。其中多晶硅平面桥31的条状结构与多晶硅平面桥31的中心区域的角度最好为钝角。多晶硅平面桥31的中心区域可以选取六边形或者正方形。其中多晶硅平面栅的数目不做设定，根据需要选择，连接任意两个多晶硅平面栅的多晶硅平面桥的数目不做设定，根据需要选择。
优选的，述多晶硅平面桥31在所述多晶硅平面栅30延伸方向上的尺寸a小于所述多晶硅平面栅30在所述多晶硅平面桥31的延伸方向上的尺寸b。
通过如此设计多晶硅平面桥下方形成的P阱区通过扩散连接起来，并且，在多晶硅平面桥下方形成的P阱区比在多晶硅平面栅下方形成的P阱区浅。
本实施例的技术方案提供了一种垂直双扩散金属氧化物半导体器件，包括：漏区、源区和栅区，所述栅区包括：至少两条多晶硅平面栅，以及连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥。本实施例的方案中以至少两条多晶硅平面栅以及连接任意相邻两条多晶硅平面栅之间的至少一条多晶硅平面桥作为栅区，以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对外延层进行掺杂，在栅区下会形成扩散的多个阱区，在栅区中多晶硅平面桥下方形成的阱区通过扩散是连接起来的，并且多晶硅平面桥下方形成的阱区比较浅，使得垂直双扩散金属氧化物半导体器件在雪崩状态时，反向电流容易流过栅区中多晶硅平面桥下方形成的比较浅的多个阱区，那么该半导体器件中的寄生三极管不易开启，提升了该半导体器件的雪崩能量。
本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (6)
1.一种垂直双扩散金属氧化物半导体器件制作方法，其特征在于，包括：
以衬底和外延层形成漏区；
形成至少两条多晶硅平面栅以及形成连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥，以作为栅区；
以所述多晶硅平面栅和多晶硅平面桥作为掩蔽，对所述外延层进行掺杂，以形成多个阱区；
形成源区；
所述多晶硅平面桥在所述多晶硅平面栅延伸方向上的尺寸小于所述多晶硅平面栅在所述多晶硅平面桥的延伸方向上的尺寸；所述多晶硅平面桥下方形成的所述阱区是连接起来的，且所述多晶硅平面桥下方形成的所述阱区比在所述多晶硅平面栅下方形成的所述阱区浅。
2.根据权利要求1所述的垂直双扩散金属氧化物半导体器件制作方法，其特征在于，所述多晶硅平面桥的桥中心区域为条形、圆形或多边形。
3.根据权利要求1所述的垂直双扩散金属氧化物半导体器件制作方法，其特征在于，所述阱区为P阱区。
4.一种垂直双扩散金属氧化物半导体器件，包括：漏区、源区和栅区，其特征在于，所述栅区包括：
至少两条多晶硅平面栅，以及连接在任意相邻两条所述多晶硅平面栅之间的至少一个多晶硅平面桥；
以所述多晶硅平面栅和多晶硅平面桥作为掩蔽对外延层进行掺杂后形成的多个阱区；
所述多晶硅平面桥在所述多晶硅平面栅延伸方向上的尺寸小于所述多晶硅平面栅在所述多晶硅平面桥的延伸方向上的尺寸；所述多晶硅平面桥下方形成的所述阱区是连接起来的，且所述多晶硅平面桥下方形成的所述阱区比在所述多晶硅平面栅下方形成的所述阱区浅。
5.根据权利要求4所述的垂直双扩散金属氧化物半导体器件，其特征在于，所述多晶硅平面桥的桥中心区域为条形、圆形或多边形。
6.根据权利要求4所述的垂直双扩散金属氧化物半导体器件，其特征在于，所述阱区为P阱区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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