CN107123674A - 一种半导体超结功率器件 - Google Patents

一种半导体超结功率器件 Download PDF

Info

Publication number
CN107123674A
CN107123674A CN201610104097.XA CN201610104097A CN107123674A CN 107123674 A CN107123674 A CN 107123674A CN 201610104097 A CN201610104097 A CN 201610104097A CN 107123674 A CN107123674 A CN 107123674A
Authority
CN
China
Prior art keywords
power device
super junction
junction power
grid
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610104097.XA
Other languages
English (en)
Inventor
刘磊
王鹏飞
袁愿林
龚轶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Dongwei Semiconductor Co Ltd
Suzhou Oriental Semiconductor Co Ltd
Original Assignee
Suzhou Dongwei Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Dongwei Semiconductor Co Ltd filed Critical Suzhou Dongwei Semiconductor Co Ltd
Priority to CN201610104097.XA priority Critical patent/CN107123674A/zh
Priority to PCT/CN2016/078831 priority patent/WO2016173394A1/zh
Priority to KR1020177025929A priority patent/KR101962834B1/ko
Priority to DE112016001988.2T priority patent/DE112016001988B4/de
Priority to US15/532,530 priority patent/US10411116B2/en
Priority to CN201680010382.3A priority patent/CN107408574B/zh
Priority to JP2017553301A priority patent/JP6423110B2/ja
Publication of CN107123674A publication Critical patent/CN107123674A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明属于半导体功率器件技术领域，特别是涉及一种半导体超结功率器件，包括终端区和元胞区，所述元胞区包括衬底外延层内的漏区、JFET区和多个垂直平行的柱状掺杂区，所述柱状掺杂区的顶部分别设有体区，所述体区内设有源区,所述体区和JFET区之上设有栅氧化层，所述栅氧化层之上设有栅极,所述相邻的柱状掺杂区之间设有两种或两种以上不同宽度的间距，并且所述体区设有两种或两种以上的不同宽度。采用不同间距的柱状掺杂区结构和不同宽度的体区结构协同作用，可以在超结功率器件中引入更多的缓变，使栅漏电容突变变得更加平滑，降低由栅漏电容突变引起的栅极震荡。

Description

一种半导体超结功率器件
技术领域
本发明属于半导体功率器件技术领域，特别是涉及一种半导体超结功率器件。
背景技术
超结功率器件是基于电荷平衡技术，可以降低导通电阻和寄生电容，使得超结功率器件具有极快的开关特性，可以降低开关损耗，实现更高的功率转换效率。如图 1所示，公知的超结功率器件包括元胞区和终端区，元胞区用于获得低导通电阻，终端区用于获得高耐压。器件的终端区根据产品的具体要求，其柱状掺杂区102的个数不同，主要用于不同产品的耐压要求。器件的元胞区包括衬底外延层101的漏区100和用于与衬底外延层101杂质形成电荷平衡的多个垂直平行的柱状掺杂区102，柱状掺杂区102的宽度以及相邻柱状掺杂区的间距都是相等的，用以实现电荷平衡；在柱状掺杂区102的顶部设有体区103，体区103超出相对应的柱状掺杂区102两侧并延伸至衬底外延层101内；在体区103的内部两侧分别设有源区106；在体区103和衬底外延层101之上设有栅氧化层104和栅极105，栅氧化层104和栅极105向两侧延伸至相邻的源区104的上部，由此每个栅极105可以同时控制两个沟道区的开启或者关断。
超结功率器件在开启和关断过程中，米勒电容(Crss)及其所对应的栅漏电容(Cgd)对超结功率器件的开关过程起到重要的作用。在公知的超结功率器件在开启和关断时，栅漏电容(Cgd)会发生突变，如图 2所示，这使得超结功率器件的电学性能也发生突变。
为了克服现有技术的不足，中国专利申请201510217569.8提出了“一种 栅漏电容缓变的超结功率器件及其制造方法”，该方案采用的体区具有两种或两种以上不相等的宽度，使得相邻的体区之间具有两种或两种以上不相等的间距，能够把超结功率器件在开启或关断时的栅漏电容突变分摊到多个电压节点，从而降低由栅漏电容突变引起的电磁干扰。但该方案对超结功率器件的栅极震荡的改善还不够明显。
发明内容
本发明的目的是为克服现有技术的不足而提供一种半导体超结功率器件，本发明的超结功率器件的元胞区内采用不相等间距的柱状掺杂区结构和不同宽度的体区结构，能够进一步把超结功率器件在开启或关断时的栅漏电容突变速度降低，从而减少超结功率器件的栅极震荡。
根据本发明提出的一种半导体超结功率器件，包括终端区和元胞区，所述元胞区包括衬底外延层内的漏区、JFET区和多个垂直平行的柱状掺杂区，所述柱状掺杂区的顶部分别设有体区，所述体区内设有源区,所述体区和JFET区之上设有栅氧化层，所述栅氧化层之上设有栅极,其特征在于，所述相邻的柱状掺杂区之间设有两种或两种以上不同宽度的间距，并且所述体区设有两种或两种以上的不同宽度。
进一步优选的，本发明的一种半导体超结功率器件，所述栅极是覆盖沟道区和所述JFET区的全栅栅极。
进一步优选的，本发明的一种半导体超结功率器件，所述栅极是覆盖并超出沟道区且在所述JFET区之上断开的分栅栅极。
进一步优选的，本发明的一种半导体超结功率器件，在所述JFET区之上的栅极与栅氧化层之间设有场氧化层，该场氧化层的厚度是所述栅氧化层厚度的2～10倍。
进一步优选的，本发明上述的一种半导体超结功率器件及优选方案，所述 相邻的柱状掺杂区之间的间距依次设为：A、A+1B、A、A+1B、A、…；或者依次设为：A、A+1B、…、A+nB、A+(n-1)B、…、A、A+1B、…、A+nB、A+(n-1)B、…、A、…，或者依次设为：A、A、…、A+1B、A+1B、…、A+nB、A+nB、…、A+(n-1)B、A+(n-1)B、…、A、A、…，其中：n≥2。
进一步优选的，本发明上述的一种半导体超结功率器件及优选方案，所述体区的宽度组合依次设为：C、C+1D、C、C+1D、C、…；或者依次设为：C、C+1D、…、C+nD、C+(n-1)D、…、C、C+1D、…、C+nD、C+(n-1)D、…、C、…；或者依次设为：C、C、…、C+1D、C+1D、…、C+nD、C+nD、…、C+(n-1)D、C+(n-1)D、…、C、C、…，其中：n≥2。
进一步优选的，本发明上述的一种半导体超结功率器件及优选方案，所述衬底外延层、漏区和源区分别具有第一掺杂类型，所述柱状掺杂区和体区分别具有第二掺杂类型。
进一步优选的，本发明上述的一种半导体超结功率器件及优选方案，所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂；或者所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂。
本发明与现有技术相比其显著优点在于：
第一，在本发明的一种半导体超结功率器件的元胞区内，采用不相等间距的柱状掺杂区结构和不同宽度的体区结构的协同作用，可以在超结功率器件中引入更多的缓变，把超结功率器件在开启或关断时的栅漏电容突变分摊到多个电压节点，降低栅漏电容的突变，使栅漏电容突变变得更加平滑，从而降低因栅漏电容突变而引起的栅极震荡。
第二，本发明的一种半导体超结功率器件可以在栅极与衬底外延层之间设置场氧化层或者采用分栅结构的栅极，用以降低栅漏电容并进一步降低栅极震荡。
附图说明
图 1是公知的一种半导体超结功率器件的剖面结构示意图。
图 2是公知的一种半导体超结功率器件在开启和关断时的栅漏电容曲线的示意图。
图 3是本发明提出的一种半导体超结功率器件结构的第一个实施例的剖面结构示意图。
图 4是本发明提出的一种半导体超结功率器件结构的第二个实施例的剖面结构示意图。
图 5是本发明提出的一种半导体超结功率器件结构的第三个实施例的剖面结构示意图。
图 6是本发明提出的一种半导体超结功率器件在开启和关断时的栅极电容(Cgd)变化曲线的示意图。
图 7是本发明的一种半导体超结功率器件与现有技术的半导体超结功率器件的开关波形对比示意图。
具体实施方式
下面结合附图和实施例对本发明的具体实施方式作进一步详细的说明。
为清楚地说明本发明的具体实施方式，说明书附图中所列示意图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制造引起的偏差等，如刻蚀得到的曲线通常具有弯曲或圆润的特点，在本发明实施例中均以矩形表示。
本发明提出的一种半导体超结功率器件结构的包括元胞区和终端区，元胞区用于获得低导通电阻，终端区用于获得高耐压。终端区是现有半导体超结功 率器件中的通用结构，根据不同产品的要求有不同的设计结构，在本发明实施列中不再展示和描述半导体超结功率器件的终端区的具体结构。
图 3是本发明提出的一种半导体超结功率器件结构的第一个实施例的剖面结构示意图，图 3中示出了本发明的半导体超结功率器件的元胞区的剖面结构，本发明的一种半导体超结功率器件的元胞区包括：第一掺杂类型的衬底外延层201和衬底外延层201底部的第一掺杂类型的漏区200；衬底外延层201的材质优选为硅，但不局限于为硅。衬底外延层201的内部设有凹陷在衬底外延层201内的用于与衬底外延层201杂质形成电荷平衡的多个相互平行的第二掺杂类型的柱状掺杂区202(本实施例中仅示出了3个柱状掺杂区202，其数量多少可根据具体产品设计要求确定)。
相邻的柱状掺杂区202之间设有两种或两种以上不同的间距，在本实施例中示出了两种不同的间距aa1和aa2。优选的，相邻的柱状掺杂区202之间的间距依次设为：A、A+1B、A、A+1B、A、…；或者依次设为：A、A+1B、…、A+nB、A+(n-1)B、…、A、A+1B、…、A+nB、A+(n-1)B、…、A、…，或者依次设为：A、A、…、A+1B、A+1B、…、A+nB、A+nB、…、A+(n-1)B、A+(n-1)B、…、A、A、…，其中：n≥2；A为相邻柱状掺杂区的基本间距尺寸；B为相邻柱状掺杂区的变化的间距尺寸，n、A、B的具体数值依据具体产品设计要求确定。本发明的柱状掺杂区202的宽度可以相同，或者也可以设有至少两种不同的宽度。
在每个柱状掺杂区202的顶部分别设有第二掺杂类型的体区203，且每个体区203超出相对应的柱状掺杂区202两侧并延伸至衬底外延层201的内部。本发明的体区203设有两种或两种以上的不同宽度，优选的，本发明的体区203的宽度组合可以依次设为：C、C+1D、C、C+1D、C、…；或者依次设为：C、C+1D、…、C+nD、C+(n-1)D、…、C、C+1D、…、C+nD、C+(n-1)D、…、C、…；或者依次设为：C、C、…、C+1D、C+1D、…、C+nD、C+nD、…、C+(n- 1)D、C+(n-1)D、…、C、C、…，其中：n≥2；C为体区的基本宽度；D为体区的变化的宽度，n、C、D的具体数值依据具体产品设计要求确定。通过设置柱状掺杂区202之间的间距以及体区203不同宽度，可以使得相邻体区203之间的间距相等或不相等，变间距的体区结构可以引入更多的缓变，使栅漏电容突变变得更加平滑。
在相邻的体区203之间的衬底外延层部分是器件的JFET区500，JFET区500是器件内寄生的结型场效应管区域。
在每个体区203的内部分别设有第一掺杂类型的源区206，在体区203和JFET区之上还设有栅氧化层204，在栅氧化层204之上设有栅极205，本实施列中，栅极完全覆盖JFET区500之上的栅氧化层204，为全栅结构的栅极。
在本发明的半导体超结功率器件中，栅极之间由绝缘介质层隔离，在所述绝缘介质层的内部还设有接触孔，该接触孔内填充有金属层，该金属层应覆盖栅极并且同时与体区203和源区206形成欧姆接触。凡现有技术中的通用结构，在本发明实施列中不再进行示意和详细描述。
本发明的所述第一掺杂类型和第二掺杂类型为相反的掺杂类型，即若所述第一掺杂类型为n型掺杂，则所述第二掺杂类型为p型掺杂；若所述第一掺杂类型为p型掺杂，则所述第二掺杂类型为n型掺杂。
图 4是本发明提出的一种半导体超结功率器件结构的第二个实施例的剖面结构示意图，与图 3所示的半导体超结功率器件相比较，本发明的一种半导体超结功率器件，还可以在JFET区500之上设置位于栅极205和栅氧化层204之间的场氧化层300，用以降低栅漏电容，从而降低器件在开启和关断时的栅漏电容突变。优选的，场氧化层300的厚度是所述栅氧化层204厚度的2倍至10倍。
图 5是本发明提出的一种半导体超结功率器件结构的第三个实施例的剖面结构示意图，与图 3所示的半导体超结功率器件相比较，本发明的一种半导体 超结功率器件，栅极205还可以覆盖沟道区(沟道区是器件在工作时在体区内形成的反型层，图中未示出)并超出覆盖沟道区来确保对沟道区的全覆盖,在JFET区500之上断开形成分栅结构的栅极205，分栅结构的栅极205也可以降低栅漏电容，从而降低器件在开启和关断时的栅漏电容突变。
图 6是本发明提出的一种半导体超结功率器件在开启和关断时的栅极电容(Cgd)变化曲线的示意图。由图 6可知，本发明的一种半导体超结功率器件能够在开启和关断时把栅漏电容突变分摊到多个电压节点，进而能够降低由栅漏电容突变引起的栅极震荡。
图 7是本发明的一种半导体超结功率器件与现有技术的半导体超结功率器件的开关波形对比示意图，由图 7可知，本发明的一种半导体超结功率器件在开关时的Vds过冲明显减小。
本发明的具体实施方式中凡未涉到的说明属于本领域的公知技术，可参考公知技术加以实施。
以上具体实施方式及实施例是对本发明提出的一种半导体超结功率器件技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。

Claims (8)

1.一种半导体超结功率器件，包括终端区和元胞区，所述元胞区包括衬底外延层内的漏区、JFET区和多个垂直平行的柱状掺杂区，所述柱状掺杂区的顶部分别设有体区，所述体区内设有源区,所述体区和JFET区之上设有栅氧化层，所述栅氧化层之上设有栅极,其特征在于，所述相邻的柱状掺杂区之间设有两种或两种以上不同宽度的间距，并且所述体区设有两种或两种以上的不同宽度。
2.根据权利要求1所述的一种半导体超结功率器件，其特征在于，所述栅极是覆盖沟道区和所述JFET区的全栅栅极。
3.根据权利要求1所述的一种半导体超结功率器件，其特征在于，所述栅极是覆盖并超出沟道区且在所述JFET区之上断开的分栅栅极。
4.根据权利要求1所述的一种半导体超结功率器件，其特征在于，在所述JFET区之上的栅极与栅氧化层之间设有场氧化层，该场氧化层的厚度是所述栅氧化层厚度的2～10倍。
5.根据权利要求1-4任一项所述的一种半导体超结功率器件，其特征在于，所述相邻的柱状掺杂区之间的间距依次设为：A、A+1B、A、A+1B、A、…；或者依次设为：A、A+1B、…、A+nB、A+(n-1)B、…、A、A+1B、…、A+nB、A+(n-1)B、…、A、…，或者依次设为：A、A、…、A+1B、A+1B、…、A+nB、A+nB、…、A+(n-1)B、A+(n-1)B、…、A、A、…，其中：n≥2。
6.根据权利要求1-4任一项所述的一种半导体超结功率器件，其特征在于，所述体区的宽度组合依次设为：C、C+1D、C、C+1D、C、…；或者依次设为：C、C+1D、…、C+nD、C+(n-1)D、…、C、C+1D、…、C+nD、C+(n-1)D、…、C、…；或者依次设为：C、C、…、C+1D、C+1D、…、C+nD、C+nD、…、C+(n-1)D、C+(n-1)D、…、C、C、…，其中：n≥2。
7.根据权利要求1-4任一项所述的一种半导体超结功率器件，其特征在于，所述衬底外延层、漏区和源区分别具有第一掺杂类型，所述柱状掺杂区和体区分别具有第二掺杂类型。
8.根据权利要求7所述的一种半导体超结功率器件，其特征在于，所述第一掺杂类型为n型掺杂，所述第二掺杂类型为p型掺杂；或者所述第一掺杂类型为p型掺杂，所述第二掺杂类型为n型掺杂。
CN201610104097.XA 2015-04-30 2016-02-25 一种半导体超结功率器件 Pending CN107123674A (zh)

Priority Applications (7)

Application Number Priority Date Filing Date Title
CN201610104097.XA CN107123674A (zh) 2016-02-25 2016-02-25 一种半导体超结功率器件
PCT/CN2016/078831 WO2016173394A1 (zh) 2015-04-30 2016-04-08 一种半导体超级结功率器件及其制造方法
KR1020177025929A KR101962834B1 (ko) 2015-04-30 2016-04-08 반도체 초접합 전력 소자 및 그 제조방법
DE112016001988.2T DE112016001988B4 (de) 2015-04-30 2016-04-08 Halbleiter - Super - Junction - Leistungsvorrichtung und Verfahren zum Herstellen derselben
US15/532,530 US10411116B2 (en) 2015-04-30 2016-04-08 Semiconductor super-junction power device and manufacturing method therefor
CN201680010382.3A CN107408574B (zh) 2015-04-30 2016-04-08 一种半导体超级结功率器件及其制造方法
JP2017553301A JP6423110B2 (ja) 2015-04-30 2016-04-08 半導体超接合パワーデバイス及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610104097.XA CN107123674A (zh) 2016-02-25 2016-02-25 一种半导体超结功率器件

Publications (1)

Publication Number Publication Date
CN107123674A true CN107123674A (zh) 2017-09-01

Family

ID=59717719

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610104097.XA Pending CN107123674A (zh) 2015-04-30 2016-02-25 一种半导体超结功率器件

Country Status (1)

Country Link
CN (1) CN107123674A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200009A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111200025A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111627984A (zh) * 2020-06-04 2020-09-04 中芯集成电路制造(绍兴)有限公司 超结器件及其制造方法
CN114068526A (zh) * 2020-07-31 2022-02-18 苏州东微半导体股份有限公司 半导体功率器件
CN114512536A (zh) * 2022-04-18 2022-05-17 绍兴中芯集成电路制造股份有限公司 超结半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124465A (ja) * 2001-10-17 2003-04-25 Fuji Electric Co Ltd 半導体素子
CN1921150A (zh) * 2005-08-25 2007-02-28 株式会社瑞萨科技 Dmosfet和平面型mosfet
CN102169902A (zh) * 2010-03-19 2011-08-31 成都芯源系统有限公司 一种深槽和深注入型超结器件
CN103165597A (zh) * 2011-12-08 2013-06-19 英飞凌科技股份有限公司 包括第一和第二半导体元件的半导体器件
CN104465761A (zh) * 2013-09-17 2015-03-25 美格纳半导体有限公司 超级结半导体装置及其制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124465A (ja) * 2001-10-17 2003-04-25 Fuji Electric Co Ltd 半導体素子
CN1921150A (zh) * 2005-08-25 2007-02-28 株式会社瑞萨科技 Dmosfet和平面型mosfet
CN102169902A (zh) * 2010-03-19 2011-08-31 成都芯源系统有限公司 一种深槽和深注入型超结器件
CN103165597A (zh) * 2011-12-08 2013-06-19 英飞凌科技股份有限公司 包括第一和第二半导体元件的半导体器件
CN104465761A (zh) * 2013-09-17 2015-03-25 美格纳半导体有限公司 超级结半导体装置及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111200009A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111200025A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
CN111627984A (zh) * 2020-06-04 2020-09-04 中芯集成电路制造(绍兴)有限公司 超结器件及其制造方法
CN114068526A (zh) * 2020-07-31 2022-02-18 苏州东微半导体股份有限公司 半导体功率器件
CN114512536A (zh) * 2022-04-18 2022-05-17 绍兴中芯集成电路制造股份有限公司 超结半导体器件
CN114512536B (zh) * 2022-04-18 2022-07-15 绍兴中芯集成电路制造股份有限公司 超结半导体器件

Similar Documents

Publication Publication Date Title
CN107408574B (zh) 一种半导体超级结功率器件及其制造方法
CN107123674A (zh) 一种半导体超结功率器件
JP5214288B2 (ja) 高電圧垂直トランジスタで集積された検知トランジスタ
CN102184952B (zh) 一种垂直电容耗尽型功率器件及制作方法
CN105580139A (zh) 半导体装置
CN101521229A (zh) 自对准沟槽累加模式场效应晶体管结构及其制造方法
CN104779166B (zh) 一种沟槽式分栅功率器件及其制造方法
CN103579313A (zh) 提高高压ldmos器件击穿电压的结构
CN102610641B (zh) 高压ldmos器件及其制造方法
US9818743B2 (en) Power semiconductor device with contiguous gate trenches and offset source trenches
CN104617133A (zh) 沟槽型超级结器件的版图结构及其制造方法
DE102013107758A1 (de) Halbleitervorrichtung mit einer dielektrischen Struktur in einem Trench
CN101771085A (zh) 一种高压半导体器件及其制造方法
CN110010694B (zh) 一种高压多次外延型超结mosfet的结构及制造方法
CN201611658U (zh) 一种深沟槽功率mos器件
CN107785433B (zh) 一种阶梯高k介质层宽带隙半导体纵向双扩散金属氧化物半导体场效应管
CN107425056A (zh) 一种绝缘栅双极型晶体管器件
CN209981222U (zh) 一种高压多次外延型超结mosfet的结构
CN108598160A (zh) 一种具有折叠型复合栅结构的igbt芯片
CN107046062B (zh) 一种具有半绝缘多晶硅层的纵向双扩散金属氧化物半导体场效应管
CN104576732A (zh) 一种寄生FinFET的横向双扩散半导体器件
CN116013960A (zh) 一种沟槽型mosfet元胞结构及其制备方法
CN104269441A (zh) 等间距固定电荷区soi耐压结构及soi功率器件
CN107799600B (zh) 一种阶梯高k介质层元素纵向双扩散金属氧化物半导体场效应管
CN101288178A (zh) 绝缘栅极场效应晶体管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
AD01 Patent right deemed abandoned

Effective date of abandoning: 20211001