CN107799600B - 一种阶梯高k介质层元素纵向双扩散金属氧化物半导体场效应管 - Google Patents
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Abstract
本发明提出了一种阶梯高K介质层元素半导体纵向双扩散金属氧化物半导体场效应管(VDMOS)，该器件主要是在器件漂移区两侧形成阶梯的高介电常数(High K)介质层，High k介质层阶梯下方为低介电常数的介质层。器件关断时High K介质层通过电场调制辅助耗尽漂移区，大幅度提高了器件漂移区的耗尽能力使得器件的漂移区掺杂浓度增加，导通电阻降低。分区优化的阶梯状高K介质层能在漂移区引起新的电场峰，进一步优化了漂移区的电场分布。结合以上优势，在相同漂移区长度的情况下，本发明具有更高的耐压和更低的导通损耗。
Description
技术领域
本发明涉及半导体器件领域，特别是涉及一种沟槽(Trench)型的纵向双扩散金属氧化物半导体场效应管。
背景技术
功率半导体器件是电力电子技术中最核心的部件，在消费电子、汽车电子、通讯、运输、工业生产以及新能源等领域的广泛应用。功率半导体器件是绿色低功耗节能环保的核心器件。然而在功率器件高压应用领域内，随着器件击穿电压的升高，功率VDMOS外延层厚度不断增加，漂移区掺杂浓度逐渐降低，导致器件的导通电阻会随着器件击穿电压的2.5次急剧增加，使得器件的导通损耗增大。1991年，陈星弼教授独立提出了复合缓冲层(Composite Buffer，CB)结构，也就是超结耐压层，成功地打破了传统耐压层的“硅极限”。
为了解决超结耐压层容易受电荷不平衡的影响，2007年，陈星弼教授提出了利用高K绝缘介质的耐压层(高K耐压层)。然而，在相同的比导通电阻下，超结耐压层器件的击穿电压比该高K绝缘介质耐压层器件稍高。因此，该方案目前并没有体现出优势。常规的改进方案主要是对漂移区掺杂浓度进行横向分区优化来提高器件的性能。
发明内容
本发明提出了一种阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管(VDMOS)，旨在进一步优化VDMOS器件击穿电压与比导通电阻的矛盾关系。
本发明的技术方案如下：
该阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管(VDMOS)，包括：
半导体材料的衬底，兼作漏区；
在衬底上外延生长形成的漂移区；
在所述漂移区上表面掺杂形成的左、右两处基区；在左、右两处基区之间刻蚀有沟槽；
在基区的内侧上部掺杂形成的源区；
对应于基区以及源区的整体、在基区的外侧掺杂形成的沟道衬底接触；
在所述源区和沟道衬底接触整体的上表面形成的源极；
在所述漏区下表面形成的漏极；
其特殊之处在于：
所述衬底材料是元素半导体材料；左、右两处基区之间的沟槽沿纵向达到漂移区顶部，沟槽内表面形成栅绝缘层，在栅绝缘层表面对应于基区和源区形成栅极；
在漂移区的两侧、对应于沟道衬底接触下方区域填充有阶梯型High K介质，两端分别连接器件的沟道衬底接触和漏区；阶梯型High K介质整体与漂移区纵向等高，相应的High K介质分区的厚度自上而下依次递减。
基于以上方案，本发明还进一步作了如下优化：
High K介质材料的相对介电常数是100～2000。
阶梯型High K介质的分区数(即“阶梯”数)为2～5。
阶梯型High K介质的厚度根据器件击穿电压要求确定，典型值范围是0.2～5μm。
阶梯型High K介质各分区相应的外侧凹陷由低介电常数材料填充，所述低介电常数材料的相对介电常数是1～5。
栅绝缘层的厚度根据阈值电压确定，典型值为0.02～0.1μm。
耐压为600V时，在衬底上外延生长25～50μm厚的元素半导体材料形成漂移区。
元素半导体材料的衬底掺杂浓度的典型值为1×1013cm-3～1×1015cm-3。
所述元素半导体材料为硅材料或者锗材料。
一种制作上述阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管的方法，包括以下步骤：
1)取元素半导体材料的衬底同时作为漏区；
2)在衬底上形成外延层作为漂移区；
3)在漂移区两侧进行刻蚀，形成的凹槽沿纵向到达漏区，在凹槽内填充低介电常数的介质层；
4)对低介电常数的介质层进行刻蚀，首次刻蚀形成的沟槽沿纵向到达漏区，并与漂移区邻接，在沟槽内填充High K介质材料；在已填充High K介质材料的外围区域依次进行深度递减的多次刻蚀并填充High K介质材料，最终形成阶梯型High K介质层；
5)在漂移区上形成外延层，对外延层通过离子注入形成基区；
6)在基区中部刻蚀沟槽，使沟槽向下到达漂移区顶部；
7)在沟槽侧壁和底部形成栅绝缘层；
8)在基区上分别掺杂形成源区和沟道衬底接触；
9)在表面成为栅绝缘层的沟槽内淀积多晶硅并进行重掺杂，用于形成栅极；
10)源区和沟道衬底接触表面淀积金属，用于形成源极；
11)器件表面淀积钝化层，并刻蚀接触孔；
12)对淀积的金属和多晶硅进行刻蚀分别形成源极和栅极；
13)漏区下表面形成漏极。
本发明技术方案的有益效果如下：
利用多次外延生长在VDMOS器件漂移区的侧壁上形成阶梯高介电常数(High K)介质。在器件关断时High K介质层在纵向电场变化不大的情况下，极大地提高了漂移区的横向电场，增加了器件的耗尽能力，同时通过高K介质分区优化进一步优化漂移区中间的电场分布，因而大幅度提高了器件漂移区的掺杂浓度，使得器件导通时具有较低的导通损耗。
总之，基于元素半导体材料的阶梯高K介质层VDMOS器件相比传统的VDMOS器件，在相同漂移区长度的情况下，阶梯高K介质层VDMOS器件具有更高的耐压和更低的导通损耗，具有阶梯高K介质VDMOS器件具有更好的性能。
附图说明
图1为本发明的一个实施例的结构示意图(正视图)，器件结构沿图中虚线镜像对称。
附图标号说明：
1-源极；2-源区；3-基区；4-沟道衬底接触；5-High K材料；6-低介电常数的介质层；7-元素半导体材料衬底(兼作漏区)；8-漏极；9-漂移区；10-栅绝缘层；11-栅极。
具体实施方式
如图1所示，该阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管包括：
元素半导体材料衬底7同时作为漏区，元素半导体材料为硅材料或者锗材料，掺杂浓度为一般元素半导体单晶材料的浓度，典型值为1×1013cm-3～1×1015cm-3；
位于衬底上的外延层形成的漂移区9；漂移区的深度(长度)根据器件的击穿电压要求进行确定，例如耐压为600V时，在衬底上外延生长25～50μm的元素半导体材料形成漂移区；
在所述漂移区上掺杂形成的基区3；
在左、右两处基区之间刻蚀沟槽，沟槽向下到达漂移区顶部；
在漂移区的两侧、对应于沟道衬底接触下方区域填充High K材料5，相对介电常数为100～1000，High K材料的深度与漂移区长度相同；并且High K材料的整体形状为阶梯型，厚度是0.2～5μm，两端分别连接器件的沟道衬底接触和漏区；相应的High K介质分区(梯级)的厚度自上而下依次递减；
阶梯型的High K介质区根据工艺成本及性能要求可以对High K介质层进行2到5次的优化分区，分区数(“阶梯”数)越多，耐压性能越好；
在基区上掺杂分别形成源区2和沟道衬底接触4；
左、右两处基区之间的沟槽内表面形成栅绝缘层10，厚度为0.02～0.1μm，在栅绝缘层10表面淀积多晶硅并进行高浓度掺杂(例如1018～1020cm-3)并形成栅极4；
在源区2和沟道衬底接触4上形成源极。
器件关断时High K介质层通过电场调制辅助耗尽漂移区，大幅度提高了器件漂移区的耗尽能力使得器件的漂移区掺杂浓度增加，导通电阻降低。分区优化的阶梯状高K介质层能在漂移区引起新的电场峰，进一步优化了漂移区的电场分布。结合以上优势的元素半导体VDMOS器件的整体性能得到显著提升。
以N沟道VDMOS为例，具体可以通过以下步骤进行制备：
1)取元素半导体材料的衬底同时作为漏区；
2)在衬底上形成外延层作为漂移区；
3)在漂移区两侧刻蚀沟槽，形成的沟槽沿纵向到达所形成的漂移区顶部，在沟槽内填充低介电常数的介质层6，刻蚀低介电常数的介质层并形成沟槽，在沟槽内填充High K材料。
3)在漂移区两侧进行刻蚀，形成的凹槽沿纵向到达漏区，在凹槽内填充低介电常数的介质层；
4)对低介电常数的介质层进行刻蚀，首次刻蚀形成的沟槽沿纵向到达漏区，并与漂移区邻接，在沟槽内填充High K介质材料；在已填充High K介质材料的外围区域依次进行深度递减的多次刻蚀并填充High K介质材料，最终形成阶梯型High K介质层；
5)在漂移区上形成外延层，对外延层通过离子注入形成基区；
6)在基区中部刻蚀沟槽，使沟槽向下到达漂移区顶部；
7)在沟槽侧壁和底部形成栅绝缘层；
8)在基区上分别掺杂形成源区和沟道衬底接触；
9)在表面成为栅绝缘层的沟槽内淀积多晶硅并进行重掺杂，用于形成栅极；
10)源区和沟道衬底接触表面淀积金属，用于形成源极；
11)器件表面淀积钝化层，并刻蚀接触孔；
12)对淀积的金属和多晶硅进行刻蚀分别形成源极和栅极；
13)漏区下表面形成漏极。
经ISE-TCAD仿真，本发明提出的新型器件的性能较之于传统具有均匀厚度高K介质层器件明显提升，当两种器件具有相等的导通电阻时，本发明的器件的击穿电压提高了20％以上。
当然，本发明中的VDMOS也可以为P型沟道，其结构与N沟道VDMOS等同，这些均应视为属于本申请权利要求的保护范围，在此不再赘述。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和替换，这些改进和替换的方案也落入本发明的保护范围。
Claims (8)
1.一种阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管(VDMOS)，包括：
半导体材料的衬底，兼作漏区；
在衬底上外延生长形成的漂移区；
在所述漂移区上表面掺杂形成的左、右两处基区；在左、右两处基区之间刻蚀有沟槽；
在基区的内侧上部掺杂形成的源区；
对应于基区以及源区的整体、在基区的外侧掺杂形成的沟道衬底接触；
在所述源区和沟道衬底接触整体的上表面形成的源极；
在所述漏区下表面形成的漏极；
其特征在于：
所述衬底的材料是元素半导体材料，所述元素半导体材料为硅材料或者锗材料；左、右两处基区之间的沟槽沿纵向达到漂移区顶部，沟槽内表面形成栅绝缘层，在栅绝缘层表面对应于基区和源区形成栅极；
在漂移区的两侧、对应于沟道衬底接触下方区域填充有阶梯型High K介质，两端分别连接器件的沟道衬底接触和漏区；阶梯型High K介质整体与漂移区纵向等高，相应的HighK介质分区的厚度自上而下依次递减；阶梯型High K介质各分区相应的外侧凹陷由低介电常数材料填充，所述低介电常数材料的相对介电常数是1～5。
2.根据权利要求1所述的阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管，其特征在于：High K介质材料的相对介电常数是100～2000。
3.根据权利要求1所述的阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管，其特征在于：阶梯型High K介质的分区数为2～5。
4.根据权利要求1所述的阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管，其特征在于：阶梯型High K介质的厚度根据器件击穿电压要求确定，典型值范围是0.2～5μm。
5.根据权利要求1所述阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管，其特征在于：栅绝缘层的厚度根据阈值电压确定，典型值为0.02～0.1μm。
6.根据权利要求1所述阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管，其特征在于：耐压为600V时，在衬底上外延生长25～50μm厚的元素半导体材料形成漂移区。
7.根据权利要求1所述阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管，其特征在于：元素半导体材料的衬底掺杂浓度的典型值为1×1013cm-3～1×1015cm-3。
8.一种制作权利要求1所述阶梯高K介质层元素纵向双扩散金属氧化物半导体场效应管的方法，包括以下步骤：
1)取元素半导体材料的衬底同时作为漏区；
2)在衬底上形成外延层作为漂移区；
3)在漂移区两侧进行刻蚀，形成的凹槽沿纵向到达漏区，在凹槽内填充低介电常数的介质层；
4)对低介电常数的介质层进行刻蚀，首次刻蚀形成的沟槽沿纵向到达漏区，并与漂移区邻接，在沟槽内填充High K介质材料；在已填充High K介质材料的外围区域依次进行深度递减的多次刻蚀并填充High K介质材料，最终形成阶梯型High K介质层；
5)在漂移区上形成外延层，对外延层通过离子注入形成基区；
6)在基区中部刻蚀沟槽，使沟槽向下到达漂移区顶部；
7)在沟槽侧壁和底部形成栅绝缘层；
8)在基区上分别掺杂形成源区和沟道衬底接触；
9)在表面成为栅绝缘层的沟槽内淀积多晶硅并进行重掺杂，用于形成栅极；
10)源区和沟道衬底接触表面淀积金属，用于形成源极；
11)器件表面淀积钝化层，并刻蚀接触孔；
12)对淀积的金属和多晶硅进行刻蚀分别形成源极和栅极；
13)漏区下表面形成漏极。
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