CN107204372B - 一种优化终端结构的沟槽型半导体器件及制造方法 - Google Patents

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Abstract

本发明涉及一种优化终端结构的沟槽型功率半导体器件及制作方法，其特征在于：第一导电类型外延层上设有至少一个第二类沟槽，第二类沟槽两侧第一导电类型外延层的表面依次设有第二导电类型体区和绝缘介质层，第一类沟槽与第二类沟槽间的第二导电类型体区内设有重掺杂第二导电类型源区，源极金属穿过绝缘介质层上的通孔与所述重掺杂第二导电类型源区接触，第二类沟槽内设有一层氧化层，在沟槽侧壁的氧化层上覆盖有多晶硅，且侧壁的多晶硅间通过绝缘介质层绝缘，第二类沟槽下方设有第二导电类型阱区；本发明制造方法与现有半导体工艺兼容，且减少了光刻板数量，减小了终端的宽度，降低了制造成本，同时通过优化终端结构提高了器件的耐压能力。

Description

一种优化终端结构的沟槽型半导体器件及制造方法
技术领域
本发明涉及一种半导体器件及制造方法，尤其是一种优化终端结构的沟槽型功率半导体器件及制造方法，属于半导体器件的制造技术领域。
背景技术
在功率半导体器件领域，沟槽型金属氧化物半导体场效应晶体管（Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET）相比于平面型MOSFET，能够明显提高沟道密度，降低特征导通电阻，因此，沟槽型MOSFET已经被广泛采用。现有的沟槽型MOSFET通常采用场限环结构作为终端结构，如图3所示，所述传统结构的终端保护区附图1中沿A-A’的剖面结构，所述终端保护区包括兼做漏区的第一导电类型硅衬底1，第一导电类型硅衬底1上设有第一导电类型外延层2，在第一类沟槽3与场限环17之间的第一导电类型外延层2的表面设有第二导电类型体区6，第一类沟槽3与场限环17之间的第二导电类型体区6内设有重掺杂第二导电类型源区8，源极金属10通过绝缘介质层9上的通孔与重掺杂第二导电类型源区7在第一类沟槽3与场限环17之间的第二导电类型体区6表面的接触孔内接触，在第一导电类型外延层2上设有至少一个第二导电类型场限环17，第一导电类型外延层2表面设有绝缘介质层9。
虽然场限环17结构能够有效提高终端耐压，但是在制作场限环17时，需要额外的光刻板，同时场限环17结构的终端的宽度较大，这两点都会使得器件的制造成本上升。
如附图18所示，为使用场限环终端的传统结构击穿时的碰撞电离率在剖视结构上的示意图，器件在承受耐压时，终端保护区只有P型场限环和N型外延层形成的PN结承受耐压，电场几乎集中于场限环17的底部，这样会使局部电场过高，导致器件击穿，击穿点位于终端保护区的场限环17的底部，由于场限环17的底部电场过高，传统结构击穿均发生在终端区域，这对于器件而言是不利的，会限制器件的耐压水平。
发明内容
本发明的目的是克服现有技术中存在的不足，本发明的目的是克服现有技术中存在的不足，提供一种优化终端结构的沟槽型半导体器件及其制造方法，该器件制造方法与现有半导体工艺兼容，且能够减少光刻板的数量，减小终端的宽度，进而降低制造成本，同时通过优化终端结构能提高器件的耐压能力。
为实现以上技术目的，本发明的技术方案是：一种优化终端结构的沟槽型功率半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在元胞区的周围，所述元胞区包括若干个元胞单元，所述元胞单元包括半导体基板，所述半导体基板包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，所述第一导电类型外延层上设有第一类沟槽，所述第一类沟槽内设有栅氧层，所述栅氧层形成的沟槽内设有由导电多晶硅形成的栅极多晶硅，在相邻两个第一类沟槽间的第一导电类型外延层的表面设有第二导电类型体区，所述第二导电类型体区内设有重掺杂第二导电类型源区和重掺杂第一导电类型源区，且重掺杂第一导电类型源区位于第二导电类型源区的两侧，所述第一类沟槽和第二导电类型体区上方设有绝缘介质层，所述绝缘介质层上设有源极金属与栅极总线金属，所述源极金属穿过绝缘介质层内的通孔与第二导电类型体区内的重掺杂第一导电类型源区、重掺杂第二导电类型源区接触，所述栅极总线金属环绕在源极金属周围；所述终端保护区包括第一导电类型衬底及位于第一导电类型衬底上的第一导电类型外延层，其特征在于：所述第一导电类型外延层上设有至少一个第二类沟槽，所述第二类沟槽两侧的第一导电类型外延层的表面依次设有第二导电类型体区和绝缘介质层，所述第一类沟槽与第二类沟槽间的第二导电类型体区内设有重掺杂第二导电类型源区，所述源极金属穿过绝缘介质层上的通孔与所述重掺杂第二导电类型源区接触，所述第二类沟槽内设有一层氧化层，在氧化层形成的沟槽侧壁上覆盖有多晶硅，且侧壁的多晶硅间通过绝缘介质层绝缘，所述的第二类沟槽下方设有第二导电类型阱区。
进一步地，对于N型沟槽型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型沟槽型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
进一步地，所述第二类沟槽的宽度大于第一类沟槽。
进一步地，所述第二类沟槽内的多晶硅是浮空的，不需要金属引出。
进一步地，所述沟槽型功率半导体器件为金属氧化物半导体场效应晶体管或绝缘栅双极型晶体管。
为了进一步实现以上技术目的，本发明还提出一种优化终端结构的沟槽型功率半导体器件的制作方法，其特征是，包括如下步骤：
步骤一：提供第一导电类型衬底，在所述第一导电类型衬底上生长第一导电类型外延层，所述第一导电类型外延层的上表面为第一主面，第一导电类型衬底的下表面为第二主面；
步骤二：在第一主面上通过第一块光刻板选择性刻蚀出第一类沟槽和第二类沟槽；
步骤三：在第一主面表面热生长一层氧化层，在第一类沟槽内的氧化层为栅氧层；
步骤四：在氧化层上淀积一层导电多晶硅；
步骤五：对导电多晶硅进行刻蚀，在第一类沟槽内形成栅极多晶硅，在第二类沟槽内形成多晶硅；
步骤六：在第一主面上注入第二导电类型的杂质，并热退火，在第一类沟槽和第二类沟槽两侧形成第二导电类型体区，在第二类沟槽下方形成第二导电类型阱区；
步骤七：在第一主面上，使用第二块光刻板选择性注入第一导电类型杂质，形成重掺杂第一导电类型源区，再淀积一层绝缘介质，形成绝缘介质层；
步骤八：使用第三块光刻板选择性刻蚀绝缘介质层，并继续刻蚀硅，形成通孔，在通孔内注入第二导电类型杂质形成重掺杂第二导电型源区；
步骤九：在通孔内淀积金属，并使用第四块光刻板选择性刻蚀金属，形成源极金属与栅极总线金属；
步骤十：在第二主面上淀积金属，形成漏极金属。
进一步地，所述步骤四中导电多晶硅的厚度小于第二类沟槽的宽度，所述步骤五中第二类沟槽两侧侧壁上多晶硅的总厚度小于第二类沟槽的宽度。
进一步地，所述步骤六还可以为：
步骤一. 在第一主面上第一次注入第二导电类型的杂质，并淀积一层绝缘介质；
步骤二. 刻蚀第一主面表面的绝缘介质，使第二类沟槽中仍填满绝缘介质；
步骤三. 第二次注入第二导电类型的杂质，并热退火，在第一类沟槽和第二类沟槽两侧形成第二导电类型体区，在第二类沟槽下方形成第二导电类型阱区；
与传统功率半导体器件相比，本发明具有以下优点：
1) 与传统带有场限环终端的沟槽型MOSFET的制备方法相比，本发明提出的制备方法减少了一块光刻板，节省了生产成本；第二导电类型阱区中的杂质离子是通过第二类沟槽中的多晶硅进行自对准注入，由于第二类沟槽中的多晶硅的阻挡，第二导电类型的杂质只能注入第二类沟槽中的两个多晶硅间的空隙，经过热退火可以形成第二类沟槽底部的场限环，即第二导电类型阱区；
2）本发明相比于带有场限环终端的沟槽型MOSFET提高了终端耐压，减小了终端宽度；在第二类沟槽中存在两块互相绝缘的浮空多晶硅，在第二类沟槽底部存在第二导电类型阱区，在本发明器件结构耐压时，浮空多晶硅与第二导电类型阱区能够起到显著的分散电场的作用，单个第二类沟槽能够承担的耐压比单个场限环高，因此本发明提高了终端区域耐压能力，同时减小了终端宽度。
附图说明
附图1为本发明实施例1和传统结构的俯视平面图。
附图2为本发明实施例1在附图1中沿A-A’的剖面结构示意图。
附图3为传统结构在附图1中沿A-A’的剖面结构示意图。
附图4～11为本发明以N型沟槽栅型MOSFET半导体器件为例的实施例1的具体实施步骤在附图1中沿A-A’的剖视结构示意图，其中：
附图4 为形成第一导电类型外延层的剖视结构示意图。
附图5为形成第一类沟槽与第二类沟槽的剖视结构示意图。
附图6为形成栅氧层的剖视结构示意图。
附图7为淀积导电多晶硅的剖视结构示意图。
附图8为形成栅极多晶硅与多晶硅的剖视结构示意图。
附图9为形成P型体区与P型阱区的剖视结构示意图。
附图10 为形成重掺杂N型源区和绝缘介质层的剖视结构示意图。
附图11 为形成通孔和重掺杂P型源区的剖视结构示意图。
附图12 实施例1中优化方法中第一次注入P型杂质的剖视结构示意图。
附图13 实施例1中优化方法中淀积绝缘介质填充满第二类沟槽后的剖视结构示意图。
附图14为实施例1中优化方法中刻蚀绝缘介质后的剖视结构示意图。
附图15为实施例1中优化方法中第二次注入P型杂质的剖视结构示意图。
附图16为实施例1中优化方法中形成P型体区与P型阱区的剖视结构示意图。
附图17为本发明器件击穿时的剖视结构上的示意图。
附图18为传统结构器件击穿时的剖视结构上的示意图。
附图标记说明：01—第一导电类型硅衬底；02—第一导电类型外延层； 03—第一类沟槽；04—栅氧层；05—栅极多晶硅；06—第二导电类型体区；07—重掺杂第二导电类型源区；08—重掺杂第一导电类型源区；09—绝缘介质层；10—源极金属；11—第二类沟槽；12—多晶硅；13—第二导电类型阱区；14—栅极总线金属；15—漏极金属；16—氧化层；17—场限环。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
本发明不限于以下的实施方式，在以下的说明中所参照的各图是为了能够对本发明的内容进行理解而设置的，即本发明不限于各图所举例的器件结构，适用于沟槽栅型金属氧化物半导体场效应晶体管或沟槽栅型绝缘栅双极型晶体管的所有结构。
如附图1和图2所示，以N型沟槽栅型MOSFET半导体器件为例，所述第一导电类型为N型导电，所述第二导电类型为P型导电；一种优化终端结构的沟槽型功率半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在元胞区的周围，所述元胞区包括若干个元胞单元，所述元胞单元包括半导体基板，所述半导体基板包括N型衬底1及位于N型衬底1上的N型外延层2，所述N型外延层2上设有第一类沟槽3，所述第一类沟槽3内设有栅氧层4，所述栅氧层4形成的沟槽内设有由导电多晶硅形成的栅极多晶硅5，在相邻两个第一类沟槽3间的N型外延层2的表面设有P型体区6，所述P型体区6内设有重掺杂P型源区7和重掺杂N型源区8，且重掺杂N型源区8位于P型源区7的两侧，所述第一类沟槽3和P型体区6上方设有绝缘介质层9，所述绝缘介质层9上设有源极金属10与栅极总线金属14，所述源极金属10穿过绝缘介质层9内的通孔与P体区6内的重掺杂N型源区8、重掺杂P型源区7接触，所述栅极总线金属14环绕在源极金属10周围，所述N型衬底1下放设有漏极金属15；所述终端保护区包括N型衬底1及位于N型衬底1上的N型外延层2，其特征在于：所述N型外延层2上设有至少一个第二类沟槽11，所述第二类沟槽11两侧的N型外延层2的表面依次设有P型体区6和绝缘介质层9，所述第一类沟槽3与第二类沟槽11间的P型体区6内设有重掺杂P型源区7，所述源极金属10穿过绝缘介质层9上的通孔与所述重掺杂P型源区7接触，所述第二类沟槽11内设有氧化层16，在氧化层16形成的沟槽侧壁上覆盖有多晶硅12，且侧壁的多晶硅12间通过绝缘介质层9绝缘，所述的第二类沟槽11下方设有P型阱区13。
本发明实施例1的一种优化终端结构的沟槽型功率半导体器件可以通过下述工艺步骤制备得到，包括如下步骤：
如图4所示，步骤一. 提供N型衬底1，在所述N型衬底1上生长N型外延层2，所述N型外延层2的上表面为第一主面001，N型衬底1的下表面为第二主面002；
如图5所示，步骤二. 在第一主面001上通过第一块光刻板选择性刻蚀出第一类沟槽3和第二类沟槽11；
如图6所示，步骤三. 在第一主面001表面热生长一层氧化层16，在第一类沟槽3内的氧化层为栅氧层4；
如图7所示，步骤四. 在氧化层上淀积一层导电多晶硅，通过控制淀积导电多晶硅的厚度，使导电多晶硅的厚度小于第二类沟槽的宽度；
如图8所示，步骤五. 对导电多晶硅进行刻蚀，在第一类沟槽3内形成栅极多晶硅5，在第二类沟槽11内的侧壁上形成多晶硅12，这里导电多晶硅的刻蚀不需要光刻板，所述第二类沟槽11两侧侧壁上多晶硅12的总厚度小于第二类沟槽11的宽度；
如图9所示，步骤六. 在第一主面001上注入P型的杂质，并热退火，在第一类沟槽3和第二类沟槽11两侧形成P型体区6，在第二类沟槽11下方形成P型阱区13；
如图10所示，步骤七. 在第一主面001上，使用第二块光刻板选择性注入N型杂质，形成重掺杂N型源区8，再淀积一层绝缘介质，形成绝缘介质层9；
如图11所示，步骤八. 使用第三块光刻板选择性刻蚀绝缘介质层9，并继续刻蚀硅，形成通孔，在通孔内注入P型杂质形成重掺杂第二导电型源区7；
如图2所示，步骤九. 在通孔内淀积金属，并使用第四块光刻板选择性刻蚀金属，形成源极金属10与栅极总线金属14；
步骤十. 在第二主面002上淀积金属，形成漏极金属15。
此外，为了能更精确控制第二类沟槽11下方P型阱区13的浓度，进一步精确控制器件的耐压能力，以上制备方法中的步骤六还可以通过如下优化方法制备得到：
如图12和13所示，步骤一. 在第一主面001上第一次注入P型的杂质，并淀积一层绝缘介质；
如图14所示，步骤二. 刻蚀第一主面001表面的绝缘介质，使第二类沟槽11中仍填满绝缘介质；
如图15和16所示，步骤三. 第二次注入P型的杂质，并热退火，在第一类沟槽3和第二类沟槽11两侧形成P型体区6，在第二类沟槽11下方形成P型阱区13；
如上优化方法通过第一次注入P型的杂质能进一步精确控制P型阱区13的掺杂浓度，由于第二类沟槽11内有绝缘介质的遮挡，所以第二次注入P型杂质没注到第二类沟槽11下方的P型阱区13，因此，通过控制第二次P型的杂质的注入浓度，可以控制P型体区6的掺杂浓度。
本发明器件击穿原理：如图17所示，为本发明实施例1击穿时的碰撞电离率在剖视结构上的示意图，器件在承受耐压时，器件的击穿点位于第一类沟槽03底部，这表明终端保护区的耐压高于元胞区的耐压，当器件的耐压由元胞区耐压决定时，器件的性能就能够达到最佳水平；本发明的终端保护区在承受耐压时，除了第二类沟槽11底部的第二导电类型阱区13（第二导电类型阱区13与第一导电类型外延层2形成PN结）承受耐压外，位于第二类沟槽11内的多晶硅12同样可以承受耐压，在第二导电类型阱区13与多晶硅12的共同耐压下，电场能够在终端保护区均匀分布，这一点可以明显提高终端保护区的耐压能力。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。

Claims (8)

1.一种优化终端结构的沟槽型功率半导体器件，包括元胞区和终端保护区，所述元胞区位于器件的中心区，所述终端保护区环绕在元胞区的周围，所述元胞区包括若干个元胞单元，所述元胞单元包括半导体基板，所述半导体基板包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上的第一导电类型外延层（2），所述第一导电类型外延层（2）上设有第一类沟槽（3），所述第一类沟槽（3）内设有栅氧层（4），所述栅氧层（4）形成的沟槽内设有由导电多晶硅形成的栅极多晶硅（5），在相邻两个第一类沟槽（3）间的第一导电类型外延层（2）的表面设有第二导电类型体区（6），所述第二导电类型体区（6）内设有重掺杂第二导电类型源区（7）和重掺杂第一导电类型源区（8），且重掺杂第一导电类型源区（8）位于第二导电类型源区（7）的两侧，所述第一类沟槽（3）和第二导电类型体区（6）上方设有绝缘介质层（9），所述绝缘介质层（9）上设有源极金属（10）与栅极总线金属（14），所述源极金属（10）穿过绝缘介质层（9）内的通孔与第二导电类型体区（6）内的重掺杂第一导电类型源区（8）、重掺杂第二导电类型源区（7）接触，所述栅极总线金属（14）环绕在源极金属（10）周围，所述第一导电类型衬底（1）下放设有漏极金属（15）；所述终端保护区包括第一导电类型衬底（1）及位于第一导电类型衬底（1）上的第一导电类型外延层（2），其特征在于：所述第一导电类型外延层（2）上设有至少一个第二类沟槽（11），所述第二类沟槽（11）两侧的第一导电类型外延层（2）的表面依次设有第二导电类型体区（6）和绝缘介质层（9），所述第一类沟槽（3）与第二类沟槽（11）间的第二导电类型体区（6）内设有重掺杂第二导电类型源区（7），所述源极金属（10）穿过绝缘介质层（9）上的通孔与所述重掺杂第二导电类型源区（7）接触，所述第二类沟槽（11）内设有氧化层（16），在氧化层（16）形成的沟槽侧壁上覆盖有多晶硅（12），且侧壁的多晶硅（12）间通过绝缘介质层（9）绝缘，所述的第二类沟槽（11）下方设有第二导电类型阱区（13）。
2.根据权利要求1所述的一种优化终端结构的沟槽型功率半导体器件，其特征在于：对于N型沟槽型功率半导体器件，所述第一导电类型为N型导电，所述第二导电类型为P型导电；对于P型沟槽型功率半导体器件，所述第一导电类型为P型导电，所述第二导电类型为N型导电。
3.根据权利要求1所述的一种优化终端结构的沟槽型功率半导体器件，其特征在于：所述第二类沟槽（11）的宽度大于第一类沟槽（3）。
4.根据权利要求1所述的一种优化终端结构的沟槽型功率半导体器件，其特征在于：所述第二类沟槽（11）内的多晶硅（12）是浮空的，不需要金属引出。
5.根据权利要求1所述的一种优化终端结构的沟槽型功率半导体器件，其特征在于：所述沟槽型功率半导体器件为金属氧化物半导体场效应晶体管或绝缘栅双极型晶体管。
6.一种优化终端结构的沟槽型功率半导体器件的制作方法，其特征是，包括如下步骤：
步骤一. 提供第一导电类型衬底（1），在所述第一导电类型衬底（1）上生长第一导电类型外延层（2），所述第一导电类型外延层（2）的上表面为第一主面（001），第一导电类型衬底（1）的下表面为第二主面（002）；
步骤二. 在第一主面（001）上通过第一块光刻板选择性刻蚀出第一类沟槽（3）和第二类沟槽（11）；
步骤三. 在第一主面（001）表面热生长一层氧化层（16），在第一类沟槽（3）内的氧化层为栅氧层（4）；
步骤四. 在氧化层（16）上淀积一层导电多晶硅；
步骤五. 对导电多晶硅进行刻蚀，在第一类沟槽（3）内形成栅极多晶硅（5），在第二类沟槽（11）内的侧壁上形成多晶硅（12）；
步骤六. 在第一主面（001）上注入第二导电类型的杂质，并热退火，在第一类沟槽（3）和第二类沟槽（11）两侧形成第二导电类型体区（6），在第二类沟槽（11）下方形成第二导电类型阱区（13）；
步骤七. 在第一主面（001）上，使用第二块光刻板选择性注入第一导电类型杂质，形成重掺杂第一导电类型源区（8），再淀积一层绝缘介质，形成绝缘介质层（9）；
步骤八. 使用第三块光刻板选择性刻蚀绝缘介质层（9），并继续刻蚀硅，形成通孔，在通孔内注入第二导电类型杂质形成重掺杂第二导电型源区（7）；
步骤九. 在通孔内淀积金属，并使用第四块光刻板选择性刻蚀金属，形成源极金属（10）与栅极总线金属（14）；
步骤十. 在第二主面（002）上淀积金属，形成漏极金属（15）。
7.根据权利要求6所述的一种优化终端结构的沟槽型功率半导体器件的制作方法，其特征在于：所述步骤四中导电多晶硅的厚度小于第二类沟槽（11）的宽度，所述步骤五中第二类沟槽（11）两侧侧壁上多晶硅（12）的总厚度小于第二类沟槽（11）的宽度。
8.根据权利要求6所述的一种优化终端结构的沟槽型功率半导体器件的制作方法，其特征在于：所述步骤六还可以为：
步骤一. 在第一主面（001）上第一次注入第二导电类型的杂质，并淀积一层绝缘介质；
步骤二. 刻蚀第一主面（001）表面的绝缘介质，使第二类沟槽（11）中仍填满绝缘介质；
步骤三. 第二次注入第二导电类型的杂质，并热退火，在第一类沟槽（3）和第二类沟槽（11）两侧形成第二导电类型体区（6），在第二类沟槽（11）下方形成第二导电类型阱区（13）。
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598151B (zh) * 2018-05-28 2024-02-02 江苏捷捷微电子股份有限公司 能提高耐压能力的半导体器件终端结构及其制造方法
CN109360854A (zh) * 2018-10-29 2019-02-19 深圳市富裕泰贸易有限公司 一种功率器件终端结构及其制作方法
CN111341832B (zh) * 2018-12-19 2023-10-27 无锡华润华晶微电子有限公司 结终端结构及其制备方法
CN111697062A (zh) * 2019-03-12 2020-09-22 南京芯舟科技有限公司 半导体器件及其结边缘区
CN110071043A (zh) * 2019-04-24 2019-07-30 贵州芯长征科技有限公司 一种功率半导体器件的制备方法
CN110047758A (zh) * 2019-04-24 2019-07-23 贵州芯长征科技有限公司 一种低成本沟槽型功率半导体器件的制备工艺
CN110047757A (zh) * 2019-04-24 2019-07-23 贵州芯长征科技有限公司 低成本的沟槽型功率半导体器件的制备方法
CN110429129B (zh) * 2019-08-08 2023-04-07 江苏芯长征微电子集团股份有限公司 高压沟槽型功率半导体器件及制备方法
CN110444583B (zh) * 2019-08-08 2023-04-11 江苏芯长征微电子集团股份有限公司 低成本高可靠性的功率半导体器件及其制备方法
CN110379848B (zh) * 2019-08-29 2024-03-12 无锡新洁能股份有限公司 一种具有截止环结构的功率半导体器件及其制作方法
CN110600454B (zh) * 2019-09-29 2021-03-23 南京芯长征科技有限公司 低emi深沟槽隔离沟槽型功率半导体器件及其制备方法
CN111584621B (zh) * 2020-06-12 2024-09-06 无锡新洁能股份有限公司 高可靠性高密度元胞功率半导体器件结构及其制造方法
CN111863942B (zh) * 2020-08-27 2024-09-06 无锡新洁能股份有限公司 防闩锁高密度元胞功率半导体器件结构及其制造方法
CN112216743A (zh) * 2020-10-28 2021-01-12 无锡新洁能股份有限公司 沟槽功率半导体器件及制造方法
CN112420845B (zh) * 2020-11-30 2024-09-06 无锡新洁能股份有限公司 沟槽功率半导体器件及制造方法
CN112820645B (zh) * 2020-12-31 2022-07-05 北京燕东微电子科技有限公司 一种功率半导体器件及其制备方法
CN113540215B (zh) * 2021-07-15 2022-09-23 无锡新洁能股份有限公司 一种高可靠性功率mosfet及其制造方法
CN114613848B (zh) * 2022-05-10 2022-07-19 南京微盟电子有限公司 一种低压沟槽栅功率器件及其制造方法
CN115376925B (zh) * 2022-10-26 2023-02-03 深圳市美浦森半导体有限公司 一种沟槽栅mosfet器件及其制造方法
CN116598306B (zh) * 2023-05-30 2024-05-17 上海晶岳电子有限公司 一种tvs器件及其制造方法
CN117238770B (zh) * 2023-11-01 2024-05-10 深圳市美浦森半导体有限公司 一种沟槽栅mosfet器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420252A (zh) * 2011-12-08 2012-04-18 无锡新洁能功率半导体有限公司 超高元胞密度深沟槽功率mos器件及其制造方法
CN102544107A (zh) * 2012-03-13 2012-07-04 无锡新洁能功率半导体有限公司 一种改进型终端结构的功率mos器件及其制造方法
CN104576743A (zh) * 2015-01-28 2015-04-29 无锡新洁能股份有限公司 具有超高元胞密度的深沟槽功率mos器件及其制造方法
CN206976353U (zh) * 2017-07-19 2018-02-06 无锡新洁能股份有限公司 一种优化终端结构的沟槽型半导体器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102420252A (zh) * 2011-12-08 2012-04-18 无锡新洁能功率半导体有限公司 超高元胞密度深沟槽功率mos器件及其制造方法
CN102544107A (zh) * 2012-03-13 2012-07-04 无锡新洁能功率半导体有限公司 一种改进型终端结构的功率mos器件及其制造方法
CN104576743A (zh) * 2015-01-28 2015-04-29 无锡新洁能股份有限公司 具有超高元胞密度的深沟槽功率mos器件及其制造方法
CN206976353U (zh) * 2017-07-19 2018-02-06 无锡新洁能股份有限公司 一种优化终端结构的沟槽型半导体器件

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