CN115376925B - 一种沟槽栅mosfet器件及其制造方法 - Google Patents
一种沟槽栅mosfet器件及其制造方法 Download PDFInfo
- Publication number
- CN115376925B CN115376925B CN202211314353.XA CN202211314353A CN115376925B CN 115376925 B CN115376925 B CN 115376925B CN 202211314353 A CN202211314353 A CN 202211314353A CN 115376925 B CN115376925 B CN 115376925B
- Authority
- CN
- China
- Prior art keywords
- substrate
- trench
- region
- groove
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 97
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 85
- 229920005591 polysilicon Polymers 0.000 claims abstract description 79
- 210000000746 body region Anatomy 0.000 claims abstract description 44
- 238000001259 photo etching Methods 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 21
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 149
- 238000000034 method Methods 0.000 claims description 49
- 230000008569 process Effects 0.000 claims description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims description 35
- 230000000670 limiting effect Effects 0.000 claims description 20
- 238000000206 photolithography Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 16
- 230000000873 masking effect Effects 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 claims description 11
- 235000012239 silicon dioxide Nutrition 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000001459 lithography Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 230000002829 reductive effect Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
Abstract
一种沟槽栅MOSFET器件及其制造方法，其中，制造方法包括：在衬底上形成体区；进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成第一沟槽、第二沟槽以及第三沟槽；在第一沟槽、第二沟槽以及第三沟槽上沉积第一导电类型的多晶硅层；回刻多晶硅层；进行第二次光刻，对衬底进行选择性掺杂，在体区上形成源区，同时形成截止环掺杂区；进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区的源极接触孔，源极接触孔贯通源区以及部分体区；在源极接触孔上形成源极电极，在衬底的正面形成第一电极；第一电极与源极电极电连接；形成第二电极或漏区以及第二电极。本申请能够提供有效的截止环，保证器件的耐压以及可靠性。
Description
技术领域
本发明涉及MOSFET器件技术领域，具体涉及一种沟槽栅MOSFET器件及其制造方法。
背景技术
在半导体器件制造过程中，需要进行刻蚀以及掺杂时，需要借助光刻工艺，以完成进行图案化处理或者掺杂。每一种光刻图案，都需要对应的一层掩膜版，在一个器件的制造过程中，多一层掩膜版与少一层掩膜版之间的工艺成本差距是明显的。
传统的沟槽栅MOSFET器件，不断压缩掩膜版的层数，目前主流工艺已降至4层，也就是说器件制造过程中只采用了四次光刻。虽然生产成本得到了有效降低，但也带来了不利影响，具体是采用四层光刻工艺，导致截止环的导电类型与栅极的导电类型相同，截止环失效，随着器件击穿电压抬高，器件耐压严重退化，严重影响了器件可靠性。
发明内容
本发明主要解决的技术问题是现有的四层光刻工艺的沟槽栅MOSFET器件的截止环失效，器件耐压降低，影响器件可靠性的技术问题。
根据第一方面，一种实施例中提供一种沟槽栅MOSFET器件的制造方法，包括：
在衬底上形成体区，衬底的部分或全部作为器件的漂移区的部分或全部，体区具有第一导电类型，漂移区具有第二导电类型；
进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成分别对应沟槽栅、场限环以及截止环的第一沟槽、第二沟槽以及第三沟槽，第一沟槽、第二沟槽以及第三沟槽均贯通体区以及部分漂移区；
至少在第一沟槽上形成栅介质层；
在第一沟槽、第二沟槽以及第三沟槽上沉积第一导电类型的多晶硅层，至少将第一沟槽以及第二沟槽完全填充，得到栅极以及场限环；
回刻多晶硅层，至少将第三沟槽的底部的多晶硅去除；
进行第二次光刻，对衬底进行选择性掺杂，在体区上形成源区，同时通过第三沟槽在漂移区中形成截止环掺杂区，源区与截止环掺杂区均具有第二导电类型；
进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区的源极接触孔，源极接触孔贯通源区以及部分体区；
在源极接触孔上形成源极电极，在衬底的正面形成第一金属层；
进行第四次光刻，对第一金属层进行图案化处理，得到第一电极；第一电极与源极电极电连接；
在衬底的背面形成第二电极，或在衬底的背面形成漏区以及第二电极，第二电极与漏区电连接，第一导电类型和第二导电类型属于不同的半导体导电类型。
一种实施例中，多晶硅层的厚度为第一预设厚度，第三沟槽的宽度与第一预设厚度的比例为大于或等于3:1；
在第三沟槽上沉积第一导电类型的多晶硅层之后，多晶硅层不完全填充第三沟槽；且第三沟槽底部上的多晶硅层厚度与衬底上的多晶硅层厚度相同。
一种实施例中，回刻多晶硅层，至少将第三沟槽的底部的多晶硅去除，包括：
回刻多晶硅层，将衬底表面以及第三沟槽底部的多晶硅层去除，保留填充在第一沟槽以及第二沟槽上的多晶硅，第三沟槽的侧壁保留部分多晶硅以形成多晶硅侧墙。
一种实施例中，进行第二次光刻，对衬底进行选择性掺杂，在体区上形成源区，同步通过第三沟槽在漂移区中形成截止环掺杂区，包括：
形成覆盖衬底表面的第二光刻胶层，显影并去胶后形成对应第三沟槽以及源区的第二开口；
通过第二开口对衬底进行离子注入，同步形成源区以及截止环掺杂区，其中，截止环掺杂区在第二光刻胶层以及多晶硅侧墙的掩蔽下形成。
一种实施例中，进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区的源极接触孔，包括：
在衬底上沉积层间介质层，层间介质层填充第三沟槽；
形成覆盖层间介质层的第三光刻胶层，显影并去胶后形成对应源极接触孔的第三开口；
在第三光刻胶层的掩蔽下刻蚀衬底，形成源极接触孔；
在第三光刻胶层的掩蔽下，通过第三开口进行离子注入，在源极接触孔的底部形成欧姆接触区。
一种实施例中，在衬底上形成体区，包括：
在衬底上形成垫氧化物层，对衬底进行离子注入，在衬底上形成体区，垫氧化物层作为离子注入的缓冲层。
一种实施例中，在衬底上形成体区之后，制造方法还包括：
在垫氧化物层上形成硬掩膜层；
进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成分别对应沟槽栅、场限环以及截止环的第一沟槽、第二沟槽以及第三沟槽，包括：
形成覆盖硬掩膜层的第一光刻胶层，显影并去胶后形成对应第一沟槽、第二沟槽以及第三沟槽的第一开口；
通过第一开口刻蚀硬掩膜层以及垫氧化物层，在第一光刻胶层以及硬掩膜层的掩蔽下，刻蚀衬底，同步形成第一沟槽、第二沟槽以及第三沟槽；
去除第一光刻胶层、硬掩膜层以及垫氧化物层。
一种实施例中，至少在第一沟槽上形成栅介质层，包括：
采用热氧化工艺，在衬底上形成二氧化硅层，第一沟槽上的二氧化硅层作为沟槽栅的栅介质层。
根据第二方面，一种实施例中提供一种沟槽栅MOSFET器件，包括至少一个元胞以及终端区，元胞包括沟槽栅以及源区，终端区包括场限环以及截止环；
沟槽栅MOSFET器件还包括位于元胞的第一沟槽、终端区的第二沟槽以及第三沟槽，沟槽栅形成在第一沟槽，场限环形成在第二沟槽，截止环包括形成在第三沟槽底部的截止环掺杂区；
第一沟槽、第二沟槽以及第三沟槽同步形成，第一沟槽、第二沟槽以及第三沟槽中的多晶硅同步形成，多晶硅具有第一导电类型；
源区与截止环掺杂区同步掺杂形成，均具有第二导电类型，截止环掺杂区形成在器件的漂移区中，漂移区具有第二导电类型，第一导电类型和第二导电类型属于不同的半导体导电类型。
根据第三方面，一种实施例中提供一种沟槽栅MOSFET器件，采用第一方面所描述的制造方法制成。
依据上述实施例的沟槽栅MOSFET器件及其制造方法，通过调整器件结构层的成型顺序，先形成体区，并同步形成沟槽栅与截止环对应的沟槽，利用回刻将第三沟槽底部的多晶硅去除，以使得在进行源区掺杂时可以同步形成截止环掺杂区，最终使得在四次光刻的前提下，可以形成具有与源区相同导电类型的截止环掺杂区。由此，采用四次光刻制造的MOSFET器件依旧具有有效的截止环，保证器件的耐压以及可靠性。
附图说明
图1为现有的沟槽栅MOSFET器件的结构示意图；
图2为制造图1的器件的四次光刻工艺的过程示意图；
图3为一种实施例提供的沟槽栅MOSFET器件的制造方法的流程图；
图4为一种实施例提供的沟槽栅MOSFET器件的结构示意图；
图5为一种实施例提供的制造方法的过程示意图（一）；
图6为一种实施例提供的制造方法的过程示意图（二）；
图7为一种实施例提供的制造方法的过程示意图（三）；
图8为一种实施例提供的制造方法的过程示意图（四）；
图9为一种实施例提供的制造方法的过程示意图（五）；
图10为一种实施例提供的制造方法的过程示意图（六）；
图11为一种实施例提供的制造方法的过程示意图（七）；
图12为一种实施例提供的另一种沟槽栅MOSFET器件的结构示意图。
附图标记：1-漂移区；11-第一沟槽；12-第二沟槽；13-第三沟槽；2-体区；3-沟槽栅；31-栅介质层；300-多晶硅层；4-场限环；5-截止环；51-截止环掺杂区；52-多晶硅侧墙；53-截止环电极；54-第三电极；6-源区；61-源极电极；7-第一电极；70-第一金属层；8-漏区；9-第二电极；10-层间介质层。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本申请能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本申请相关的一些操作并没有在说明书中显示或者描述，这是为了避免本申请的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本申请所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
在本申请中，第一导电类型和第二导电类型属于不同的半导体导电类型，第一导电类型为N型或P型，第二导电类型为P型或N型；当第一导电类型为N型时，第二导电类型则为P型，反之亦然。在本申请中以第一导电类型为P型，第二导电类型为N型为例进行说明。
在本申请中，MOSFET器件的衬底一般指硅片，但根据实际的器件应用也可以采用其他材料，如碳化硅、氮化镓等。衬底可以为N型、P型或无掺杂，用于器件制作过程的起始材料或起始结构层。衬底在对应不同的器件的类型时，在器件制作完毕后，可以是部分或全部作为器件的漏区、缓冲层或漂移区等结构。对衬底进行掺杂、外延、热氧化等处理后得到的结构，外形结构还是以单晶硅为主体的片状结构，一般也可以称为晶圆或者硅片或基底，部分时候也还可以继续称为衬底。在批量化生产中，多种器件可能采用相同的衬底进行相同的处理，因此，可以形成标准化的基底用于生产，不需要从头对衬底处理，可以节省时间。
如图1所示，现有的沟槽栅MOSFET器件，包括元胞区以及终端区，元胞区中的一个元胞可以包括源区、源极电极、体区、沟槽栅、漂移区、漏区，终端区可以包括至少一个场限环（或称场环）以及截止环（一般为一个）。其中第一电极用于连接多个元胞的源电极（或称源极电极）；第二电极用于连接多个元胞的漏区，直接作为漏电极（或称漏极电极）。
申请人研究发现，如图2所示，现有的四次光刻工艺，以漂移区为N型为例，如图2中（A）所示，第一次光刻为沟槽刻蚀，形成对应沟槽栅、场限环以及截止环的沟槽；如图2中（B）所示，随后在沟槽形成介质层、沉积P型多晶硅，得到沟槽栅、场限环以及截止环；如图2中（C）所示，衬底正面普注，进行P型掺杂，形成体区；如图2中（D）所示，第二次光刻，对衬底的正面进行有选择掺杂，形成源区；如图2中（E）所示，第三次光刻，有选择性刻蚀形成源电极的接触孔，并沉积金属形成源电极；如图1所示，沉积第一电极对应的金属层，进行第四次光刻，得到第一电极。后续进行背面工艺即可得到如图1所示的器件。
以上为现有N型沟槽栅MOSFET器件的四次光刻工艺的简述，可见，在完成第一次光刻后，如图2中（B）所示，沉积了P型多晶硅，截止环的多晶硅的导电类型为P型，后续的加工也并未对截止环的多晶硅进行N型掺杂，若需要进行上述N型掺杂，则需要多采用一次光刻，需要对除截止环以外的区域进行掩膜。也就是说，采用图2所示的现有的四次光刻工艺，器件中的截止环的导电类型（P型）与漏区/源区（N型）相反，实质上并不能起到截止环应有的作用，如图1中的截止环，本质上是一个场限环，均为P型，已经失效。
申请人进一步研究发现，在图2中（C）所示的体区的形成过程，采用的是正面普注的方式，也就是说在没有掩膜的前提下进行体区掺杂，这就导致截止环的多晶硅被进一步进行P型掺杂，导致截止环被体区屏蔽。上述图2中（B）所示的多晶硅的整体形成过程，以及图2中（C）所示的普注形成体区，均导致了截止环的多晶硅为P型导电类型，实际使用的时候被P型的体区屏蔽失效。
因此，如图1与图2所示，现有四次光刻工艺制造的沟槽栅MOSFET器件，截止环已经失效，随着器件击穿电压抬高，器件耐压严重退化，在击穿电压(BVDSS)60V及以上的P型沟槽MOSFET，尤为严重，使用过程中，器件耐压将降低大于10V，在击穿电压(BVDSS)100V以上的N型沟槽MOSFET也偶有碰到耐压退化现象。器件耐压降低，严重影响了器件可靠性，以及器件的应用。
在本发明实施例中，通过对沟槽栅MOSFET器件的制造方法进行改进，调整器件的结构层的形成顺序，提出一种新的截止环5的形成方式，最终在还是使用四次光刻的前提下，得到与源区6/漏区8相同导电类型的截止环掺杂区51，使得截止环5最终能在反向耐压起到作用，保证器件的可靠性。
如图3与图4所示，本申请实施例提供一种沟槽栅MOSFET器件及其制造方法，其中本申请提供的沟槽栅MOSFET器件可以是采用本申请提供的制造方法制成，也可以是采用其他可用的制造方法制造。
如图4所示，本申请提供的MOSFET器件可以包括至少一个元胞以及终端区，元胞可以包括沟槽栅3以及源区6，元胞还可以包括漂移区1、体区2、漏区8、源极电极61、第一电极7以及第二电极9；终端区可以包括场限环4以及截止环5，截止环5包括截止环掺杂区51以及多晶硅侧墙52。本申请提供的沟槽栅MOSFET器件的元胞区结构、以及终端区中的场限环4，均可以参考现有的器件结构，本申请重点针对于截止环5的结构以及制造方法进行改进。
如图6所示，沟槽栅MOSFET器件还可以包括位于元胞的第一沟槽11、终端区的第二沟槽12以及第三沟槽13，沟槽栅3形成在第一沟槽11，场限环4形成在第二沟槽12，截止环5可以包括形成在第三沟槽13底部的截止环掺杂区51。
其中，第一沟槽11、第二沟槽12以及第三沟槽13同步形成，如图7所示，第一沟槽11、第二沟槽12以及第三沟槽13中的多晶硅同步形成，多晶硅具有第一导电类型。
如图9所示，源区6与截止环掺杂区51同步掺杂形成，均具有第二导电类型，采用同一个光刻掩膜版，截止环掺杂区51形成在器件的漂移区1中，漂移区1具有第二导电类型。
在本申请中，截止环掺杂区51为实质上的截止环5功能结构，第三沟槽13中的多晶硅侧墙52为截止环掺杂区51的离子注入提供掩膜作用，多晶硅侧墙52保留的厚度或高度并不限制。
上面为本申请提供的沟槽栅MOSFET器件的描述，下面针对制造方法进行描述。
如图3所示，以下以第一导电类型为P型，第二导电类型为N型为例说明，本申请实施例提供的沟槽栅MOSFET器件的制造方法，可以包括：
步骤1、如图5所示，在衬底上形成体区2，衬底的部分或全部作为器件的漂移区1的部分或全部，体区2具有第一导电类型，漂移区1具有第二导电类型。一些实施例中，将衬底作为漏区8，在衬底上外延形成外延层作为漂移区1，也就是说衬底包括了漏区8与漂移区1；此时衬底的部分为漂移区，部分为漏区，当采用这样的衬底时，在步骤10中就无需进行漏区8的制备。一些实施例中，采用衬底作为漂移区1，后续进行背面工艺形成漏区8。
一种实施例中，上述步骤1可以包括：
步骤101、在衬底上形成垫氧化物层，对衬底进行离子注入，在衬底上形成体区2，垫氧化物层作为离子注入的缓冲层。
例如，在漂移区1表面使用热氧工艺生长300A的二氧化硅作为垫氧化物层（或称为牺牲氧化层），防止离子注入造成晶格损伤。随后采用离子注入工艺注入离子及推阱，得到体区2。
一种实施例中，在衬底上形成体区2之后，制造方法还可以包括：
步骤102、在垫氧化物层上形成硬掩膜层。
例如，使用薄膜工艺沉积2000A的左右的二氧化硅作为硬掩膜层。
步骤2、如图6所示，进行第一次光刻，对衬底的正面进行图案化处理，在衬底上同步形成分别对应沟槽栅3、场限环4以及截止环5的第一沟槽11、第二沟槽12以及第三沟槽13，第一沟槽11、第二沟槽12以及第三沟槽13均贯通体区2以及部分漂移区1。
一些实施例中，上述步骤2可以包括：
步骤201、形成覆盖硬掩膜层的第一光刻胶层，显影并去胶后形成对应第一沟槽11、第二沟槽12以及第三沟槽13的第一开口。
步骤202、如图6所示，通过第一开口刻蚀硬掩膜层以及垫氧化物层，在第一光刻胶层以及硬掩膜层的掩蔽下，刻蚀衬底，同步形成第一沟槽11、第二沟槽12以及第三沟槽13。其中，第一沟槽11、第二沟槽12以及第三沟槽13穿过体区2并延伸到漂移区1中，第三沟槽13的宽度（图示中的左右方向）要大于后续沉积的多晶硅层300的厚度的三倍（如图7中基区2上方的多晶硅层的厚度），以保证后续沉积多晶硅时不会把第三沟槽13填平。
步骤203、去除第一光刻胶层、硬掩膜层以及垫氧化物层。例如，可以采用CMP或者湿法刻蚀的方式去除硬掩膜层以及垫氧化物层。
步骤3、如图7所示，至少在第一沟槽11上形成栅介质层31。
一种实施例中，上述步骤3可以包括：
采用热氧化工艺，在衬底上形成二氧化硅层，第一沟槽11上的二氧化硅层作为沟槽栅3的栅介质层31。例如，直接采用热氧化形成二氧化硅层，对应在第一沟槽11、第二沟槽12以及第三沟槽13的表面均形成了二氧化硅层。
步骤4、如图7所示，在第一沟槽11、第二沟槽12以及第三沟槽13上沉积第一导电类型的多晶硅层300，至少将第一沟槽11以及第二沟槽12完全填充，得到栅极以及场限环4，不将第三沟槽13成全填充。
一种实施例中，多晶硅层300的厚度为第一预设厚度，第三沟槽13的宽度与第一预设厚度的比例为大于或等于3:1；在第三沟槽13上沉积第一导电类型的多晶硅层300之后，多晶硅层300不完全填充第三沟槽13；且第三沟槽13底部上的多晶硅层300厚度与衬底上的多晶硅层300厚度相同，以使得后续回刻的时候，衬底上的多晶硅被去除的同时，第三沟槽13底部上的多晶硅也被去除。
步骤5、如图8所示，回刻多晶硅层300，至少将第三沟槽13的底部的多晶硅去除，衬底正面的多晶硅层300也被去除，第一沟槽11与第二沟槽12上的多晶硅被保留。
一种实施例中，上述步骤5可以包括：
采用干法刻蚀回刻多晶硅层300，将衬底表面以及第三沟槽13底部的多晶硅层300去除，保留填充在第一沟槽11以及第二沟槽12上的多晶硅，得到栅极以及场限环4；第三沟槽13的侧壁保留部分多晶硅以形成多晶硅侧墙52。
步骤6、如图9所示，进行第二次光刻，对衬底进行选择性掺杂，在体区2上形成源区6，同时通过第三沟槽13在漂移区1中形成截止环掺杂区51，源区6与截止环掺杂区51均具有第二导电类型。
一种实施例中，上述步骤6可以包括，可以包括：
步骤601、形成覆盖衬底表面的第二光刻胶层，显影并去胶后形成对应第三沟槽13以及源区6的第二开口。
步骤602、通过第二开口对衬底进行离子注入，同步形成源区6以及截止环掺杂区51，其中，截止环掺杂区51在第二光刻胶层以及多晶硅侧墙52的掩蔽下形成，以使得降低多晶硅侧墙52的第一导电类型掺杂浓度，提高第二导电类型掺杂浓度。
例如，使用光刻工艺将元胞区与截止环5之间的区域盖住，特别的，要保证截止环5的第三沟槽13不被光刻胶阻挡，然后N型掺杂离子注入并热处理激活离子，形成源区6，此时在第三沟槽13底部也注入了N型掺杂离子，与漂移区1的导电类型相同。
另外，P型的多晶硅侧墙52作为掩蔽结构的情况下，被N型的掺杂离子进行掺杂，原来的P型导电浓度会降低，会转变为P-、N-、N或N+中的一种浓度。也就是说，可以降低体区2对多晶硅侧墙52屏蔽的程度。以使得多晶硅侧墙52有可能转变为N型，具体依据多晶硅层300一开始沉积的P型浓度以及后续掺杂源区的N型掺杂浓度等因素，但是多晶硅侧墙52至少是P型浓度降低，N型浓度增加。以使得P型体区2至少不完全屏蔽多晶硅侧墙52。
步骤7、进行第三次光刻，对衬底的正面进行图案化处理，至少形成对应源区6的源极接触孔，源极接触孔贯通源区6以及部分体区2。
一种实施例中，上述步骤7可以包括：
步骤701、在衬底上沉积层间介质层10，层间介质层10填充第三沟槽13。层间介质层10可以作为器件的钝化层。
步骤702、形成覆盖层间介质层10的第三光刻胶层，显影并去胶后形成对应源极接触孔的第三开口。
步骤703、在第三光刻胶层的掩蔽下刻蚀衬底，形成源极接触孔。
步骤703、在第三光刻胶层的掩蔽下，通过第三开口进行离子注入，在源极接触孔的底部形成欧姆接触区（图未示出）。
步骤8、如图10所示，在源极接触孔上形成源极电极61；在衬底的正面形成第一金属层70。
例如，先采用钨金属填充源极接触孔，得到源极电极61。再采用表面金属工艺形成第一金属层70。
步骤9、如图4所示，进行第四次光刻，对第一金属层70进行图案化处理，得到第一电极7；第一电极7与源极电极61电连接。
步骤10、如图4所示，在衬底的背面形成第二电极9，或在衬底的背面形成漏区8以及第二电极9，第二电极9与漏区8电连接，完成沟槽栅MOSFET器件的制造。
在一些实施例中，为了确保在截止环掺杂区51的电位与漏区8电压电位相同，形成有效的截止环5，上述步骤703还可以包括：
在第三光刻胶层的掩蔽下刻蚀衬底，形成源极接触孔以及截止环接触孔。
步骤8对应还可以包括：
如图11所示，在源极电极61形成的同时，在截止环接触孔上形成截止环电极53，截止环电极53与截止环掺杂区51电连接。在步骤703中，同时形成截止环电极53的欧姆接触区。
步骤9对应可以包括：如图12所示，进行第四次光刻，对第一金属层70进行图案化处理，得到第一电极7以及第三电极54，第三电极54与截止环电极53电连接。第三电极54在关态时与第二电极9连接相同电位，或两者形成电连接。
综上所述，本申请提供的制造方法，通过合理的工艺优化，调整了结构层的制造顺序，截止环5在体区2之后形成，不会受到体区2的普注的影响；并提出一种截止环5的结构，截止环5内的多晶硅通过回刻（回刻不需要额外掩膜版）形成多晶硅侧墙52，利用多晶硅侧墙52将截止环掺杂区51与源区6同步掺杂形成，共用一个掩膜版，以使得本申请提供的沟槽栅MOSFET器件的截止环掺杂区51的导电类型与源区6的导电类型相同，且还是只采用四次光刻，工艺成本得到控制。也就是说，采用与图2所示的现有的制造方法不同的方式，获得具有有效截止环的器件。可见，本申请提供的制造方法，各个子步骤虽然为常规工艺，但是通过截止环5巧妙的结构设计，可以使得四次光刻工艺可以进行调整，规避了体区2普注的影响，还规避了P型多晶硅同步形成截止环与场限环带来两者相同导电类型的问题。
通过上述制造方法，可以得到如图4或图12所示的沟槽栅MOSFET器件，由于截止环5底部的截止环掺杂区51与源区6同类型，与漂移区1导电类型也相同，而且源区6的离子注入浓度要远远大于体区2离子注入浓度，不会被体区2隔离，以此达到等电位的目的，底部的第二电极9电压电位与截止环掺杂区51等电位，有效形成截止环5，隔绝了外界杂质电荷的干扰，利用4层掩膜版工艺（即四次光刻）在不增加生产成本情况下解决了耐压退化，提高了器件的可靠性。而在步骤602中，P型的多晶硅侧墙52在N型掺杂下可以改变掺杂浓度，避免被体区2完全屏蔽，在一些实施例中，多晶硅侧墙52可以转变为N-、N或N+型，起到辅助截止的作用，与截止环掺杂区51共同起到截止环的作用。
在必要时，如图12所示，还可以是形成第三电极54以及截止环电极53，通过第三电极54与第二电极9连接相同电位，确保在关态时，截止环掺杂区51的电位与漏区8相同。
本文参照了各种示范实施例进行说明。然而，本领域的技术人员将认识到，在不脱离本文范围的情况下，可以对示范性实施例做出改变和修正。例如，各种操作步骤以及用于执行操作步骤的组件，可以根据特定的应用或考虑与系统的操作相关联的任何数量的成本函数以不同的方式实现（例如一个或多个步骤可以被删除、修改或结合到其他步骤中）。
虽然在各种实施例中已经示出了本文的原理，但是许多特别适用于特定环境和操作要求的结构、布置、比例、元件、材料和部件的修改可以在不脱离本披露的原则和范围内使用。以上修改和其他改变或修正将被包含在本文的范围之内。
前述具体说明已参照各种实施例进行了描述。然而，本领域技术人员将认识到，可以在不脱离本披露的范围的情况下进行各种修正和改变。因此，对于本披露的考虑将是说明性的而非限制性的意义上的，并且所有这些修改都将被包含在其范围内。同样，有关于各种实施例的优点、其他优点和问题的解决方案已如上所述。然而，益处、优点、问题的解决方案以及任何能产生这些的要素，或使其变得更明确的解决方案都不应被解释为关键的、必需的或必要的。本文中所用的术语“包括”和其任何其他变体，皆属于非排他性包含，这样包括要素列表的过程、方法、文章或设备不仅包括这些要素，还包括未明确列出的或不属于该过程、方法、系统、文章或设备的其他要素。此外，本文中所使用的术语“耦合”和其任何其他变体都是指物理连接、电连接、磁连接、光连接、通信连接、功能连接和/或任何其他连接。
具有本领域技术的人将认识到，在不脱离本发明的基本原理的情况下，可以对上述实施例的细节进行许多改变。因此，本发明的范围应仅由权利要求确定。
Claims (9)
1.一种沟槽栅MOSFET器件的制造方法，其特征在于，包括：
在衬底上形成体区（2），所述衬底的部分或全部作为器件的漂移区（1）的部分或全部，所述体区（2）具有第一导电类型，所述漂移区（1）具有第二导电类型；
进行第一次光刻，对所述衬底的正面进行图案化处理，在所述衬底上同步形成分别对应沟槽栅（3）、场限环（4）以及截止环（5）的第一沟槽（11）、第二沟槽（12）以及第三沟槽（13），所述第一沟槽（11）、第二沟槽（12）以及第三沟槽（13）均贯通所述体区（2）以及部分漂移区（1）；
至少在所述第一沟槽（11）上形成栅介质层（31）；
在所述第一沟槽（11）、第二沟槽（12）以及第三沟槽（13）上沉积第一导电类型的多晶硅层（300），至少将所述第一沟槽（11）以及所述第二沟槽（12）完全填充，得到栅极以及场限环（4）；
回刻所述多晶硅层（300），至少将所述第三沟槽（13）的底部的多晶硅去除；
进行第二次光刻，对所述衬底进行选择性掺杂，在所述体区（2）上形成源区（6），同时通过所述第三沟槽（13）在所述漂移区（1）中形成截止环掺杂区（51），所述源区（6）与所述截止环掺杂区（51）均具有第二导电类型；
进行第三次光刻，对所述衬底的正面进行图案化处理，至少形成对应所述源区（6）的源极接触孔，所述源极接触孔贯通所述源区（6）以及部分体区（2）；
在所述源极接触孔上形成源极电极（61），在所述衬底的正面形成第一金属层（70）；
进行第四次光刻，对所述第一金属层（70）进行图案化处理，得到第一电极（7）；所述第一电极（7）与所述源极电极（61）电连接；
在所述衬底的背面形成第二电极（9），或在所述衬底的背面形成漏区（8）以及第二电极（9），所述第二电极（9）与所述漏区（8）电连接，所述第一导电类型和第二导电类型属于不同的半导体导电类型。
2.如权利要求1所述的制造方法，其特征在于，所述多晶硅层（300）的厚度为第一预设厚度，所述第三沟槽（13）的宽度与所述第一预设厚度的比例为大于或等于3:1；
在所述第三沟槽（13）上沉积第一导电类型的多晶硅层（300）之后，所述多晶硅层（300）不完全填充所述第三沟槽（13）；且所述第三沟槽（13）底部上的多晶硅层（300）厚度与所述衬底上的多晶硅层（300）厚度相同。
3.如权利要求1所述的制造方法，其特征在于，回刻所述多晶硅层（300），至少将所述第三沟槽（13）的底部的多晶硅去除，包括：
回刻所述多晶硅层（300），将所述衬底表面以及所述第三沟槽（13）底部的多晶硅层（300）去除，保留填充在所述第一沟槽（11）以及第二沟槽（12）上的多晶硅，所述第三沟槽（13）的侧壁保留部分多晶硅以形成多晶硅侧墙（52）。
4.如权利要求3所述的制造方法，其特征在于，进行第二次光刻，对所述衬底进行选择性掺杂，在所述体区（2）上形成源区（6），同步通过所述第三沟槽（13）在所述漂移区（1）中形成截止环掺杂区（51），包括：
形成覆盖衬底表面的第二光刻胶层，显影并去胶后形成对应所述第三沟槽（13）以及源区（6）的第二开口；
通过所述第二开口对所述衬底进行离子注入，同步形成源区（6）以及截止环掺杂区（51），其中，所述截止环掺杂区（51）在所述第二光刻胶层以及所述多晶硅侧墙（52）的掩蔽下形成。
5.如权利要求1所述的制造方法，其特征在于，进行第三次光刻，对所述衬底的正面进行图案化处理，至少形成对应所述源区（6）的源极接触孔，包括：
在所述衬底上沉积层间介质层（10），所述层间介质层（10）填充所述第三沟槽（13）；
形成覆盖所述层间介质层（10）的第三光刻胶层，显影并去胶后形成对应源极接触孔的第三开口；
在所述第三光刻胶层的掩蔽下刻蚀所述衬底，形成所述源极接触孔；
在所述第三光刻胶层的掩蔽下，通过所述第三开口进行离子注入，在所述源极接触孔的底部形成欧姆接触区。
6.如权利要求1所述的制造方法，其特征在于，在衬底上形成体区（2），包括：
在衬底上形成垫氧化物层，对所述衬底进行离子注入，在所述衬底上形成体区（2），所述垫氧化物层作为离子注入的缓冲层。
7.如权利要求6所述的制造方法，其特征在于，在衬底上形成体区（2）之后，所述制造方法还包括：
在所述垫氧化物层上形成硬掩膜层；
进行第一次光刻，对所述衬底的正面进行图案化处理，在所述衬底上同步形成分别对应沟槽栅（3）、场限环（4）以及截止环（5）的第一沟槽（11）、第二沟槽（12）以及第三沟槽（13），包括：
形成覆盖所述硬掩膜层的第一光刻胶层，显影并去胶后形成对应第一沟槽（11）、第二沟槽（12）以及第三沟槽（13）的第一开口；
通过所述第一开口刻蚀所述硬掩膜层以及垫氧化物层，在所述第一光刻胶层以及所述硬掩膜层的掩蔽下，刻蚀所述衬底，同步形成所述第一沟槽（11）、第二沟槽（12）以及第三沟槽（13）；
去除所述第一光刻胶层、硬掩膜层以及垫氧化物层。
8.如权利要求1所述的制造方法，其特征在于，至少在所述第一沟槽（11）上形成栅介质层（31），包括：
采用热氧化工艺，在所述衬底上形成二氧化硅层，所述第一沟槽（11）上的二氧化硅层作为沟槽栅（3）的栅介质层（31）。
9.一种沟槽栅MOSFET器件，其特征在于，采用权利要求1-8中任一项所述的制造方法制成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211314353.XA CN115376925B (zh) | 2022-10-26 | 2022-10-26 | 一种沟槽栅mosfet器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211314353.XA CN115376925B (zh) | 2022-10-26 | 2022-10-26 | 一种沟槽栅mosfet器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115376925A CN115376925A (zh) | 2022-11-22 |
| CN115376925B true CN115376925B (zh) | 2023-02-03 |
Family
ID=84074066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211314353.XA Active CN115376925B (zh) | 2022-10-26 | 2022-10-26 | 一种沟槽栅mosfet器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115376925B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005038994A (ja) * | 2003-07-18 | 2005-02-10 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法 |
| CN102856352A (zh) * | 2011-06-27 | 2013-01-02 | 中国科学院微电子研究所 | 绝缘栅双极晶体管终端及其制作方法 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8080459B2 (en) * | 2002-09-24 | 2011-12-20 | Vishay-Siliconix | Self aligned contact in a semiconductor device and method of fabricating the same |
| US20100090274A1 (en) * | 2008-10-10 | 2010-04-15 | Force Mos Technology Co. Ltd. | Trench mosfet with shallow trench contact |
| CN102254944A (zh) * | 2010-05-21 | 2011-11-23 | 上海新进半导体制造有限公司 | 一种沟槽mosfet功率整流器件及制造方法 |
-
2022
- 2022-10-26 CN CN202211314353.XA patent/CN115376925B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005038994A (ja) * | 2003-07-18 | 2005-02-10 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法 |
| CN102856352A (zh) * | 2011-06-27 | 2013-01-02 | 中国科学院微电子研究所 | 绝缘栅双极晶体管终端及其制作方法 |
| CN107204372A (zh) * | 2017-07-19 | 2017-09-26 | 无锡新洁能股份有限公司 | 一种优化终端结构的沟槽型半导体器件及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN115376925A (zh) | 2022-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5379045B2 (ja) | トレンチ金属酸化膜半導体素子 | |
| JP5309058B2 (ja) | トレンチ金属酸化膜半導体素子及び終端構造の製造方法 | |
| US10685955B2 (en) | Trench diode and method of forming the same | |
| US6955972B2 (en) | Methods of fabricating integrated circuit devices having trench isolation structures | |
| CN103066121B (zh) | 晶体管及其制造方法 | |
| KR20120089354A (ko) | 양자 웰 트랜지스터에 접촉부를 형성하는 기술 | |
| US20200020798A1 (en) | Power mosfet with an integrated pseudo-schottky diode in source contact trench | |
| JPH09505689A (ja) | セル型ｍｏｓトランジスタアレイ用のダイヤモンド形状ゲートメッシュ | |
| JP2003523088A (ja) | 絶縁ゲート電界効果デバイス | |
| US10312284B2 (en) | Semiconductor device and semiconductor device manufacturing method | |
| EP2325892A2 (en) | LDMOS transistor and method of making the same | |
| JP3610951B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| US8017494B2 (en) | Termination trench structure for mosgated device and process for its manufacture | |
| CN108122746B (zh) | 用于制造半导体器件和功率半导体器件的方法 | |
| JP2004311547A (ja) | 縦形ｍｏｓトランジスタの製造方法 | |
| CN112151619A (zh) | 碳化硅mosfet及其制造方法以及电子设备 | |
| CN113764527A (zh) | 一种mosfet器件沟槽终端及制备方法 | |
| CN115376925B (zh) | 一种沟槽栅mosfet器件及其制造方法 | |
| JP2003203923A (ja) | 半導体装置およびその製造方法 | |
| TWI812995B (zh) | SiC MOSFET器件的製造方法 | |
| CN113380797B (zh) | 半导体装置及其制造方法及包括其的电子设备 | |
| CN111199970B (zh) | 用于静电防护的晶体管结构及其制造方法 | |
| CN117238770B (zh) | 一种沟槽栅mosfet器件及其制造方法 | |
| CN117238770A (zh) | 一种沟槽栅mosfet器件及其制造方法 | |
| TW200418138A (en) | Termination structure of DMOS device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP02 | Change in the address of a patent holder | ||
| CP02 | Change in the address of a patent holder |
Address after: 518000 16A, Block D, Central Avenue, Intersection of Xixiang Avenue and Baoyuan Road, Labor Community, Xixiang Street, Bao'an District, Shenzhen, Guangdong Patentee after: SHENZHEN CITY MEIPUSEN SEMICONDUCTOR Co.,Ltd. Address before: 1601, financial center building, 22 Taizi Road, Shuiwan community, zhaoshang street, Nanshan District, Shenzhen, Guangdong 518000 Patentee before: SHENZHEN CITY MEIPUSEN SEMICONDUCTOR Co.,Ltd. |