CN111697062A - 半导体器件及其结边缘区 - Google Patents

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Abstract

本申请是一种半导体器件及其结边缘区，所述结边缘区包括一个以上的环单元，所述环单元包括半导体衬底，所述半导体衬底上设置多数个槽，每一槽底对应设置与所述半导体衬底相异导电类型的浮空区。所述多数个槽内部设置导电材料，通过第一绝缘介质而与所述半导体衬底及所述浮空区相隔离。所述半导体衬底表面设置第二绝缘介质，其覆盖、邻接或邻近所述第一绝缘介质。

Description

半导体器件及其结边缘区
技术领域
本申请涉及半导体器件，特别是关于高压和/或功率器件的半导体器件及结边缘区。
背景技术
功率半导体器件的元胞区(元胞区也称有源区)和划片槽之间是器件的结边缘区(结边缘也称结终端)。当器件有外加电压时，结边缘区将承受全部外加电压，因此，结边缘区的耐压特性影响了器件的耐压特性。根据器件击穿电压等级的不同，结边缘的结构也有多种多样，目前普遍采用的结边缘是采用场限环(Field Limiting Ring，简称FLR)的技术。场限环是在扩散形成PN主结的同时，在其周围做同样掺杂的一个或多个环，使得外加电压分配到主结和环与衬底构成的PN结上，降低主结表面的电场集中，提高器件的击穿电压。
随着器件耐压等级的提高，场限环的尺寸和掺杂的设计要求也愈加严苛。影响结边缘区耐压的因素多种多样，其主要的影响因素包括衬底的掺杂浓度、场限环的结深、场限环的窗口尺寸、环与环之间的间距以及表面电荷…等等。特别是表面存在的强电场使得器件鲁棒性与可靠性严重受限，同时在器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得器件的可靠性和一致性降低。
发明内容
为了解决上述技术问题，本申请的目的在于，提供一种半导体器件及其结边缘区，以降低表面电荷对击穿电压的影响。
本申请的目的及解决其技术问题是采用以下技术方案来实现的。
依据本申请提出的一种半导体器件的结边缘区，所述结边缘区包括一个以上的环单元，所述环单元包括：第一导电类型的半导体衬底；多数个槽，设置于所述半导体衬底的一侧，所述多数个槽的内部设置有导电材料，所述导电材料通过第一绝缘介质而与所述半导体衬底相隔离；第二导电类型的多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部；第二绝缘介质，设置于所述半导体衬底的表面，以覆盖、邻接或邻近所述第一绝缘介质。
本申请解决其技术问题还可采用以下技术措施进一步实现。
在本申请的一实施例中，所述导电材料包括多晶硅。
在本申请的一实施例中，所述第一绝缘介质包括二氧化硅。
在本申请的一实施例中，所述导电材料替換为所述第一绝缘介质。
在本申请的一实施例中，还包括第一金属层，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层设置于所述第二绝缘介质上，且通过所述开口与所述导电材料相接触，并通过所述第二绝缘介质而与所述半导体衬底相隔离。
在本申请的一实施例中，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的局部或全部的槽间隔中。
在本申请的一实施例中，所述至少一上部区通过所述第一绝缘介质而与所述导电材料相隔离。
在本申请的一实施例中，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。
在本申请的一实施例中，所述多数个槽包括两个边界槽，所述至少一上部区选择性的设置于所述两个边界槽中至少其一的外侧。
在本申请的一实施例中，还包括第一金属层，所述第一金属层设置于所述第二绝缘介质上。
在本申请的一实施例中，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述导电材料相接触。
在本申请的一实施例中，所述第二绝缘介质上设置有开口，所述第一金属层通过所述开口而与局部或全部的所述至少一上部区相接触。
在本申请的一实施例中，所述至少一上部区包括次掺杂区。
在本申请的一实施例中，所述次掺杂区为重掺杂区或轻掺杂区。
在本申请的一实施例中，所述次掺杂区与所述至少一上部区为相同或相异的导电类型。
在本申请的一实施例中，第二金属层设置于所述半导体器件底部，所述半导体衬底与所述第二金属层之间设置有掺杂区域。
在本申请的一实施例中，所述掺杂区域为第一导电类型或第二导电类型。
在本申请的一实施例中，所述掺杂区域为复合结构，所述复合结构包括相异导电类型的第一区域与第二区域。
在本申请的一实施例中，所述第一区域与所述第二区域为叠层配置或同层邻接配置。
在本申请的一实施例中，所述第一导电类型为N型，所述第二导电类型为P型；或者，所述第一导电类型为P型，所述第二导电类型为N型
在本申请的一实施例中，所述多数个槽的数量为2、3或4，但不以此为限。
本申请的另一目的的一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：N型半导体衬底；多数个槽，设置于所述N型半导体衬底的一侧，所述多数个槽的内部设置有多晶硅，所述多晶硅通过第一绝缘介质而与所述N型半导体衬底相隔离，所述多数个槽包括两个边界槽；P型多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部；至少一P型上部区，设置于所述多数个槽的局部或全部的槽间隔及所述两个边界槽的外侧；第二绝缘介质，设置于所述半导体衬底的表面，设置有开口；以及，第一金属层，设置于所述第二绝缘介质上，所述第一金属层通过所述开口而与局部或全部的所述至少一P型上部区相接触，及所述第一金属层通过所述开口与所述多晶硅相接触，或所述第一金属层通过所述第二绝缘介质与所述多晶硅相隔离。
本申请较能在有源区施加电压而产生部分耗尽时，通过多个深沟槽结合其底部的终止区配合此部分耗尽，且承受部分电压，较能有效降低表面电荷对击穿电压的影响。
附图说明
图1为范例性半导体器件结构示意图；
图2为本申请实施例的半导体器件结构示意图；
图3为本申请实施例的半导体器件结构示意图；
图4为本申请实施例的半导体器件结构示意图；
图5a与图5b为本申请实施例的上部区配置示意图；
图6a至图6c为本申请实施例边界槽外侧配置上部区示意图；
图7a至图7e为本申请实施例配置金属层示意图；
图8为本申请实施例的半导体器件结构示意图；
图9a与图9b为本申请实施例复合结构的掺杂区域结构示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本申请不限于此。
在附图中，为了清晰、理解和便于描述，夸大设备、系统、组件、电路的配置范围。将理解的是，当组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本申请为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施例，对依据本申请提出的一种半导体器件及其结边缘区，其具体实施方式、结构、特征及其功效，详细说明如后。
图1为范例性半导体器件结构示意图。半导体器件包括第一导电类型(N型)的半导体衬底(001)，其底部设置有掺杂区域(002)，所述掺杂区域(002)接触第二金属层(300)，所述第二金属层(300)作为第一电极。所述半导体器件包括有源区(结构仅简示，但不以此为限，可以是二极管或MOSFET或IGBT或晶闸管)与其外围的结边缘区。所述有源区包括半导体衬底(001)与第二导电类型(P型)的金属接触区(200)，金属接触区(200)与金属层(500)相接触，所述金属层(500)作为第二电极，半导体衬底(001)与金属接触区(200)用以形成的PN主结(PN-Main-Junction)(901)。所述结边缘区的结构采用场限环(Field Limiting Ring，简称FLR)的技术。此处虽以第一导电类型为N型，第二导电类型为P型为例，但第一导电类型为P型，第二导电类型为N型亦适用。
如图1所示，场限环(202)是在扩散形成PN主结的同时，在PN主结周围做同样掺杂的一个或多个场限环(202)，使得外加电压分配到PN主结和场限环(202)与半导体衬底(001)构成的PN结上，降低PN主结表面的电场集中，提高半导体器件针对击穿电压的耐压程度。但在半导体器件制造的过程中极容易引入表面电荷，这些电荷的存在改变了结边缘的电场分布而导致击穿电压的改变，使得半导体器件的可靠性和一致性降低。
虽然，在结边缘区设置金属(或多晶硅)场板(Field Plate)(结构相同或相类似后述的第一金属层(501))可以降低表面电荷的影响，但器件在承受耐压时，结边缘区只有场限环(202)和半导体衬底(001)形成的PN结承受耐压，电场几乎集中于场限环(202)的底部，这样会使局部电场过高，导致半导体器件在结边缘区形成击穿。
以下各实施例，请参考图1以利于理解有关范例性的半导体器件结构。同时为方便说明，以下暂以第一导电类型为N型，第二导电类型为P型进行说明。
图2为本申请一实施例的半导体器件结构示意图。在本申请一实施例中。半导体器件的结边缘区包括一个以上的环单元(100)，所述环单元(100)包括：第一导电类型的半导体衬底(001)；多数个槽(110)，设置于所述半导体衬底(001)的一侧，所述多数个槽的内部设置有导电材料(111)，所述导电材料(111)通过第一绝缘介质(112)而与所述半导体衬底(001)相隔离；第二导电类型的多数个浮空区(101)，邻接所述第一绝缘介质(112)而对应设置(或紧贴)于所述多数个槽(110)的底部；第二绝缘介质(016)，设置于所述半导体衬底(001)的表面，以覆盖、邻接或邻近所述第一绝缘介质(112)。
在本申请的一实施例中，所述导电材料(111)包括多晶硅。
在本申请的一实施例中，所述第一绝缘介质(112)包括二氧化硅或苯环丁烯(BCB)或聚酰亚胺(PI)。
在本申请的一实施例中，所述第二绝缘介质(016)包括二氧化硅或其与其它物质的复合层，例如二氧化硅与氮化硅的复合层、二氧化硅与聚酰亚胺(PI)的复合层…等。
在本申请的一实施例中，当第一电极(第二金属层(300))与第二电极(金属层500)之间加有正的电压差Vapp时，半导体衬底(001)与金属接触区(200)均有部分耗尽。随着Vapp的值增加，半导体衬底(001)内的耗尽区将从左往右依次到达第一个环单元(100a)、第二个环单元(100b)、第三个环单元(100c)。此时，每个槽(110)底部的浮空区(101)也将部分耗尽，每个环单元(100)的部分耗尽的浮空区(101)与部分耗尽的半导体衬底(001)将承受部分的Vapp值。
在本申请的一实施例中，各个环单元(100)与半导体衬底(001)的耐压区在远离半导体衬底(001)上表面的槽(110)底部，因此避免了半导体衬底(001)上表面存在强电场，改善了表面电荷对耐压的影响以及器件可靠性与鲁棒性。同时每个环单元(100)具备多数个浮空区(101)，较能提升每个环单元(100)承受的耐压值。
图3为本申请一实施例的半导体器件结构示意图。在本申请的一实施例中，所述导电材料(111)可改用所述第一绝缘介质(112)，即所述多数个槽(110)中皆填满所述第一绝缘介质(112)。
图4为本申请一实施例的半导体器件结构示意图。在本申请的一实施例中，还包括第一金属层(501)，所述第二绝缘介质(016)在所述多数个槽(110)的槽口处设置有开口，所述第一金属层(501)设置于所述第二绝缘介质(016)上，且通过所述开口与所述导电材料(111)相接触，并通过所述第二绝缘介质(016)而与所述半导体衬底(001)相隔离。通过所述第一金属层(501)上重新分布的电荷，可以调节结边缘的电场分布，进一步改善器件的耐压特性。
图5a与图5b为本申请实施例的上部区配置示意图。在一些实施例中，还包括第二导电类型的至少一上部区(202)，所述至少一上部区(202)设置于所述多数个槽(110)的局部或全部的槽间隔中。
如图5a所绘示，第一个环单元(100a)具有两个槽，两个槽的槽间隔中设置有一个上部区(202)。第二个环单元(100b)具有三个槽，两个槽间隔之间设置有二个上部区(202)。第三个环单元(100c)具有四个槽，三个槽间隔之间设置有三个上部区(202)。以此类推，并不以图示及示例为限。
如图5b所绘示，第二个环单元(100b)具有三个槽，两个槽间隔中选择性的设置一个上部区(202)。第三个环单元(100c)具有四个槽，三个槽间隔中选择性的设置一个上部区(202)或两个上部区(202)。以此类推，并不以图示及示例为限。
图6a至图6c为本申请实施例边界槽外侧配置上部区示意图。在一些实施例中，所述多数个槽包括两个边界槽，所述至少一上部区选择性的设置于所述两个边界槽中至少其一的外侧。
如图6a所绘示，环单元(100)的最外侧的两边界槽的外侧皆设有上部区。
如图6b所绘示，环单元(100)的最左侧的左边界槽的外侧设有上部区。
如图6c所绘示，环单元(100)的最右侧的右边界槽的外侧设有上部区。
上述的左与右是以图示为例，亦可依据位置或轴向而采用上与下、内与外…此等同义性说明，不以此为限。而且，每一环单元(100)的槽数量可依据半导体器件的功能与需求而定，不以前述2、3、4个的数量与排列方式为限。此外，所述多数个槽的数量为2时，所述多数个槽即为前述的两个边界槽。
如图5a至图6c，在本申请的一实施例中，所述至少一上部区(202)通过所述第一绝缘介质(112)而与所述导电材料(111)相隔离。
如图5a至图6c，在本申请的一实施例中，所述至少一上部区(202)设置位置邻近或邻接所述多数个槽(110)的槽口。也就是说，所述至少一上部区(202)可设置显露于所述半导体衬底(001)的表面以邻接槽口，或是设置于埋于所述半导体衬底(001)之中而邻近槽口。
在本申请的一实施例中，当第一电极(即第二金属层(300))与第二电极(即金属层(500))之间加有正的电压差Vapp时，半导体衬底(001)与金属接触区(200)均有部分耗尽。随着Vapp的值增加，半导体衬底(001)内的耗尽区将从左往右依次到达第一个环单元(100a)、第二个环单元(100b)、第三个环单元(100c)。此时，每个槽(110)底部的浮空区(101)与上部区(202)也会有部分耗尽。浮空区(101)与上部区(202)分别与半导体衬底(001)形成的PN结，将分担承受部分的Vapp值，而且依据上部区(202)的数量与位置，可以调节结边缘的电场分布，以及击穿电压的垂直压及水平压。
图7a至图7e为本申请实施例配置金属层示意图。在一些实施例中，还包括第一金属层(501)，所述第一金属层(501)设置于所述第二绝缘介质(016)上。
如图7a所绘示，在本申请的一实施例中，所述第二绝缘介质(016)在所述多数个槽(110)的槽口处设置有开口，所述第一金属层(501)通过所述开口与所述导电材料(111)相接触，且选择性的通过所述第二绝缘介质(501)与所述上部区(202)相隔离。
在本申请的一实施例中，所述第二绝缘介质(016)在所述多数个槽(110)的槽口处设置有开口，所述第一金属层(501)通过所述开口与所述导电材料(111)相接触，并通过所述第二绝缘介质(016)与所述导电材料(111)相隔离。浮空区(101)与上部区(202)分别与半导体衬底(001)形成的PN结，将分担承受部分的Vapp值，同时通过所述第一金属层(501)降低表面电荷对的影响。
如图7b至图7e所示，在本申请的一实施例中，所述第二绝缘介质(016)上设置有开口，所述第一金属层(501)通过所述开口而与局部或全部的所述至少一上部区(202)相接触。
如图7b所绘示，在本申请的一实施例中，所述第一金属层(501)与槽间隔中所述上部区(202)接触，但与所述导电材料(111)相隔离，形成结构、功能与PN主结的相近似的环结构。
如图7c所绘示，在本申请的一实施例中，导电材料(111)及槽间隔中所述上部区(202)，通过所述第一金属层(501)形成电性耦接，因此导电材料(111)与所述上部区(202)具有相同的电位。又由于所述上部区(202)与所述浮空区(101)各自紧贴槽内的第一绝缘介质(112)。此外，所述浮空区(101)底部与半导体衬底(001)的接触面积较大，故能获得较大的曲率半径，以在相同的Vapp下取得相对较低的电场峰值。
如图7d所绘示，在本申请的一实施例中，导电材料(111)是通过所述第一金属层(501)电性耦接全部所述上部区(202)。
如图7e所绘示，在本申请的一实施例中，在本申请的一实施例中，所述至少一上部区(202)包括次掺杂区(203)。
在本申请的一实施例中，所述次掺杂区(203)为重掺杂区或轻掺杂区。
在本申请的一实施例中，所述次掺杂区(203)与所述上部区为相同或相异的导电类型。
在本申请的一实施例中，所述次掺杂区(203)选择性的形成于局部或全部的所述至少一上部区(202)。
在本申请的一实施例中，第二金属层(300)设置于所述半导体器件底部，所述半导体衬底(001)与所述第二金属层(300)之间设置有掺杂区域(002)。
在本申请的一实施例中，所述掺杂区域(002)为第一导电类型或第二导电类型。
如图2至图7e所示，所述掺杂区域(002)与所述半导体衬底(001)同为第一导电类型，但掺杂浓度不同。
如图8绘示本申请一实施例的半导体器件结构示意图，与图2不同在于，所述掺杂区域(002)为第二导电类型。相类似的，亦适用于图3至图7e中所述掺杂区域(002)。
图9a与图9b为本申请实施例复合结构的掺杂区域结构示意图。所述掺杂区域为复合结构，所述复合结构包括相异导电类型的第一区域与第二区域。
如图9a所示，在本申请的一实施例中，所述第一区域与所述第二区域为叠层配置，例如第一区域为N型区域(004)，第二区域为P型区域(003)。在N型半导体衬底(001)与P型区域(003)之间包含一个N型区域(004)，从而形成场截止型的双极型器件的结边缘结构。
如图9b所示，在本申请的一实施例中，所述第一区域与所述第二区域为同层邻接配置，例如第一区域为N+型区域(002)，第二区域为P型区域(003)。N型半导体衬底(001)的下表面不仅与N+型区域(002)相接触，还与P型区域(003)相接触，N+型区域(002)与P型区域(003)都与第二金属层(300)相接触。从而形成阳极短路的双极型器件的结边缘结构。
如图7b至图7e所示，在本申请的一实施例，一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元(100)，所述环单元(100)包括：N型半导体衬底(001)；多数个槽(110)，设置于所述N型半导体衬底(001)的一侧，所述多数个槽(110)的内部设置有多晶硅(即前述导电材料111)，所述多晶硅通过第一绝缘介质(112)而与所述N型半导体衬底(001)相隔离，所述多数个槽(110)包括两个边界槽；P型多数个浮空区(101)，邻接所述第一绝缘介质(112)而对应设置于所述多数个槽(110)的底部；至少一P型上部区(202)，设置于所述多数个槽(110)的局部或全部的槽间隔及所述两个边界槽的外侧；第二绝缘介质(016)，设置于所述N型半导体衬底(001)的表面并设置有开口；以及，第一金属层(501)，设置于所述第二绝缘介质(016)上，所述第一金属层(501)通过所述开口而与局部或全部的所述至少一P型上部区(202)相接触，及所述第一金属层(501)通过所述开口与所述多晶硅相接触，或所述第一金属层(501)通过所述第二绝缘介质(016)与所述多晶硅相隔离。
本申请较能在有源区施加电压而产生部分耗尽时，通过多个深沟槽结合其底部的终止区配合此部分耗尽，且承受部分电压，较能有效降低表面电荷对击穿电压的影响。
如先前所述，第一导电类型与第二导电类型为相异，例如：第一导电类型为P型，第二导电类型为N型；或者，第一导电类型为N型，第二导电类型为P型，即以上描述中的N型和P型可以互换，对应的电子和空穴也可以互换，互换之后仍然适用本申请的原理。
“在本申请的一实施例中”及“在各种实施例中”等用语被重复地使用。此用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本申请的具体实施例而已，并非对本申请作任何形式上的限制，虽然本申请已以具体实施例揭露如上，然而并非用以限定本申请，任何熟悉本专业的技术人员，在不脱离本申请技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本申请技术方案的范围内。

Claims (10)

1.一种半导体器件的结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：
第一导电类型的半导体衬底；
多数个槽，设置于所述半导体衬底的一侧，所述多数个槽的内部设置有导电材料，所述导电材料通过第一绝缘介质而与所述半导体衬底相隔离；
第二导电类型的多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部，所述第二导电类型相异于所述第一导电类型；以及
第二绝缘介质，设置于所述半导体衬底的表面，以覆盖、邻接或邻近所述第一绝缘介质。
2.如权利要求1所述半导体器件的结边缘区，其特征在于，还包括第一金属层，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层设置于所述第二绝缘介质上，且通过所述开口与所述导电材料相接触，并通过所述第二绝缘介质而与所述半导体衬底相隔离。
3.如权利要求1所述半导体器件的结边缘区，其特征在于，还包括第二导电类型的至少一上部区，所述至少一上部区设置于所述多数个槽的局部或全部的槽间隔中，所述至少一上部区通过所述第一绝缘介质而与所述导电材料相隔离，所述至少一上部区设置位置邻近或邻接所述多数个槽的槽口。
4.如权利要求3所述半导体器件的结边缘区，其特征在于，所述多数个槽包括两个边界槽，所述至少一上部区选择性的设置于所述两个边界槽中至少其一的外侧。
5.如权利要求3所述半导体器件的结边缘区，其特征在于，还包括第一金属层，所述第一金属层设置于所述第二绝缘介质上。
6.如权利要求5所述半导体器件的结边缘区，其特征在于，所述第二绝缘介质在所述多数个槽的槽口处设置有开口，所述第一金属层通过所述开口与所述导电材料相接触。
7.如权利要求5所述半导体器件的结边缘区，其特征在于，所述第二绝缘介质上设置有开口，所述第一金属层通过所述开口而与局部或全部的所述至少一上部区相接触。
8.如权利要求3所述半导体器件的结边缘区，其特征在于，所述至少一上部区包括次掺杂区，所述次掺杂区为重掺杂区或轻掺杂区。
9.如权利要求8所述半导体器件的结边缘区，其特征在于，所述次掺杂区与所述至少一上部区为相同导电类型或相异导电类型。
10.一种半导体器件，包括有源区与结边缘区，其特征在于，所述结边缘区包括一个以上的环单元，所述环单元包括：
N型半导体衬底；
多数个槽，设置于所述N型半导体衬底的一侧，所述多数个槽的内部设置有多晶硅，所述多晶硅通过第一绝缘介质而与所述N型半导体衬底相隔离，所述多数个槽包括两个边界槽；
P型多数个浮空区，邻接所述第一绝缘介质而对应设置于所述多数个槽的底部；
至少一P型上部区，设置于所述多数个槽的局部或全部的槽间隔及所述两个边界槽的外侧；
第二绝缘介质，设置于所述半导体衬底的表面，设置有开口；以及
第一金属层，设置于所述第二绝缘介质上，所述第一金属层通过所述开口而与局部或全部的所述至少一P型上部区相接触，及所述第一金属层通过所述开口与所述多晶硅相接触，或所述第一金属层通过所述第二绝缘介质与所述多晶硅相隔离。
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