CN102130150A - 半导体器件结终端结构 - Google Patents

Abstract

本发明公开了一种半导体器件结终端结构，其具有较低的表面电场和提升的击穿电压。其包括：浮空双层掺杂区与浮空沟槽区由内向外交替紧密排列，构成横向的多层结构，并向外无间断地延伸至沟道截止区。该浮空双层掺杂区由重掺杂浓度的第一导电类型区和适当浓度的第二导电类型区构成，其第一导电类型区由器件上表面向下延伸至一定深度，第二导电类型区位于第一导电类型区之下。

Description

半导体器件结终端结构

技术领域

本发明涉及半导体功率晶体管或开关，特别是涉及到采用沟槽技术的半导体器件的结终端结构。

背景技术

随着便携式手持设备的广泛使用和节能环保理念逐渐深入人心，电能的有效变换和利用越来越得到重视和研究。作为电源管理领域的核心器件，功率半导体器件广泛地应用于手机充电器、笔记本电脑适配器、锂离子电池保护、CPU电源和LED背光等。

传统的结终端结构一般采用场限环(Field Ring)和场板(Field Plate)，如图1所示。

该结构利用场限环和场板引入感生电荷，能够避免电场向有源区主结集中，并降低P/N结在Si/SiO₂表面的电场强度，有效地提升结终端的击穿电压。

但是，传统结终端结构具有以下缺点：

1.该结构对许多参数极为敏感，包括场限环的结深、场限环的侧向扩散长度、Si/SiO₂界面电荷等工艺参数，以及场限环-场限环的间距、场限环-场板的间距、场板的长度等版图设计参数，而这些参数往往又相互关联，错综复杂。因此，传统的场限环或场板结构设计需要做大量的工程试验，增加了工程成本和延缓了新品上市的时间。

2.该结构占据较大的芯片面积，增加了器件的单位成本。

3.器件额定击穿电压越低，场限环-场限环的间距和场限环-场板的间距就必须设计得越窄，工艺控制就越困难。这直接限制了多环和多场板结构在低压器件领域的使用。“单环+单场板”的结构在版图设计上虽然较为简单，但一般不能有效地避免电场向有源区主结集中，导致结终端击穿电压不能满足应用需求。同时，由于不能有效地消除Si/SiO₂界面电场尖峰，“单环+单场板”的结构还经常导致击穿电压向外漂移(Breakdown Walk-out)的现象，存在极大的稳定性和可靠性风险。

发明内容

本发明公开了一种半导体结终端结构，其包括：一种半导体器件结构，该结构包括：一个或多个有源器件区域；由重掺杂浓度的第一导电类型区和轻掺杂的第二导电类型区构成的双层掺杂区，所述的第一导电类型区由器件上表面向下延伸至第一深度位置，第二导电类型区由第一深度位置向下延伸至第二深度位置。由轻掺杂的第二导电类型区构成的单层掺杂区，所述的第二导电类型区由器件上表面向下延伸至第二深度位置。所述的双层掺杂区或单层掺杂区，与沟槽区由内向外交替紧密排列，构成无间断的横向多层结构，包围着所述的有源器件区域；所述的横向多层结构的最外围为所述的双层掺杂区或单层掺杂区，其通过介质层与沟道截止区进行电压耦合。所述的双层掺杂区、单层掺杂区和沟槽区，电位均浮空。其中：

第一导电类型区和第二导电类型区的导电类型相反。

浮空双层掺杂区中的第一导电类型区为重掺杂区，其在电场中可以等效为一个导体，表现出静电屏蔽效应。

浮空沟槽区填充物为导电材料，在电位上浮空，其与浮空双层掺杂区、浮空单层掺杂区、以及与具有第一导电类型的外延层之间，通过介质层进行隔离。

可选的，浮空沟槽区填充物为电介质材料。

可选的，该电介质材料含有一定的固定电荷，有利于进一步改善器件的击穿电压特性。

可选的，在所述的有源器件区域与所述的横向多层结构之间，包含一个器件有源区域-结终端的过渡区。

可选的，所述的横向多层结构与场板、场限环相结合，构成复合的结终端结构。

本发明公开的结终端技术利用了重掺杂的第一导电类型区在电场中的屏蔽效应，能有效地降低器件界面电场强度，提升击穿电压，具有极高的稳定性、坚固性和可靠性，且工艺窗口宽、版图布局紧凑、设计规则简洁，具有较低的研发成本和制造成本。

附图说明

图1是采用场限环和场板的传统结终端结构的局部截面正视图；

图2是采用4个浮空双层掺杂区与3个浮空沟槽区交替紧密排列形成的结终端结构的局部截面正视图。浮空沟槽的填充物为导电的多晶硅；

图3是图2结构在反向电压击穿时的电势分布局部截面正视图；

图4(a)～4(d)是图2结构在反向电压击穿时，沿平行于器件表面的切线的电场分布；

图5(a)～5(i)为实施图2结构的半导体制造工艺；

图6是采用2个浮空双层掺杂区和1个浮空单层掺杂区，与3个浮空沟槽区交替紧密排列形成的结终端结构的局部截面正视图。浮空沟槽的填充物为导电的多晶硅；

图7是采用4个浮空双层掺杂区与3个浮空沟槽区交替紧密排列形成的结终端结构的局部截面正视图。浮空沟槽的填充物为电介质；

具体实施方式

为了方便起见，以下说明采用了特定的术语体系，并且这不是限制性的。措辞“上”、分别指朝着芯片的上表面；“下”指朝着芯片的背面或漏极；“内”指朝着芯片的中心区域或器件有源区方向，“外”指朝着芯片的沟道截止区或划片槽方向。

此处的N+和P+分别是指重掺杂浓度的N型导电区域和P型导电区域，N-和P-分别是指请轻掺杂浓度的N型导电区域和P型导电区域，N和P分别是指中等掺杂浓度的N型导电区域和P型导电区域。这种相对的掺杂术语不应当认为是限定性的。

特举具体实施例并配合附图说明如下。

图2示出了采用4个浮空双层掺杂区224与3个浮空沟槽区223交替紧密排列形成的结终端结构，还包含了器件有源区、过渡区和沟道截止区。浮空双层掺杂区224由重掺杂的N+区220向适当掺杂的P阱221扩散形成，两者电位均浮空；浮空沟槽区223由栅氧化层214和填充的多晶硅211构成，多晶硅电极浮空；器件有源区由沟槽结构的半个有源元胞和源极金属213构成，在反向击穿电压条件下，源极金属213接地；有源区-结终端的过渡区由栅极沟槽和栅极金属构成，在反向击穿电压条件下，栅极和源极短路；沟道截止区具有较宽的沟槽，其残留的多晶硅作为浮空电极和最外围的浮空电极电压耦合。由于后端的划片(Die Sawing)将不可避免地会在切割面上引入严重的晶格缺陷和大量的可动电荷，将导致芯片切割面的P/N-结完全短路。因此，沟道截止区并不是浮空的，其通过短路的P/N-结短路到N-外延层202和N+衬底201，并最终和漏极短路。

当器件的栅极和源极接地，漏极施加正向电压时，由P阱221和N-外延层202构成的P/N-结处于反偏状态，电势线将同时向下和向外进行扩展。在P/N-结处，等势线越水平，电场集中效应越弱，结终端的击穿电压越接近理想的平带击穿电压。浮空P阱区221与浮空沟槽223将产生感生电荷，“拉平”等电势线，有效避免电场向P/N-结和栅极沟槽底部集中，将器件击穿电压提升至接近理想的平带击穿电压。

浮空N+区220在降低器件表面电场中发挥着至关重要的作用。浮空N+区220可以看作静电场中的导体，是一个等势体，其内部静电场处处为零，内部净电荷也为零，即不存在空间电荷。浮空N+区220的表面是一个等势面，沿表面切向不存在电势梯度，即切向电场处处为零。同理，沟槽里的多晶硅211也可视为等势体，其内部也无任何电势梯度。这样，在芯片表面，所有的电压降都将被限制在介质隔离层212和栅氧化层214里。

图4(a)，4(b)和4(c)给出了沿平行于器件表面的三条切线的电势和电场分布，图4(e)突出显示了平行于器件表面的三条切线：切线A沿着Si/SiO2界面，并穿越介质隔离层212区域；切线B穿越N+区220、栅氧化层214和沟槽中的多晶硅211；切线C穿越P阱区221、栅氧化层214和沟槽中的多晶硅211。

由图4(a)的电势和电场分布可以看出，切线A经过N+区220上表面时，几乎不产生压降，电压降基本上全由介质隔离层212承担。N+区220上表面的电场几乎为零，只是在隔离氧化层里有较大的尖峰电场，但该电场远远低于氧化层的临界击穿电场(7～10MV/cm)。在许多传统的结终端技术里，器件Si/SiO2界面处的硅表面往往存在尖峰电场，如果设计不当或工艺偏差，此尖峰电场达到某一临界值，就会导致提前击穿或软击穿等问题。因此，采用本文提出的结终端技术，可以有效地降低器件Si/SiO2界面电场强度。

由图4(b)的电势和电场分布可以看出，切线B经过N+区220内部时，也几乎不会产生任何压降，电压降基本上全由栅氧化层214承担。N+区220内部的电场几乎为零，只是在栅氧化层214里有较大的尖峰电场，但该电场仍远低于氧化层的临界击穿电场。

由图4(c)的电势和电场分布可以看出，切线C经过P阱221内部时，由于P阱221会部分耗尽而产生感生电荷，因此除了栅氧化层214会承担可观的电压降外，P阱221的耗尽层将承担大部分电压。

由上面的分析可以看出，采用本发明所公开的结终端技术，沿器件表面，承担压降的不是P/N结耗尽层，而是介质隔离层212或栅氧化层214构成的氧化层电容。此耐压结构基本不受Si/SiO2界面电荷、P阱橫向扩散长度和N+区209结深等工艺参数的影响。沟槽里的多晶硅211一般通过淀积和回刻实现，为了得到合适的多晶硅填充效果，其宽度往往由设计规则特别限定。P阱221的宽度越小越好，可以简单地采用最小线宽设计规则即可。此外，该结构还具备极强的平台兼容性。对于更高的击穿电压要求，在布图设计中仅需要简单地增添更多的浮空的N+/P区224与浮空沟槽223即可，无需对设计规则重新进行定义。因此，该结终端具有极高的稳定性、坚固性和可靠性，且工艺窗口宽、版图布局紧凑、设计规则简洁，仅需要三次光刻即可实现，具有较低的研发成本和生产成本。

图5(a)～5(i)描述了制作多沟槽结构的结终端技术的关键工艺流程。

图5(a)为在外延上直接淀积较厚(如6000A)的二氧化硅用于后续沟槽刻蚀的坚固掩模(Trench Hard Mask)218，然后通过光刻和等离子刻蚀，在坚固掩模218上定义出沟槽刻蚀的窗口。为了减小硅表面的应力和污染，通常在淀积二氧化硅212之前，可先热生长一层较薄(如300A)的二氧化硅作为缓冲层和污染的屏蔽层；

图5(b)为沟槽刻蚀、牺牲氧化层(Sacrificial Oxide)生长、SiO2坚固掩模218与牺牲氧化层的清除，以及栅氧化层214的生长；

图5(c)为典型的多晶淀积和回刻(Etch-back)，这里的多晶硅211为原位掺杂(In-situ doping)；

图5(d)为P阱221的离子注入(如B注入)和高温扩散推结；

图5(e)为N+区220的离子注入(如P和As注入)和高温扩散推结；

图5(f)为介质隔离层212的淀积和致密(Densify)；

图5(g)为接触孔216光刻、氧化层等离子刻蚀，以及利用氧化层接触孔216向下对N+区220进行自对准(Self-alignment)的刻蚀(Dip Etch)，此接触孔216须深入到N+区220以下与P阱221接触。为了良好的欧姆接触，还需进行低能量的P+离子注入(如BF2注入)。为了优化P阱的杂质浓度分布和防止穿通击穿(Punch-through Breakdown)，有可还会增加一道高能P离子注入。最后进行高温快速退火(RTA，Rapid Thermal Anneal)；

图5(h)为金属213淀积、光刻和刻蚀；

图5(i)为晶圆的背面减薄(Backside Grind)和背银(BacksideMetallization)。

由上面的工艺流程可以看出，此结终端仅需进行三次光刻。这极大地简化了版图设计，降低了制造费用，具有极大的成本优势。

在替换的实施例中，如图6所示，其采用2个浮空双层掺杂区224和1个浮空单层掺杂区225，与3个浮空沟槽区223交替紧密排列形成的结终端结构的局部截面正视图。浮空沟槽的填充物为导电的多晶硅211。该结构需要增加至少一次光刻，用于区别定义浮空双层掺杂区224或浮空的单层掺杂区225。

在替换的实施例中，如图7所示，采用4个浮空双层掺杂区224与3个浮空沟槽区223交替紧密排列形成的结终端结构的局部截面正视图。浮空沟槽的填充物为电介质217。如果填充的电介质217含有适当的固定电荷，将有利于进一步改善结终端设计。该结构需要增加至少一次光刻，用于区别定义此处填充的电介质217与器件有源区沟槽里填充的多晶硅211。

从上述内容可以看出，本发明用于改进功率半导体器件的反向击穿电压特性。本领域技术人员应理解，可以对上述实施例进行修改而不脱离本发明的宽泛的发明构思。因此，应当理解，本发明并不限于在此公开的特定实施例，而是意图覆盖在本发明精神范围内的各种修改。

Claims (9)

1.一种半导体器件结构，该结构包括：

一个或多个有源器件区域；

由重掺杂浓度的第一导电类型区和轻掺杂的第二导电类型区构成的双层掺杂区，所述的第一导电类型区由器件上表面向下延伸至第一深度位置，第二导电类型区由第一深度位置向下延伸至第二深度位置。

由轻掺杂的第二导电类型区构成的单层掺杂区，所述的第二导电类型区由器件上表面向下延伸至第二深度位置。

所述的双层掺杂区或单层掺杂区，与沟槽区由内向外交替紧密排列，构成无间断的横向多层结构，包围着所述的有源器件区域；

所述的横向多层结构的最外围为所述的双层掺杂区或单层掺杂区，其通过介质层与沟道截止区进行电压耦合。

所述的双层掺杂区、单层掺杂区和沟槽区，电位均浮空。

2.如权利要求1所述的结构，其中：

第一导电类型区和第二导电类型区的导电类型相反。

3.如权利要求1所述的结构，其中：

浮空双层掺杂区中的第一导电类型区为重掺杂区，其在电场中可以等效为一个导体，表现出静电屏蔽效应。

4.如权利要求1所述的结构，其中：

浮空沟槽区填充物为导电材料，在电位上浮空，其与浮空双层掺杂区、浮空单层掺杂区、以及与具有第一导电类型的外延层之间，通过介质层进行隔离。

5.如权利要求1所述的结构，进一步包括：

浮空沟槽区填充物为电介质材料。

6.如权利要求5所述的结构，进一步包括：

其中该电介质材料含有一定的固定电倚。

7.如权利要求1所述的结构，进一步包括：

在所述的有源器件区域与所述的横向多层结构之间，包含一个器件有源区域一结终端的过渡区。

8.如权利要求1所述的结构，进一步包括：

所述的横向多层结构与场板、场限环相结合，构成复合的结终端结构。

9.一种通过权利1形成的半导体器件。

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