CN105185834B - 复合高压半导体器件 - Google Patents

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Abstract

本发明提供了一种复合高压半导体器件，其版图包括沿直线排布的直边部分，直边部分设置有增强型器件，增强型器件包括：半导体衬底；并列地位于半导体衬底内的第一高压阱和第二高压阱；第一场氧化层，位于第一高压阱内；第一漏极欧姆接触区，位于第一场氧化层第一侧的第一高压阱内；第一源极欧姆接触区，位于第二高压阱内；第一栅极，至少覆盖第一源极欧姆接触区和第一场氧化层第二侧之间的半导体衬底，第一场氧化层的第一侧远离第二高压阱，第一场氧化层的第二侧靠近第二高压阱；其中，第二高压阱的掺杂浓度小于第一高压阱的掺杂浓度。本发明有利于提高器件的可靠性。

Description

复合高压半导体器件
技术领域
本发明涉及半导体器件，尤其涉及一种复合高压半导体器件。
背景技术
BCD(Bipolar-CMOS-DMOS)技术是一种单片集成工艺技术。这种技术能够在同一芯片上制作二极管(Bipolar)、互补金属氧化物半导体场效应管(CMOS)和双扩散金属氧化物半导体场效应管(DMOS)器件，因此简称为BCD技术。
高压BCD技术一般是指器件耐压在100V以上的BCD技术，高压BCD技术目前广泛应用在AC-DC电源、LED驱动等领域，通常要求功率器件的耐压达到500V到800V不等。
LDMOS(lateral double diffusion MOS)器件和LIGBT(Lateral Insulated GateBipolar)器件都属于高压横向半导体器件，在AC交流应用中一般作为后续模块的驱动器件。通常，LDMOS器件和LIGBT器件的所有电极都在器件表面，便于和低压电路部分集成设计。
RESURF(Reduce Surface Field)技术是应用于高压横向半导体器件的一种技术，此技术可以获得耐压和导通电阻之间很好的平衡和优化。
D.R.Disney等在2001年提出了一种具有双导电通道的LDMOS器件，此器件结构后来又被称为“Triple Resurf结构”。但是，此结构的缺点是：此结构的P型埋层电位浮空，使得器件在击穿时P埋层没有耗尽，靠近鸟嘴的电场变大，从而降低了器件的可靠性。
S.H.Lee等在2008年提出了一种Triple Resurf结构的源指头尖倒角优化方案，可以在尽量小的损失导通效率下，减小器件的面积。但是此结构的缺点如下：一是P埋层仍然是浮空结构，其缺点如上述D.R.Disney等提出的器件结构的缺点，二是源指头尖倒角技术需要使用轻掺杂的额外掩模板，这增加了制造成本。
发明内容
本发明要解决的技术问题是提供一种复合高压半导体器件，有利于提高器件的可靠性。
为解决上述技术问题，本发明提供了一种复合高压半导体器件，所述复合高压半导体器件的版图包括沿直线排布的直边部分，所述直边部分设置有增强型器件，在所述直边部分的剖面方向上，所述增强型器件包括：
半导体衬底；
并列地位于所述半导体衬底内的第一高压阱和第二高压阱，所述第一高压阱和第二高压阱具有第一掺杂类型；
第一场氧化层，位于所述第一高压阱内；
第一漏极欧姆接触区，位于所述第一场氧化层第一侧的第一高压阱内，所述第一漏极欧姆接触区具有第一掺杂类型或第二掺杂类型，所述第二掺杂类型与第一掺杂类型相反；
第一源极欧姆接触区，位于所述第二高压阱内，所述第一源极欧姆接触区具有第一掺杂类型；
第一栅极，至少覆盖所述第一源极欧姆接触区和所述第一场氧化层第二侧之间的半导体衬底，所述第一场氧化层的第一侧远离所述第二高压阱，所述第一场氧化层的第二侧靠近所述第二高压阱。
根据本发明的实施例，所述第二高压阱的掺杂浓度小于所述第一高压阱的掺杂浓度。
根据本发明的实施例，在所述直边部分的剖面方向上，所述增强型器件还包括：第一低压阱，位于所述第二高压阱内，所述第一低压阱具有第二掺杂类型，所述第一源极欧姆接触区位于所述第一低压阱内。
根据本发明的实施例，在所述直边部分的剖面方向上，所述增强型器件还包括：
第二掺杂类型的第一埋层，位于所述第一高压阱内；
第二掺杂类型的第二埋层，位于所述第一低压阱下方的第二高压阱内。
根据本发明的一个实施例，所述直边部分包括多个直边导电部分和多个直边连接部分，所述直边导电部分和直边连接部分相互间隔，其中，
在所述直边导电部分内，所述第一埋层和第二埋层之间存在间隔；
在所述直边连接部分内，所述第一埋层和第二埋层相接。
根据本发明的一个实施例，所述第一低压阱内还具有体接触区，所述直边连接部分内的第一埋层和第二埋层通过所述体接触区连接至地电位。
根据本发明的一个实施例，所述第一栅极仅在所述直边连接部分内通过互连线引出，而在所述直边导电部分内不引出。
根据本发明的一个实施例，所述第一埋层和/或第二埋层为线性变掺杂结构。
根据本发明的一个实施例，所述第一高压阱的深度大于所述第二高压阱的深度。
根据本发明的一个实施例，所述高压半导体器件的版图还包括弯曲排布的漏指头尖倒角部分，所述漏指头尖倒角部分与所述直边部分相接，所述漏指头尖倒角部分设置有耗尽型器件。
根据本发明的一个实施例，在所述漏指头尖倒角部分的剖面方向上，所述耗尽型器件包括：
所述半导体衬底；
并列地位于所述半导体衬底内的第三高压阱和第四高压阱，所述第三高压阱和第四高压阱具有第一掺杂类型；
第二场氧化层，位于所述第三高压阱内；
第二漏极欧姆接触区，位于所述第二场氧化层第一侧的第三高压阱内，所述第二漏极欧姆接触区具有第一掺杂类型，所述第二场氧化层的第一侧为远离所述第四高压阱的一侧；
第二低压阱，位于所述第四高压阱内，所述第二低压阱具有第二掺杂类型，所述第二低压阱作为JFET器件的栅极；
第三低压阱，与所述第二低压阱并列地位于所述第四高压阱内，所述第三低压阱具有第一掺杂类型；
JFET欧姆接触区，位于所述第三低压阱内，所述JFET欧姆接触区作为所述JFET器件的源极；
其中，所述第四高压阱的掺杂浓度小于所述第三高压阱的掺杂浓度。
根据本发明的一个实施例，在所述漏指头尖倒角部分的剖面方向上，所述耗尽型器件还包括：
第二掺杂类型的第三埋层，位于所述第三高压阱内；
第二掺杂类型的第四埋层，位于所述第二低压阱下方的第四高压阱内。
根据本发明的一个实施例，所述增强型器件和耗尽型器件共用漏极。
根据本发明的一个实施例，所述第三高压阱的深度大于所述第四高压阱的深度。
根据本发明的一个实施例，所述高压半导体器件的版图还包括弯曲排布的源指头尖倒角部分，所述源指头尖倒角部分与所述直边部分相接，所述源指头尖倒角部分设置有增强型器件，在所述源指头尖倒角部分的剖面方向上，所述增强型器件包括：
所述半导体衬底；
位于所述半导体衬底内的第五高压阱，所述第五高压阱具有第一掺杂类型，所述第五高压阱包括相接的第一区域和第二区域，所述第二区域的掺杂浓度小于第一区域的掺杂浓度；
第三场氧化层，位于所述第五高压阱内；
第四低压阱，与所述第五高压阱并列地位于所述半导体衬底内；
第三漏极欧姆接触区，位于所述第一场氧化层第一侧的第五高压阱的第一区域内，所述第三漏极欧姆接触区具有第一掺杂类型或第二掺杂类型；
第二源极欧姆接触区，位于所述第四低压阱内，所述第二源极欧姆接触区具有第一掺杂类型；
第二栅极，至少覆盖所述第二源极欧姆接触区和所述第三场氧化层第二侧之间的半导体衬底，所述第三场氧化层的第一侧远离所述第四低压阱，所述第三场氧化层的第二侧靠近所述第四低压阱。
根据本发明的一个实施例，在所述源指头尖倒角部分的剖面方向上，所述增强型器件还包括：
第二掺杂类型的第五埋层，位于所述第五高压阱的第一区域内；
第二掺杂类型的第六埋层，位于所述第四低压阱下方的半导体衬底内。
根据本发明的一个实施例，所述第一区域的深度大于所述第二区域的深度。
与现有技术相比，本发明具有以下优点：
本发明实施例的复合高压半导体器件中，位于直边部分的增强型器件中，位于源端的第二高压阱的掺杂浓度小于漂移区部分的第一高压阱的掺杂浓度，从而可以获得有效的低压阱浮空电位，可以防止击穿或泄漏电流流入半导体衬底导致的可靠性问题，有利于保护源端，从而有利于提高整个器件的可靠性。
进一步地，本发明实施例的复合高压半导体器件中，位于直边部分的增强型器件中，位于漂移区部分的第一高压阱以及第一高压阱中的第一埋层共同形成“TripleResurf”结构，从而使得器件具有高耐压、低导通电阻等优良特性。此外，位于第二高压阱内的第二埋层位于低压阱下方，一方面增大了低压阱的结深，从而减小了源端鸟嘴部分的电场，另一方面减小了低压阱的寄生电阻，从而提高了器件的安全工作区和可靠性。
另外，本发明实施例的复合高压半导体器件中，直边部分包括相互间隔的直边导电部分和直边连接部分，在直边连接部分内，第一埋层和第二埋层相互连接(优选为连接至地电位)，而在直边导电部分内，第一埋层和第二埋层之间存在间隔，也即二者彼此隔离，采用这样的方式，使得整个器件中的第一埋层和第二埋层电连接，从而使得器件在击穿时能足够耗尽而且可以保护鸟嘴结构的可靠性。此外，栅极可以仅在直边连接部分内通过互连线引出，一方面可以保证互连线的导电能力，减小或避免大电流时的电迁移等现象导致的可靠性问题，另一方面可以减小动态信号的延迟带来的可靠性问题。
附图说明
图1是根据本发明第一实施例的复合高压半导体器件的版图示意图；
图2是图1沿AA’方向的剖面结构示意图；
图3A和图3B示出了根据本发明第一实施例的复合高压半导体器件的第一高压阱和第二高压阱的形成过程；
图4是图1沿AA”方向的剖面结构示意图；
图5是图1沿BB’方向的剖面结构示意图；
图6是图1沿CC’方向的剖面结构示意图；
图7是根据本发明第二实施例的复合高压半导体器件的直边导电部分的剖面结构示意图；
图8是根据本发明第三实施例的复合高压半导体器件的直边导电部分的剖面结构示意图；
图9是根据本发明第四实施例的复合高压半导体器件的直边导电部分的剖面结构示意图。
具体实施方式
下面结合具体实施例和附图对本发明作进一步说明，但不应以此限制本发明的保护范围。
第一实施例
参考图1，图1示出了该复合高压半导体器件的版图结构，包括直边部分101、漏指头尖倒角部分102和源指头尖倒角部分103，漏指头尖倒角部分102、源指头尖倒角部分103分别与直边部分101连接。其中，直边部分101沿直线排布；漏指头尖倒角部分102和源指头尖倒角部分103弯曲排布，例如，二者可以具有适当的倒角形状。其中，直边部分101包括相互间隔的多个直边导电部分和多个直边连接部分，剖面线AA’所处的区域为其中一个直边导电部分，剖面线AA”所处的区域为其中一个直边连接部分。剖面线BB’处于源指头尖倒角部分102，剖面线CC’处于漏指头尖倒角部分103。
此外，在该版图上分布有复合高压半导体器件的漏极11、栅极12、源极13以及地电极10等。
该复合高压半导体器件中集成有增强型器件和耗尽型器件，增强型器件可以位于直边部分101和源指头尖倒角部分103，耗尽型器件可以位于漏指头尖倒角部分102。
其中，增强型器件例如可以是LDMOS器件或LIGBT器件，但并不限于此；耗尽型器件可以是JFET器件但并不限于此。增强型器件和耗尽型器件可以共用漏极11，使得版图更加紧凑，从而有利于减小芯片面积。
本领域技术人员应当理解，在AC交流应用中，驱动电路的工作通常需要一个启动电路。在此启动电路中，传统的启动电路是从整流桥输出端直接串联一个大电阻，整流桥通过该大电阻给旁路电容充电，直到启动电路开始工作。这种方式的缺点是：驱动电路正常工作后，启动电阻上仍然要浪费一定的功耗，且外围方案中需要增加一个电阻元件，增加的整机的成本。采用本实施例的复合高压半导体器件，增强型器件可以作为驱动器件，耗尽型器件可以作为启动电路中的高压启动器件，有利于简化电路，降低成本。
参考图2，图2示出了直边导电部分沿AA’的剖面结构。作为一个非限制性的例子，此处集成的增强型器件为N型的LDMOS器件，该LDMOS器件包括：P型掺杂的半导体衬底1；N型掺杂的高压阱2A和高压阱2B，并列地位于半导体衬底1内，优选地，高压阱2A和高压阱2B的边界相接；P型掺杂的低压阱3，位于高压阱2B内；场氧化层6，位于高压阱2A内；N型掺杂的漏极欧姆接触区8B，位于场氧化层6第一侧的高压阱2A内，场氧化层6的第一侧为远离高压阱2B的一侧；N型掺杂的源极欧姆接触区8A和P型掺杂的体接触区9A，位于低压阱3内；栅极7，至少覆盖源极欧姆接触区8A和场氧化层6第二侧之间的半导体衬底1，场氧化层6的第二侧靠近高压阱2B；互连线10，分别与漏极欧姆接触区8B和源极欧姆接触区8A电连接。高压阱2A和高压阱2B中可以分别形成有P型掺杂的埋层5A和埋层5B。其中，埋层5B位于低压阱3的下方，更加优选地，埋层5B可以和低压阱3的底部相接。
此外，与高压阱2A、2B并列地，半导体衬底内还形成有另一P型掺杂的低压阱3’，该低压阱3’中形成有地电位接触区9B。
高压阱2A内的埋层5A和高压阱2A形成“Triple Resurf”结构，从而使得器件可以获得高耐压、低导通电阻等优良特性；位于高压阱2B中的埋层5B位于低压阱3下方，一方面可以增大低压阱3的结深从而减小源端鸟嘴部分的电场，另一方面可以减小低压阱3的寄生电阻，从而提高器件的安全工作区和可靠性
更具体而言，栅极7可以包括栅介质层以及位于栅介质层上的栅电极，其中，栅介质层的材料可以是氧化硅，栅电极的材料可以是多晶硅。栅极7可以延伸至覆盖场氧化层6的一部分，形成栅极场板结构。互连线10的材料可以是铝或者其他导电金属材料。互连线10的一部分也可以延伸至覆盖场氧化层6的一部分，用作金属场板，以优化器件表面电场，提高器件耐压。
高压阱2B的掺杂浓度小于高压阱2A的掺杂浓度。更优选地，高压阱2B的深度小于高压阱2A的深度。采用这样的结构，可以获得有效的低压阱3的浮空电位，防止击穿或泄露电流流入半导体衬底导致的整个器件的可靠性问题。
高压阱2A和高压阱2B可以采用线性变掺杂的方式形成。参考图3A和图3B，在进行离子注入时，掩膜300(例如可以是图形化后的光刻胶)在高压阱2A的区域为较大的单个窗口，而在高压阱2B的区域则具有多个较小的窗口，较小的窗口具有宽度w和间距d，宽度w和间距d都可调。采用这样的方式，高压阱2B区域内的有效剂量小于高压阱2A区域内的有效剂量，使得注入推结完成后形成的高压阱2A的掺杂浓度大于高压阱2B的掺杂浓度，高压阱2A的深度也大于高压阱2B的深度。
上述线性变掺杂的方式可以使用单个掩膜采用一步离子注入形成高压阱2A和高压阱2B。需要说明的是，也可以使用多个掩膜和/或多步离子注入来形成高压阱2A和高压阱2B。
参考图4，图4示出了直边连接部分沿AA”的剖面结构。直边连接部分的剖面结构与图2所示的直边导电部分的剖面结构基本相同，区别主要在于：高压阱2A中的埋层5A与高压阱2B中的埋层5B相接，优选地，可以通过体接触区9A连接至地电位；源端的栅极7经由互连线10引出。
其中，埋层5A和埋层5B相接，可以使得埋层5A和埋层5B在整个器件中存在电连接，从而使得击穿时可以足够耗尽，且有利于保护鸟嘴结构的可靠性。需要注意的是，因为埋层5A和埋层5B相接，使得高压阱2A位于埋层5A下方的部分导电路径被隔断，因此，本实施例中的直边连接部分和直边导电部分相互间隔。换言之，每隔适当的距离(例如100μm～300μm)，埋层5A和埋层5B相接。
源端的栅极7经由互连线10引出，一方面可以保证互连线10的导电能力，减小大电流时的电迁移等现象带来的可靠性问题；另一方面，栅极7每隔适当的距离(例如100μm～300μm)被引出，可以减小动态信号的延迟带来的可靠性问题。
参考图5，图5示出了漏指头尖倒角部分的耗尽型器件的剖面结构，作为一个非限制性的例子，该耗尽型器件为JFET器件。该JFET器件包括：P型掺杂的半导体衬底1；N型掺杂的高压阱2A和高压阱2B，并列地位于半导体衬底1内，优选地，高压阱2A和高压阱2B的边界相接；P型掺杂的低压阱3，位于高压阱2B内；场氧化层6，位于高压阱2A内；N型掺杂的漏极欧姆接触区8B，位于场氧化层6第一侧的高压阱2A内，场氧化层6的第一侧为远离高压阱2B的一侧；N型掺杂的源极欧姆接触区8A和P型掺杂的体接触区9A，位于低压阱3内；栅极7，至少覆盖源极欧姆接触区8A和场氧化层6第二侧之间的半导体衬底1，场氧化层6的第二侧靠近高压阱2B；互连线10，分别与漏极欧姆接触区8B和源极欧姆接触区8A电连接；N型掺杂的低压阱4，与低压阱3并列地位于高压阱2B内；JFET欧姆接触区8C，位于低压阱4内。高压阱2A和高压阱2B中可以分别形成有P型掺杂的埋层5A和埋层5B。其中，埋层5B位于低压阱3的下方，更加优选地，埋层5B可以和低压阱3的底部相接。
此外，与高压阱2A、2B并列地，半导体衬底内还形成有另一P型掺杂的低压阱3’，该低压阱3’中形成有地电位接触区9B。
需要说明的是，在上述JFET器件中，源极欧姆接触区8A和体接触区9A为伪电极接触区。实际上，漏极欧姆接触区8B作为JFET器件的漏端电极接触区，高压阱2A、2B作为JFET器件的漂移区，低压阱4和JFET欧姆接触区作为JFET器件的源端欧姆接触区，低压阱3和埋层5作为JFET器件的栅极。
另外，漏指头尖倒角部分的JFET器件结构与图2所示结构的区别还在于：由于漏指头尖倒角部分的曲率半径变小，所以电场会向漏端集中，为了降低漏端电场，相比于图2所示的直边导电部分，漏指头尖倒角部分内的JFET器件漂移区的长度，也即漏极欧姆接触区8B和低压阱3之间的横向距离变得更大；此外，漏极场板10的长度(也即，与漏极欧姆接触区8B电连接的互连线10的横向长度)也增大了距离△X，距离△X的比例可以根据实际的器件结构进行优化。
其中，高压阱2B的掺杂浓度小于高压阱2A的掺杂浓度，高压阱2B的深度也可以小于高压阱2A的深度，而且低压阱3下方具有埋层5B，使得JFET器件具有较大的开通电流，而且具有较小的关断电流。该JFET器件的导通电流和关断电压等参数例如可以通过图3A和图3B所示的注入方式进行调节，也即，在使用线性变掺杂的方式注入形成高压阱2A和高压阱2B时，可以通过调节高压阱2B区域的窗口宽度w和窗口间距d来调节。
参考图6，图6示出了源指头尖倒角部分的器件剖面结构，包括：P型掺杂的半导体衬底1；N型掺杂的高压阱2A，高压阱2A包括相接的第一区域2A’和第二区域2A”；场氧化层6，位于高压阱2A内；P型掺杂的低压阱3，与高压阱2A并列地位于半导体衬底1内；N型掺杂的漏极欧姆接触区8B，位于场氧化层6第一侧的高压阱2A的第一区域2A’内，场氧化层6的第一侧为远离低压阱3的一侧；N型掺杂的源极欧姆接触区8A和P型掺杂的体接触区9A，位于低压阱3内；栅极7，至少覆盖源极欧姆接触区8A和场氧化层6第二侧之间的半导体衬底1，场氧化层6的第二侧靠近低压阱3；互连线10，分别与漏极欧姆接触区8B和源极欧姆接触区8A电连接。高压阱2A的第一区域2A’内形成有P型掺杂的埋层5A，低压阱3下方的半导体衬底1内形成有P型掺杂的埋层5B。优选地，埋层5B可以和低压阱3的底部相接。
源指头尖倒角部分的器件结构与图2所示结构的区别还在于：在源指头尖倒角部分，由于曲率半径变小，电场会向源端集中，为了降低源端电场，与直边部分相比，器件漂移区的长度变长，去除了源端的高压阱2B；漂移区中的高压阱向漏端缩小为第一区域2A’，而靠近源端的部分则为第二区域2A”。采样这样的结构，一方面可以减小器件在源指头尖倒角部分的曲率效应，提高器件耐压和可靠性；另一方面使得这部分的导电路径得以保留，从而更加有效地利用芯片面积。
需要说明的是，在第一实施例中，如图2、图4、图5所示的直边导电部分、直边连接部分、漏指头尖倒角部分，各个部分的高压阱2A可以在同一工艺步骤或相同的多个工艺步骤中同步形成，类似地，高压阱2B、场氧化层6、埋层5、低压阱3、栅极7、漏极欧姆接触区8B、源极欧姆接触区8A、体接触区9A也可以在同一工艺步骤或相同的多个工艺步骤中同步形成。
第二实施例
参考图7，图7示出了第二实施例的复合高压半导体器件直边导电部分的剖面结构，也即图1所示版图沿AA’方向的剖面结构，其结构与图2所示的结构基本相同，区别仅在于各个掺杂区域的掺杂类型与图2相反，从而形成P型的LDMOS结构。
相应地，直边连接部分的结构也与图4所示相同，仅仅是各个掺杂区域的掺杂类型相反。对于源指头尖倒角部分和漏指头尖倒角部分，其各个掺杂区域的掺杂类型可以和第一实施例(参见图5和图6)相同，也可以相反。
第三实施例
参考图8，图8示出了第三实施例的复合高压半导体器件直边导电部分的剖面结构，也即图1所示版图沿AA’方向的剖面结构，其结构与图2所示的结构基本相同，区别仅在于漏极欧姆接触区8B的掺杂类型与图2所示实施例相反，也即为P型掺杂，其他掺杂区域的掺杂类型与图2所示实施例相同，从而形成了LIGBT器件。
相应地，直边连接部分的结构也与图4所示相同，仅仅是漏极欧姆接触区8B的掺杂类型相反。对于源指头尖倒角部分和漏指头尖倒角部分，其各个掺杂区域的掺杂类型可以和第一实施例(参见图5和图6)相同，或者按照器件类型的需要取适当的掺杂类型。
第四实施例
参考图8，图8示出了第四实施例的复合高压半导体器件直边导电部分的剖面结构，也即图1所示版图沿AA’方向的剖面结构，其结构与图2所示的结构基本相同，区别仅在于埋层5A采用线性变掺杂结构，也即埋层5A的不同区域具有不同的掺杂类型，而且不同的区域之间可以分隔。
相应地，直边连接部分、漏极指头尖倒角部分、源极指头尖倒角部分的埋层5A、5B中的一个或多个也可以采用类似的线性变掺杂结构。
需要说明的是，上述其他多个实施例中的埋层5A、埋层5B也可以采用线性变掺杂结构，并不限于第四实施例。
应该理解到的是上述实施例只是对本发明的说明，而不是对本发明的限制，任何不超出本发明实质精神范围内的发明创造，包括但不限于对局部构造的变更、对元器件的类型或型号的替换，以及其他非实质性的替换或修改，均落入本发明保护范围之内。

Claims (13)

1.一种复合高压半导体器件，其特征在于，所述复合高压半导体器件的版图包括沿直线排布的直边部分，所述直边部分包括多个直边导电部分和多个直边连接部分，所述直边导电部分和直边连接部分相互间隔，所述直边部分设置有增强型器件，在所述直边部分的剖面方向上，所述增强型器件包括：
半导体衬底；
并列地位于所述半导体衬底内的第一高压阱和第二高压阱，所述第一高压阱和第二高压阱具有第一掺杂类型；
第一低压阱，位于所述第二高压阱内，所述第一低压阱具有第二掺杂类型；
第一场氧化层，位于所述第一高压阱内；
第一漏极欧姆接触区，位于所述第一场氧化层第一侧的第一高压阱内，所述第一漏极欧姆接触区具有第一掺杂类型或第二掺杂类型，所述第二掺杂类型与第一掺杂类型相反；
第一源极欧姆接触区，位于所述第一低压阱内内，所述第一源极欧姆接触区具有第一掺杂类型；
第一栅极，至少覆盖所述第一源极欧姆接触区和所述第一场氧化层第二侧之间的半导体衬底，所述第一场氧化层的第一侧远离所述第二高压阱，所述第一场氧化层的第二侧靠近所述第二高压阱；
第二掺杂类型的第一埋层，位于所述第一高压阱内；
第二掺杂类型的第二埋层，位于所述第一低压阱下方的第二高压阱内；
其中，在所述直边导电部分内，所述第一埋层和第二埋层之间存在间隔，在所述直边连接部分内，所述第一埋层和第二埋层相接。
2.根据权利要求1所述的复合高压半导体器件，其特征在于，所述第二高压阱的掺杂浓度小于所述第一高压阱的掺杂浓度。
3.根据权利要求1所述的复合高压半导体器件，其特征在于，所述第一低压阱内还具有体接触区，所述直边连接部分内的第一埋层和第二埋层通过所述体接触区连接至地电位。
4.根据权利要求1所述的复合高压半导体器件，其特征在于，所述第一栅极仅在所述直边连接部分内通过互连线引出，而在所述直边导电部分内不引出。
5.根据权利要求1所述的复合高压半导体器件，其特征在于，所述第一埋层和/或第二埋层为线性变掺杂结构。
6.根据权利要求1所述的复合高压半导体器件，其特征在于，所述第一高压阱的深度大于所述第二高压阱的深度。
7.一种复合高压半导体器件，其特征在于，所述复合高压半导体器件的版图包括沿直线排布的直边部分和弯曲排布的漏指头尖倒角部分，所述漏指头尖倒角部分与所述直边部分相接，所述直边部分设置有增强型器件，所述漏指头尖倒角部分设置有耗尽型器件，在所述直边部分的剖面方向上，所述增强型器件包括：
半导体衬底；
并列地位于所述半导体衬底内的第一高压阱和第二高压阱，所述第一高压阱和第二高压阱具有第一掺杂类型；
第一场氧化层，位于所述第一高压阱内；
第一漏极欧姆接触区，位于所述第一场氧化层第一侧的第一高压阱内，所述第一漏极欧姆接触区具有第一掺杂类型或第二掺杂类型，所述第二掺杂类型与第一掺杂类型相反；
第一源极欧姆接触区，位于所述第二高压阱内，所述第一源极欧姆接触区具有第一掺杂类型；
第一栅极，至少覆盖所述第一源极欧姆接触区和所述第一场氧化层第二侧之间的半导体衬底，所述第一场氧化层的第一侧远离所述第二高压阱，所述第一场氧化层的第二侧靠近所述第二高压阱；
在所述漏指头尖倒角部分的剖面方向上，所述耗尽型器件包括：
所述半导体衬底；
并列地位于所述半导体衬底内的第三高压阱和第四高压阱，所述第三高压阱和第四高压阱具有第一掺杂类型；
第二场氧化层，位于所述第三高压阱内；
第二漏极欧姆接触区，位于所述第二场氧化层第一侧的第三高压阱内，所述第二漏极欧姆接触区具有第一掺杂类型，所述第二场氧化层的第一侧为远离所述第四高压阱的一侧；
第二低压阱，位于所述第四高压阱内，所述第二低压阱具有第二掺杂类型，所述第二低压阱作为JFET器件的栅极；
第三低压阱，与所述第二低压阱并列地位于所述第四高压阱内，所述第三低压阱具有第一掺杂类型；
JFET欧姆接触区，位于所述第三低压阱内，所述JFET欧姆接触区作为所述JFET器件的源极；
其中，所述第四高压阱的掺杂浓度小于所述第三高压阱的掺杂浓度。
8.根据权利要求7所述的复合高压半导体器件，其特征在于，在所述漏指头尖倒角部分的剖面方向上，所述耗尽型器件还包括：
第二掺杂类型的第三埋层，位于所述第三高压阱内；
第二掺杂类型的第四埋层，位于所述第二低压阱下方的第四高压阱内。
9.根据权利要求7所述的复合高压半导体器件，其特征在于，所述增强型器件和耗尽型器件共用漏极。
10.根据权利要求7所述的复合高压半导体器件，其特征在于，所述第三高压阱的深度大于所述第四高压阱的深度。
11.一种复合高压半导体器件，其特征在于，所述复合高压半导体器件的版图包括沿直线排布的直边部分和弯曲排布的源指头尖倒角部分，所述源指头尖倒角部分与所述直边部分相接，所述直边部分设置有第一增强型器件，所述源指头尖倒角部分设置有第二增强型器件，在所述直边部分的剖面方向上，所述第一增强型器件包括：
半导体衬底；
并列地位于所述半导体衬底内的第一高压阱和第二高压阱，所述第一高压阱和第二高压阱具有第一掺杂类型；
第一场氧化层，位于所述第一高压阱内；
第一漏极欧姆接触区，位于所述第一场氧化层第一侧的第一高压阱内，所述第一漏极欧姆接触区具有第一掺杂类型或第二掺杂类型，所述第二掺杂类型与第一掺杂类型相反；
第一源极欧姆接触区，位于所述第二高压阱内，所述第一源极欧姆接触区具有第一掺杂类型；
第一栅极，至少覆盖所述第一源极欧姆接触区和所述第一场氧化层第二侧之间的半导体衬底，所述第一场氧化层的第一侧远离所述第二高压阱，所述第一场氧化层的第二侧靠近所述第二高压阱；
在所述源指头尖倒角部分的剖面方向上，所述第二增强型器件包括：
所述半导体衬底；
位于所述半导体衬底内的第五高压阱，所述第五高压阱具有第一掺杂类型，所述第五高压阱包括相接的第一区域和第二区域，所述第二区域的掺杂浓度小于第一区域的掺杂浓度；
第三场氧化层，位于所述第五高压阱内；
第四低压阱，与所述第五高压阱并列地位于所述半导体衬底内；
第三漏极欧姆接触区，位于所述第一场氧化层第一侧的第五高压阱的第一区域内，所述第三漏极欧姆接触区具有第一掺杂类型或第二掺杂类型；
第二源极欧姆接触区，位于所述第四低压阱内，所述第二源极欧姆接触区具有第一掺杂类型；
第二栅极，至少覆盖所述第二源极欧姆接触区和所述第三场氧化层第二侧之间的半导体衬底，所述第三场氧化层的第一侧远离所述第四低压阱，所述第三场氧化层的第二侧靠近所述第四低压阱。
12.根据权利要求11所述的复合高压半导体器件，其特征在于，在所述源指头尖倒角部分的剖面方向上，所述第二增强型器件还包括：
第二掺杂类型的第五埋层，位于所述第五高压阱的第一区域内；
第二掺杂类型的第六埋层，位于所述第四低压阱下方的半导体衬底内。
13.根据权利要求11所述的复合高压半导体器件，其特征在于，所述第一区域的深度大于所述第二区域的深度。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI680579B (zh) * 2019-01-18 2019-12-21 新唐科技股份有限公司 電晶體元件
TWI684277B (zh) * 2019-02-20 2020-02-01 新唐科技股份有限公司 半導體結構及其製造方法
CN110534513B (zh) * 2019-09-06 2022-02-08 电子科技大学 一种高低压集成器件及其制造方法
CN112509983B (zh) * 2019-09-13 2023-03-24 杭州士兰集昕微电子有限公司 半导体器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122668A (zh) * 2010-01-11 2011-07-13 世界先进积体电路股份有限公司 半导体结构及其制造方法
CN103178087A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 超高压ldmos器件结构及制备方法
CN103928463A (zh) * 2013-01-11 2014-07-16 旺宏电子股份有限公司 高压 ed nmos 元件嵌入高压横向 njfet
CN104347683A (zh) * 2013-08-09 2015-02-11 美格纳半导体有限公司 半导体器件
CN205081124U (zh) * 2015-10-19 2016-03-09 杭州士兰微电子股份有限公司 复合高压半导体器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8072011B2 (en) * 2009-10-06 2011-12-06 United Microelectronics Corp. Semiconductor device and method for operating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122668A (zh) * 2010-01-11 2011-07-13 世界先进积体电路股份有限公司 半导体结构及其制造方法
CN103178087A (zh) * 2011-12-26 2013-06-26 上海华虹Nec电子有限公司 超高压ldmos器件结构及制备方法
CN103928463A (zh) * 2013-01-11 2014-07-16 旺宏电子股份有限公司 高压 ed nmos 元件嵌入高压横向 njfet
CN104347683A (zh) * 2013-08-09 2015-02-11 美格纳半导体有限公司 半导体器件
CN205081124U (zh) * 2015-10-19 2016-03-09 杭州士兰微电子股份有限公司 复合高压半导体器件

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