CN103928463A - 高压 ed nmos 元件嵌入高压横向 njfet - Google Patents

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Abstract

本发明公开了一种高压ED NMOS元件嵌入高压横向NJFET及其制造方法，该高压ED NMOS元件嵌入高压横向NJFET包含一高压(HV)n型金属氧化物半导体(NMOS)嵌入HV结栅极场效应晶体管(JFET)的半导体装置被提供。根据第一示例实施例，具有嵌入HV JFET的HV NMOS可包含衬底、被设置为邻近该衬底的N型阱区、被设置为邻近该N型阱区的P型阱区、以及被设置为邻近该N型阱区且在该P型阱区相对侧的第一及第二N+掺杂区。该P型阱区可包含P+掺杂区、第三N+掺杂区以与栅极结构，该第三N+掺杂区介于该P+掺杂区以及该栅极结构之间。

Description

高压 ED NMOS 元件嵌入高压横向 NJFET
技术领域
本发明的具体实施例一般与半导体装置有关，且更特别地，与包括嵌入的高压结栅极场效应晶体管(JFET)的一个n-通道金属氧化物场效应晶体管(NMOS)有关。
背景技术
高压工艺已经被广泛地用于功率管理集成电路(PMIC)以及切换式电源供应器(SMPS)，该两者通常被作为LED驱动器使用。
在近年内，令人感兴趣的有效“绿能”电子装置稳定增加，迫使装置制造商寻求更高的变换效率和更低的备用功耗。切换模式功率IC需要整合的起动电路和脉宽调变(PWM)电路。令人遗憾，一般的高压起动电路使用一功率电阻器方法，其中功率在起动后持续由功率电阻器消散。功率电阻器是被选择为使得它将在起动操作期间为电容器和PWM电路提供充电电流。PWM电路将继续操作，直到它的Vcc电压低于最小工作电压额定，在那个点辅助电压被施加至PWM电路的Vcc。PWM电路是在5V～30V之间正常操作。
在近年的进一步发展是在LED驱动IC中使用电源线电压(即AC100～240V)来驱动LED。这些LED驱动IC常规上使用降压转换器并且包括高压切换类型NMOS，以提供电流来驱动LED。传统的解决方法也使用高压空乏型MOS，以提供参考电压或者功率以供应内部电路。不过，高压空乏型MOS需要额外的电路区域和额外的掩模以供形成。因此，有对现存的传统解决办法之外的另一种选择的需求。
发明内容
一些示例实施例因此指向一个n-通道金属氧化物场效应晶体管(NMOS或者nMOSFET)，其包括一嵌入的高压结栅极场效应晶体管(JFET)。在一些例子中，NMOS嵌入的JFET可能至少部分基于对标准高压(HV)工艺的修改而提供，且可能不需要另外的掩模或者程序。以这种方法，本发明的具体实施例可能使用现有的半导体装置工艺，通过把HV JFET嵌入NMOS的源极或漏极边缘而提供在一相对小区域中的高压JFET。
在一个示例实施例中，提供一半导体装置，其包括P型衬底、设置为邻近该衬底的N型阱区、设置为邻近该N型阱区的P型阱区、以及设置为邻近该N型阱及在该第一和第二P型阱区的相对侧的N+掺杂区。P型阱区包括P+掺杂区、第三N+掺杂区和栅极结构，第三N+掺杂区被安插在P+掺杂区和栅极结构之间。
根据第二示例实施例，提供一半导体装置，其包括P型衬底、设置为邻近该衬底的N型阱区、设置为邻近该N型阱区的第一和第二P型阱区、以及设置为邻近N型阱区及该衬底的一第三P型阱区。N型阱区包含第一和第二P型阱区，使得该N型阱区的至少一部分被安插在该第一和第二，第二和第三，以及第一和第三P型阱区之间。半导体装置更进一步包括设置为邻近该N型阱及在该第一和第二P型阱区的相对侧的第一和第二N+掺杂区。第三P型阱包括第三P+掺杂区，第二P型阱区包括第二P+掺杂区，且该第一P型阱包括第一P+掺杂区、第三N+掺杂区和一栅极结构，第三N+掺杂区被安插在该第一P+掺杂区和该栅极结构之间。第一P型阱区的至少一部分被安插在该第一P+掺杂区及该第一N+掺杂区之间。
根据第三示例实施例，提供一半导体装置，其包含P型衬底、设置为邻近衬底的N型阱区、设置为邻近N型阱区的第一P型阱区、设置为邻近N型阱区以及衬底的第二P型阱区、以及设置为邻近N型阱区以及在第一P型阱区的相对侧的第一及第二N+掺杂区。该N型阱区包含第一P型阱区，使得N型阱区的至少一部分介于第一及第二P型阱区之间。该第二P型阱包含第二P+掺杂区，以及第一P型阱区包含第一P+掺杂区、第三N+掺杂区以与栅极结构，该第三N+掺杂区介于P+掺杂区以与栅极结构之间。第二P型阱区的至少一部分介于第一P+掺杂区以及第一N+掺杂区之间。
本发明以上所述的实施例和其他细节被描述于下文中，本发明中具有嵌入的JFET的NMOS的相应和其他实施例亦被描述于下文中。
附图说明
上述已概括说明本发明，现在伴随图式(其并不一定依比例绘制)作为参考，且其中：
图1a描绘传统的降压转换器电路的方块图；
图1b描绘示例实施例的方块图；
图2a描绘根据本发明第一示例实施例的等效电路表现；
图2b描绘根据该第一示例实施例的半导体装置的俯视图；
图2c描绘图2b说明的半导体装置沿线A-A′以及B-B′的两个横截面图；
图3a描绘根据本发明第二示例实施例的等效电路表现；
图3b描绘根据该第二示例实施例的半导体装置的俯视图；
图3c描绘图3b说明的半导体装置沿线A-A′以及B-B′的两个横截面图；
图4a描绘根据本发明第三示例实施例的等效电路表现；
图4b描绘根据该第三示例实施例的半导体装置的俯视图；
图4c描绘图4b说明的半导体装置沿线A-A′以及B-B′的两个横截面图；
图5a描绘第四示例实施例的电性图；
图5b描绘根据该第四示例实施例的半导体装置的俯视图；
图5c描绘图5b说明的半导体装置沿线A-A′以及B-B′的两个横截面图；
图6a描绘根据第五示例实施例的半导体装置的俯视图；以及
图6b描绘图6a说明的半导体装置沿线A-A′以及B-B′的两个横截面图。
【符号说明】
101          JFET
102          NMOS
103          IC封装
201          P型材料衬底
205          额外的P型阱区
207          第一P型阱区
208          N型阱区
209          第一N+掺杂区
210          第二N+掺杂区
211          栅极结构
212          P-顶部分
213          N型层
214          P+掺杂区
215          第三N+掺杂区
216          场氧化部分
305          第三P型阱区
307、405     第二P型阱区
308、409     第二P+掺杂区
309          第三P+掺杂区
具体实施方式
参照附图，本发明的一些实施例将更充分地描述于下文，附图中显示部分，并非所有，本发明的实施例。事实上，本发明的各种实施例可以用许多不同的形式体现，且不应被理解为仅限于此处提出的实施方案，反而是通过提供这些实施例使本发明内容将符合适用的法律规定。
一些本发明的示例实施例可提供NMOS，例如具有嵌入JFET(例如高压JFET)的高压切换类型NMOS。例如，该JFET可被嵌入在NMOS的源极或漏极边缘。示例实施例的JFET可因此被提供在一相对小区域中。再者，示例实施例的JFET在一些例子中可提供相同于或近乎相同于高压切换类型NMOS的击穿电压。示例实施例可使用N型阱来形成该嵌入JFET的通道，例如NJFET。示例实施例可允许，例如通过调整与NMOS源极相关的P型阱或高压N型阱(HVNW)的间隔来改变嵌入JFET的夹止电压。另一示例实施例可允许通过调整与NMOS源极相关的P型阱的宽度来改变线性以及饱和区的特性。例如JFET从线性至饱和区的转换可更急遽，例如突然增加P型阱的宽度。
示例实施例在一些例子中，可至少部分使用标准高压(HV)工艺而制成，例如不需要使用任何额外掩模或工艺。示例实施例可使用硅局部氧化(LOCOS)工艺、浅沟道隔离(STI)工艺、深沟道隔离(DTI)工艺、绝缘层上硅晶(SOI)工艺、外延(EPI)(例如N/P-EPI)工艺、及/或非EPI工艺。嵌入JFET的N通道，例如NJFET，可被体现为，例如N型阱、N型漂移层、N型缓冲层、或/及N型深阱。根据示例实施例，HV JFET可被嵌入各种结构的HV NMOS中，例如圆形结构HV NMOS或椭圆结构HV NMOS。本发明的示例实施例在一些例子中，可被应用至电流源或减压装置。例如通过如上所讨论地调整HV JFET夹止电压，某些示例实施例可被配置以供应5V以及30V之间的功率至脉宽调变(PWM)电路。
图1a描绘传统的降压转换电路的方块图，其例如可被用以驱动LED。如图1a所示，该传统的降压转换电路需要高压空乏型NMOS，以提供参考电压或功率，以供应内部电路及个别的MOSFET，以提供电流来驱动负载。因为HV空乏型NMOS以及HV MOSFET存在于分开的集成电路(IC)封装中，传统降压转换电路的整体尺寸可能会相对较大。比较之下，图1b描绘本发明的示例实施例的方块图，其通过将JFET101嵌入在NMOS102中来将JFET101以及HV NMOS102提供在单一IC封装103中。因此，相较于图1a所描绘的传统降压转换电路，整个电路保持类似的电性，但具有减小的封装(footprint)。
现转向图2a至图6b，各种本发明示例实施例的结构现将讨论如下。
图2a描绘第一示例实施例的等效电路的方块图，其中嵌入JFET101的栅极(G)与NMOS102的源极(S)相结合。图2b描绘第一示例实施例的示例配置的俯视图，其中嵌入JFET101的栅极与NMOS102的源极相结合。如图所示，此示例配置提供靠近NMOS102的源极端的两嵌入JFET。嵌入JFET101的其中之一的大约位置由虚线所围绕。为了理解嵌入JFET101的结构以及其如何与NMOS的结构相符，请参考图2c，其中沿图2b的线A-A′以及B-B′描绘两横截面图。根据一些实施例，沿着B-B’线绘制的横截面图(从第2b图的俯视图的视角)可相同于沿着A-A’线绘制的横截面图，如第二条虚线的A-A’线所指出。根据此实施例，A-A’实线透过其通过的第一P型阱区207与A-A’虚线透过其通过的第一P型阱区207之间的距离可被调整，以调整嵌入JFET101的夹止电压。然而，根据结构其他示例实施例的结构，该些横截面图可能不会相同。
从图2c中沿线A-A’的横截面图可见，根据所描绘的示例实施例，P型材料衬底201可被提供为具有配置于其上的N型阱区208，例如高压N型阱(HVNW)区。第一P型阱区207可被设置为邻近该N型阱区208。通过比较描绘于图2b的俯视图中沿着两条A-A’线的两个横截面图与沿着B-B’线的横截面图将可理解，根据一示例实施例，第二P型阱区可更被设置为邻近该N型阱区。该N型阱区208可因此包含该第一及第二P型阱区207，使得N型阱区208的至少一部分介于第一及第二P型阱区207之间。再如图2c所示，第一及第二N+掺杂区209、210可被设置为邻近该N型阱区208以及在该第一P型阱区207的相对侧。如图所示，该第一N+掺杂区209对应于嵌入JFET101的源极，而该第二N+掺杂区210对应于NMOS102以及嵌入JFET101的漏极。再如图2c所示，第一P型阱区207可包含P+掺杂区214、第三N+掺杂区215、以与栅极结构211，该第三N+掺杂区215介于P+掺杂区214以及该栅极结构211之间。栅极结构211可赋能第三N+掺杂区215以及P+掺杂区214的共同操作，如图所示，第三N+掺杂区215以及P+掺杂区214共同地对应于NMOS102的源极以及嵌入JFET101的栅极。
场氧化部分(FOX)216可更被设置为邻近N型阱区208。例如第一FOX部分可被设置为邻近第一N+掺杂区209的一末端，第二FOX部分可介于第一N+掺杂区209的末端以及P+掺杂区214的末端、以及第三FOX部分可介于P型阱区以及第二N+掺杂区210的末端之间，且更介于栅极结构211以及第一P型阱区207之间。额外的P型阱区205亦可设置为邻近N型阱区208以及介于第一FOX部分216以及P型衬底之间。N型层213以及P-顶部分212亦可再设置为邻近N型阱区208，N型层213介于第三FOX部分216以及P-顶部分212之间。
图3a描绘第二示例实施例的等效电路的方块图，其中嵌入JFET101的栅极(G)被隔离。图3b描绘第二示例实施例的示例配置的俯视图，其中嵌入JFET101的栅极被隔离。虽然图3b中仅示出一半的NMOS102，此示例配置亦可提供靠近NMOS102的源极端的两个嵌入JFET。为了理解嵌入JFET101的结构以及其如何与NMOS的结构相符，请参考图3c，其中沿图3b的线A-A′以及B-B′描绘两横截面图。
从图3c中沿着线B-B’的横截面图可看到，根据所描绘的示例实施例，P型材料衬底201可被提供为具有设置于其上的N型阱区208。参考描绘于图2c的第一实施例，第一P型阱区207可被设置为邻近N型阱区208，以及第一及第二N+掺杂区209、210可被设置为邻近N型阱区208以及在第一P型阱区207的相对侧。如图所示，该第一N+掺杂区209对应于嵌入JFET101的源极，而该第二N+掺杂区210对应于NMOS102以及嵌入JFET101的漏极。再如图2c所示，第一P型阱区207可包含第一P+掺杂区214、第三N+掺杂区215、以与栅极结构211，该第三N+掺杂区215介于第一P+掺杂区214以与栅极结构211之间。栅极结构211可赋能第三N+掺杂区215以及第一P+掺杂区的共同操作，如图所示，第三N+掺杂区215以及第一P+掺杂区共同地对应于HV NMOS102的源极。
第二P型阱区307可亦被设置为邻近该N型阱区208。如图所示，N型阱区可包含第一及第二P型阱区207、307，使得N型阱区208的部分介于该两者之间。第一P型阱区207以及第二P型阱区307之间的距离可被调整，以调整嵌入JFET的夹止电压。如图所示，第二P型阱区可包含第二P+掺杂区308，其对应于嵌入JFET的被隔离栅极。
如沿线A-A’的横截面图所示，第三P型阱区305可亦被设置为邻近N型阱区208以及P型衬底201。如图所示，第三P型阱区305可具有设置于其上的第三P+掺杂区309，其可对应于嵌入JFET101的基极。通过回去参阅图3b将更容易理解，第三P型阱区305的部分可介于第三P+掺杂区309以及第一N+掺杂区209之间。再者，部分的N型阱区208可介于第二P型阱区307以及第三P型阱区305之间以及介于第一P型阱区207以及第三P型阱区305之间。
FOX部分216可亦被设置为邻近N型阱区208。例如参考沿线B-B’的横截面图，第一FOX部分可被设置为邻近第一N+掺杂区209的末端，第二FOX部分可介于第一N+掺杂区209的末端以及第二P+掺杂区308的末端之间，第三FOX部分可介于第二P+掺杂区308的末端以及第一P+掺杂区214的末端之间，以及第四FOX部分可介于第一P型阱区207以及第二N+掺杂区210的末端之间，且第四FOX部分更介于栅极结构211以及第一P型阱区207之间。N型层213以及P-顶部分212亦可被设置为邻近N型阱区208，该N型层213介于第四FOX部分216以及P-顶部分212之间。
图4a描绘第三示例实施例的等效电路的方块图，其中嵌入JFET101的栅极(G)是单独的。图4b描绘第二示例实施例的示例配置的俯视图，其中嵌入JFET101的栅极是单独的。虽然仅有一半的NMOS102示于图3b中，此示例配置亦可提供靠近NMOS102的源极端的两个嵌入JFET。为了理解嵌入JFET101的结构以及其如何与NMOS的结构相符，请参考图4c，其中沿图4b的线A-A′以及B-B′描绘两横截面图。
从图4c中沿着线B-B’的横截面图可看到，根据所描绘的示例实施例，P型材料衬底201可被提供为具有设置于其上的N型阱区208。参考描绘于图2c的第一实施例，第一P型阱区207可被设置为邻近N型阱区208，以及第一及第二N+掺杂区209、210可被设置为邻近N型阱区208以及在第一P型阱区207的相对侧。如图所示，该第一N+掺杂区209对应于嵌入JFET101的源极，而该第二N+掺杂区210对应于NMOS102以及嵌入JFET101的漏极。再如图2c所示，第一P型阱区207可包含P+掺杂区214、第三N+掺杂区215、以与栅极结构211，该第三N+掺杂区215介于P+掺杂区214以及该栅极结构211之间。栅极结构211可赋能第三N+掺杂区215以及P+掺杂区214的共同操作，如图所示，第三N+掺杂区215以及P+掺杂区214共同地对应于NMOS102的源极。
如沿着线A-A’的横截面图所示，第二P型阱区405亦可被设置为邻近N型阱区208以及P型衬底201。如图所示，第二P型阱区405可具有设置于其上的第二P+掺杂区409，其可对应于嵌入JFET101的栅极。通过回去参阅图4b将更容易理解，部分的第二P型阱区405可介于第一P+掺杂区409以及第一N+掺杂区209之间。继续参阅图4b，“上面的”P型阱区405以及“下面的”P型阱区405之间的距离(也就是说，P型阱区405在HVNW208的任一侧)可被调整，以调整嵌入JFET101的夹止电压。
FOX部分216可被设置为邻近N型阱区208。例如第一FOX部分可被设置为邻近第一N+掺杂区209的末端；第二FOX部分可介于第一N+掺杂区209的末端以及第一P+掺杂区214的末端之间；以及第三FOX部分可介于第一P型阱区以及第二N+掺杂区210的末端之间以及更介于栅极结构211以及第一P型阱区207之间。N型层213以及P-顶部分212亦可被设置为邻近N型阱区208，N型层213介于第三FOX部分216以及P-顶部分212之间。
现在参考图5a、图5b以及图5c，第三示例实施例中嵌入JFET101的栅极是单独的，第三示例实施例可形成多通道嵌入JFET结构的基础，其可增加JFET漏极电流。例如图5a描绘五通道JFET与单一通道JFET的漏极电流之间的比较。如图所示，在可比较的Vds电压之下，五通道JFET结构可产生比单一通道JFET结构多于五倍的漏极电流。如图5b所示，多通道嵌入JFET结构可通过复制沿着NMOS周边的描绘于图4b中的单一通道单独栅极嵌入JFET的结构而提供。更确切地，由描绘于图5c中的A-A’以及B-B’横截面图可看到，其内部结构近乎相同于描绘于图4c中单一通道单独栅极嵌入JFET的内部结构。然而，某些示例实施例可呈现差异，例如描绘于图5b以及图5c中的第二P+掺杂区409的配置中，可(例如)向内偏移。
图6a以及图6b描绘图4b以及图4c的单独栅极嵌入JFET的其他变化。在此示例实施例中，嵌入JFET是形成为邻近NMOS漏极210，而非邻近NMOS源极。如由图6a以及图6b中所示，在如上讨论的漏极侧嵌入JFET以及源极侧嵌入JFET之间可有微小至不显着的结构差异。
示例实施例的N型阱区208可由N型阱、N型漂移层、N型缓冲层、N型深阱所形成。示例实施例的P型阱区可利用P型阱以及P+埋层或P-注入进行叠层。在一些例子中，示例实施例的N型阱区208亦可为N-注入。
示例实施例可因此提供嵌入于NMOS(例如HV NMOS)的相对小尺寸的JFET，例如NJFET或HV NJFET。再者，示例实施例可被应用至标准HV工艺而不需要使用额外掩模或工艺。因此，可包含JFET以及NMOS两者的电路(例如降压转换电路)可从此处提供的NMOS嵌入JFET结构所提供的减小的电路封装获益。
在本文提出的本发明的其他实施例及许多修改将提示熟悉本领域人士所作出的发明，然而这些发明已涉及上述说明和相关图式所提出的教导。因此，可以理解的的是，发明不局限于已公开的特定实施例，修改和其他实施例将被包含在所附权利要求项的范围之中，再者，尽管上述说明和相关图式只描述了涵盖某些单元和/或功能的示例性的组合的示例性实施例，应当理解的是，不同单元和/或功能的组合可以由不同实施例所提供，却不偏离所附权利要求项的范围。在这方面，例如不仅前述所明确地描述的，除了以上所述，单元和/或功能上的不同组合也包括于一些所附权利要求项之内。虽然本文使用特定名词，它们被只用于通例和描述之用，而不为了局限的目的。

Claims (20)

1.一种半导体装置，包括：
一P型衬底；
一N型阱区，被设置为邻近该衬底；
一P型阱区，被设置为邻近该N型阱区；以及
第一及第二N+掺杂区，被设置为邻近该N型阱以及在该第一及第二P型阱区的相对侧；
其中该P型阱区包含一P+掺杂区、一第三N+掺杂区以及一栅极结构，该第三N+掺杂区介于该P+掺杂区以及该栅极结构之间。
2.根据权利要求1所述的半导体装置，更包含一第二P型阱区，该N型阱区包含该第一及第二P型阱区，使得该N型阱区的至少一部分介于该第一及第二P型阱区之间。
3.根据权利要求1所述的半导体装置，更包含被设置为邻近该N型阱区的第一、第二、以及第三场氧化(FOX)部分，该第一FOX部分更被设置为邻近该第一N+掺杂区，该第二FOX部分介于该第一N+掺杂区以及该P+掺杂区之间，以及该第三FOX部分介于该P型阱以及该第二N+掺杂区之间及介于该栅极结构以及该P型阱之间。
4.根据权利要求3所述的半导体装置，更包含被设置为邻近该N型阱区的一N型层以及一P-顶部分，该N型层介于该第三FOX部分以及该P-顶部分之间。
5.根据权利要求3所述的半导体装置，更包含一额外P型阱区，其被设置为邻近该N型阱以及介于该第一FOX部分以及该P型衬底之间。
6.根据权利要求1所述的半导体装置，其中一结栅极场效应晶体管(JFET)的一源极是关联于该第一N+掺杂区，该JFET的一漏极是关联于该第二N+掺杂区，以及该JFET的一栅极是关联于该P+掺杂区以及该第三N+掺杂区。
7.根据权利要求6所述的半导体装置，其中一n-通道金属氧化物场效应晶体管(NMOS)的一源极是关联于该P+掺杂区以及该第三N+掺杂区，以及该NMOS的一漏极是关联于该第二N+掺杂区。
8.一种用以制造一半导体装置的方法，包括：
提供一P型衬底；
提供一N型阱区，被设置为邻近该衬底；
提供一P型阱区，被设置为邻近该N型阱区；以及
提供第一及第二N+掺杂区，被设置为邻近该N型阱以及在该第一及第二P型阱区的相对侧；
其中该P型阱区包含一P+掺杂区、一第三N+掺杂区以及一栅极结构，该第三N+掺杂区介于该P+掺杂区以及该栅极结构之间。
9.根据权利要求8所述的方法，更包含提供一第二P型阱区，该N型阱区包含该第一及第二P型阱区，使得该N型阱区的至少一部分介于该第一及第二P型阱区之间。
10.根据权利要求8所述的方法，更包含提供被设置为邻近该N型阱区的第一、第二、以及第三场氧化(FOX)部分，该第一FOX部分更被设置为邻近该第一N+掺杂区，该第二FOX部分更介于该第一N+掺杂区以及该P+掺杂区之间，以及该第三FOX部分介于该P型阱以及该第二N+掺杂区之间以及更介于该栅极结构以及该P型阱之间。
11.根据权利要求10所述的方法，更包含提供一N型层以及一P-顶部分，被设置为邻近该N型阱区，该N型层介于该第三FOX部分以及该P-顶部分之间。
12.根据权利要求10所述的方法，更包含提供一额外P型阱区，其被设置为邻近该N型阱以及介于该第一FOX部分以及该P型衬底之间。
13.根据权利要求8所述的方法，其中一结栅极场效应晶体管(JFET)的一源极是关联于该第一N+掺杂区，该JFET的一漏极是关联于该第二N+掺杂区，该JFET的一栅极是关联于该P+掺杂区以及该第三N+掺杂区，一n-通道金属氧化物场效应晶体管(NMOS)的一源极是关联于该P+掺杂区以及该第三N+掺杂区，以及该NMOS的一漏极是关联于该第二N+掺杂区。
14.一种半导体装置，包括：
一P型衬底；
一N型阱区，被设置为邻近该衬底；
一第一P型阱区，被设置为邻近该N型阱区；
一第二P型阱区，被设置为邻近该N型阱区以及该衬底，该N型阱区包含该第一P型阱区，使得该N型阱区的至少一部分介于该第一及第二P型阱区之间；以及
第一及第二N+掺杂区，其被设置为邻近该N型阱区以及在该第一P型阱区的相对侧；
其中该第二P型阱区包含一第二P+掺杂区，以及该第一P型阱区包含一第一P+掺杂区、一第三N+掺杂区以及一栅极结构，该第三N+掺杂区介于该P+掺杂区以及该栅极结构之间；以及
其中该第二P型阱区的至少一部分介于该第一P+掺杂区以及该第一N+掺杂区之间。
15.根据权利要求14所述的半导体装置，更包含一场氧化(FOX)部分，被设置为邻近该N型阱区以及介于该第一P型阱区以及该第二N+掺杂区之间以及更介于该栅极结构以及该第一P型阱区之间。
16.根据权利要求15所述的半导体装置，更包含被设置为邻近该N型阱区的一P-顶部分以及一N型层，该N型层介于该FOX部分以及该P-顶部分之间。
17.根据权利要求14所述的半导体装置，更包含一第三P型阱区，其包含一第三P+掺杂区，该第三P型阱区被设置为邻近该N型阱区以及该衬底，使得该第三P型阱区的至少一部分介于该第三P+掺杂区以及该第一N+掺杂区之间。
18.根据权利要求14所述的半导体装置，其中一结栅极场效应晶体管(JFET)的一源极是关联于该第一N+掺杂区，该JFET的一漏极是关联于该第二N+掺杂区，以及该JFET的一栅极是关联于该第二P+掺杂区。
19.根据权利要求18所述的半导体装置，其中一n-通道金属氧化物场效应晶体管(NMOS)的一源极是关联于该第一P+掺杂区以及该第三N+掺杂区，以及该NMOS的一漏极是关联于该第二N+掺杂区。
20.根据权利要求17所述的半导体装置，更包含：
第四、第五、第六以及第七P型阱区，其分别包含第四、第五、第六以及第七P+掺杂区；以及
被设置为邻近该N型阱区的第四、第五、第六以及第七N+掺杂区，该第四、第五、第六以及第七N+掺杂区被设置在自该第二N+掺杂区的该第二P型阱区的一相对侧；
其中该第四N+掺杂区介于该第二以及第四P型阱区之间，该第五N+掺杂区介于该第四以及第五P型阱区之间，该第六N+掺杂区介于该第五以及第六P型阱区之间，以及该第七N+掺杂区介于该第六以及第七P型阱区之间。
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