KR20150073914A - FinFET 프로세스와 호환가능한 다이오드 구조체 - Google Patents

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Abstract

본 발명은 실시예 집적 회로(예를 들어, 다이오드) 및 그 제작 방법에 관한 것이다. 실시예 집적 회로는 제 1 도핑형을 갖는 기판 상부에 형성된 제 1 도핑형을 갖는 웰로서, 핀을 함하는 웰; 핀의 제 1 측면 상의 웰 상부에 형성된 소스로서, 제 2 도핑형을 갖는 소스; 핀의 제 2 측면 상의 상기 웰 상부에 형성된 드레인으로서, 제 1 도핑형을 갖는 드레인; 및 핀 상부에 형성된 게이트 산화물로서, 핀의 백 오프 영역에 의해 소스로부터 측면으로 이격된 게이트 산화물을 포함한다. 집적 회로는 FinFET 제조 프로세스와 호환가능하다.

Description

FinFET 프로세스와 호환가능한 다이오드 구조체{DIODE STRUCTURE COMPATIBLE WITH FINFET PROCESS}
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 FinFET 프로세스와 호환가능한 다이오드 구조체에 관한 것이다.
다이오드는 그것을 통하여 다른 것보다 훨씬 더 쉽게 일방향으로 전류가 이동하게 하는 전기 디바이스이다. 현대 회로 설계에서 가장 일반적인 종류의 다이오드는 반도체 다이오드이다.
반도체 다이오드의 예로는 쉘로우 트렌치 분리(shallow trench isolation; STI) 다이오드 및 게이티드 다이오드(gated diode)를 포함한다. 그러한 유형의 다이오드 모두는 빠른 턴-온 시간 및 높은 전도도를 가지며, 그것은 그들이 정전기 방전(electro-static discharge; ESD) 보호 회로에 적절하게 만든다.
일부 경우에 있어서, 게이티드 다이오드는 핀 전계 효과 트랜지스터(fin field-effect transistors; FinFET) 프로세스를 이용하여 형성될 수 있다. FinFET은 반도체 산업에서 사이즈 축소와 개별적인 FET의 속도 증가를 계속하게 하였다. 사실, FinFET 또는 다중 게이트 트랜지스터는 32 nm 아래의 트랜지스터 노드에서 사용될 수 있다. FinFET은 면 밀도(areal density)를 개선할 뿐만 아니라, 채널의 게이트 제어도 개선한다.
유감스럽게도, 게이티드 다이오드 및 STI 다이오드 모두는 바람직하지 않은 결점을 겪을 수 있다.
실시예의 집적 회로는 제 1 도핑형을 갖는 기판 상부에 형성된 제 1 도핑형을 갖는 웰로서, 핀을 함하는 웰; 핀의 제 1 측면 상의 웰 상부에 형성된 소스로서, 제 2 도핑형을 갖는 소스; 핀의 제 2 측면 상의 웰 상부에 형성된 드레인으로서, 제 1 도핑형을 갖는 드레인; 및 핀 상부에 형성된 게이트 산화물로서, 핀의 백 오프(back off) 영역에 의해 소스로부터 측면으로 이격된 상기 게이트 산화물을 포함한다.
실시예의 집적 회로는 제 1 도핑형을 갖는 기판 상부에 형성된 제 1 도핑형을 갖는 웰로서, 핀 최상면을 갖는 핀을 포함하는 웰; 핀의 대향하는 측면 상에 형성된, 제 2 도핑형을 갖는 소스 및 제 1 도핑형을 갖는 드레인; 핀 최상면의 제 1 부분을 커버하는 게이트 산화물로서, 상기 게이트 산화물에 의해 커버되지 않는 백 오프 영역에 대응하는 핀 최상면의 제 2 부분을 남겨 두는 게이트 산화물을 포함한다.
실시예의 집적 회로를 형성하는 방법은 제 1 도핑형을 갖는 기판 상부에 제 1 도핑형을 갖는 웰 - 웰은 핀 최상면을 갖는 핀을 포함함 - 을 형성하는 단계; 핀의 대향하는 측면 상에 제 2 도핑형을 갖는 소스 및 제 1 도핑형을 갖는 드레인을 형성하는 단계; 및 게이트 산화물로 핀 최상면의 제 1 부분을 커버하고, 게이트 산화물에 의해 커버되지 않는 백 오프 영역에 대응하는 상기 핀 최상면의 제 2 부분을 남겨 두는 단계를 포함한다.
본 개시 및 그 이점을 더 완벽히 이해하기 위해 이제 첨부되는 도면과 함께 취해진 다음의 설명이 참조된다.
도 1은 종래의 게이티드 다이오드이다.
도 2는 종래의 쉘로우 트렌치 분리(shallow trench isolation; STI) 다이오드이다.
도 3은 백 오프 영역을 갖고, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 제조 프로세스와 호환가능한 실시예 다이오드이다.
도 4는 도 1의 종래의 게이티드 다이오드의 상면도이다.
도 5는 도 2의 종래의 STI 다이오드의 상면도이다.
도 6은 도 3의 실시예 다이오드의 상면도이다.
도 7은 도 1의 게이티드 다이오드, 도 2의 STI 다이오드, 및 도 3의 실시예 다이오드의 온(on) 저항(Ron) 및 역방향 누설 전류를 비교하는 차트이다.
도 8은 도 1의 게이티드 다이오드가 제공되는 게이트 산화물의 영역에 걸친 전기장의 그래프적인 예시이다.
도 9는 도 3의 실시예 다이오드가 제공되는 게이트 산화물의 영역에 걸친 전기장의 그래프적인 예시이다.
도 10은 도 3의 실시예 다이오드를 형성하는 방법이다.
상이한 도면에서 대응하는 번호 및 부호는 일반적으로 다르게 명시되지 않는 한 대응하는 부분들을 말한다. 도면은 실시예의 관련 측면을 명확하게 예시하기 위해 그려졌고, 제 축적대로 그려질 필요는 없다.
현재 바람직한 실시예의 제작 및 사용이 이하 상세하게 논의된다. 그러나, 본 개시는 광범위하고 다양한 특정 맥락에서 실시될 수 있는 많은 적용가능한 발명적 개념을 제공한다는 것을 인지하여야 한다. 논의된 특정 실시예는 단지 예시이고, 개시의 범위를 한정하지 않는다.
본 개시는 특정 맥락, 즉 FinFET 프로세스와 호환가능한 다이오드 구조체에서 바람직한 실시예에 관하여 설명될 것이다. 그러나, 개시는 다른 집적 회로, 전자 구조체에도 적용될 수 있다.
이제 도 1을 참조하면, FinFET 프로세스를 이용하여 형성된 종래의 게이티드 다이오드(gated diode)(10)가 참조를 위해 예시된다. 나타낸 바와 같이, 종래의 게이티드 다이오드(10)는 웰(well)(14)(예를 들어, p웰)을 지지하는 기판(12)(예를 들어, p형 기판)을 포함한다. 핀(16)[또는 웰(14)의 일부]이 소스(18)[예를 들어, 중도핑(heavily-doped) n형 소스]와 드레인(20)(예를 들어 중도핑 p형 드레인) 사이에 배치된다. 나타낸 바와 같이, 게이트 산화물(22)(즉, 게이트)이 핀(16) 상부에 배치된다. 추가로, 입출력(input/output; IO)(24)이 소스(18)에 전기적으로 연결되고, 접지(26) (Vss)가 게이트(22) 및 드레인(20)에 전기적으로 연결된다.
유감스럽게도, 도 1의 게이티드 다이오드(10)는 오버드라이브 어플리케이션에 사용될 때 오버스트레스 문제를 겪는다. 예를 들어, IO(24)가 약 3볼트(예를 들어, 3.3V)보다 많은 전원이 공급될 때 게이트 산화물(22)은 오버스트레스되고, 견뎌내지 못할 수 있다. 그와 같이, 게이티드 다이오드(10)는 저하된 성능 또는 완전 고장을 경험할 수 있다.
이제 도 2를 참조하면, 종래의 쉘로우 트렌치 분리(shallow trench isolation; STI) 다이오드(28)가 또한 참조를 위해 예시된다. 나타낸 바와 같이, 종래의 STI 다이오드(28)는 웰(32)(예를 들어, p웰)을 지지하는 기판(30)(예를 들어, p형 기판)을 포함한다. 쉘로우 트렌치 분리(shallow trench isolation; STI)(34)의 포켓은 소스(36)(예를 들어, 중도핑 n형 소스)와 드레인(38)(예를 들어, 중도핑 p형 드레인) 사이에 형성된다. 입출력(IO)(40)은 소스(36)에 전기적으로 연결되고, 접지(42)(Vss)는 드레인(38)에 전기적으로 연결된다.
도 2의 STI 다이오드(28)는 도 1의 게이티드 다이오드(10)에 해로운 영향을 미치는 오버스트레스 상태를 피하면서, STI(28)는 게이티드 다이오드(10)와 비교하여 상대적으로 큰 온(on) 저항(Ron)을 갖는다. 큰 온 저항 때문에 STI 다이오드(28)는 저하된 성능을 경험할 수 있다. 추가로, STI 다이오드(28)는 에리어 패널티(area penalty)를 받는다.
이제 도 3을 참조하면, FinFET 형성 프로세스와 호환가능한 실시예 다이오드(44)가 예시된다. 나타낸 바와 같이, 실시예 다이오드(44)는, 기판(46), 핀(50)을 규정하는 웰(48), 소스(52), 드레인(54), 및 게이트 산화물(56)(즉, 게이트)을 포함한다. 일실시예에 있어서, 기판(46)은 실리콘 또는 실리콘 함유 물질로 형성된다. 일실시예에 있어서, 기판(46) 및 웰(48)은 p형으로서 각각 도핑된다. 일실시예에 있어서, 웰(48)은 기판(46)보다 더 중도핑될 수 있다.
나타낸 바와 같이, 소스(52)는 일반적으로 웰(48) 상부에 형성되고 핀(50)의 제 1 측면(58) 상에 배치되는 반면에, 드레인(54)은 일반적으로 웰(48) 상부에 형성되고 핀(50)의 제 2 측면(60) 상에 배치된다. 다르게 말하면, 소스(52) 및 드레인(54)은 핀(50)의 대향하는 측면 상에 배치된다. 일실시예에 있어서, 소스(52)는 n형으로서 도핑된다. 일실시예에 있어서, 드레인(54)은 p형으로서 도핑된다. 일실시예에 있어서, 드레인(54)은 웰(48) 및/또는 기판(46)보다 더 중도핑된다.
일실시예에 있어서, 소스(52)는 도 3에서 입출력(Input/Output; I/O)으로서 라벨링된 전압원(62)에 전기적으로 연결된다. 일실시예에 있어서, 전압원(62)은 약 3볼트(예를 들어, 3.3V)보다 큰 전압을 제공한다. 일실시예에 있어서, 드레인(54) 및 게이트 산화물(56)은 도 3에서 Vss로서 라벨링되는 접지(64)에 각각 연결된다. 그러한 전기적 접속 때문에, 채널(66)이 소스(52)와 드레인(54) 사이에서 핀(50) 내에 핀(50)을 통하여 형성될 수 있다.
*도 3을 여전히 참조하면, 게이트 산화물(56)은 일반적으로 핀(50) 상부에 형성된다. 일실시예에 있어서, 게이트 산화물(56)은 핀(50)에 맞물리거나 접해 있다. 도 3에 나타낸 바와 같이, 게이트 산화물(56)은 핀(50)의 백 오프(back off) 영역(68)에 의해 소스(52)로부터 측면으로 이격된다. 이와 같이, 게이트 산화물(56)은 일반적으로 핀 최상면(70)의 제 1 부분을 커버하고, 게이트 산화물(56)에 의해 커버되지 않는 백 오프 영역(68)에 대응하는 핀 최상면(70)의 제 2 부분을 남겨둔다. 다르게 말하면, 핀(50)의 핀 최상면(70)의 부분만 게이트 산화물(56)에 의해 커버된다.
일실시예에 있어서, 게이트 산화물(56)은 드레인(54)에 바로 인접한 핀(50)의 부분을 커버한다. 사실, 일실시예에 있어서, 게이트 산화물(56)의 외부 측벽은 일반적으로 드레인(54)의 내부 측벽과 수직으로 정렬된다. 일실시예에 있어서, 백 오프 영역(68)은 소스(52)에 바로 인접한다. 일실시예에 있어서, 백 오프 영역(68)의 폭은 게이트 산화물(56)의 폭보다 작다.
이제 도 4를 참조하면, 도 1의 게이티드 다이오드(10)의 상면도가 제공된다. 도 4에서 나타낸 바와 같이, 소스(18)와 드레인(20) 사이에 배치된 게이트 산화물(22)의 폭은 대략 136나노미터(nm)이다. 이제 도 5를 참조하면, 도 2의 STI 다이오드(28)의 상면도가 제공된다. 도 5에 나타낸 바와 같이, 소스(36)와 드레인(38) 사이의 에피(Epi) 블록의 폭은 대략 144nm이고, 이웃하는 핀들 사이의 측면 간격은 대략 66nm이며, 에피 블록으로 돌출하는 핀의 길이는 대략 39nm이다.
이제, 도 6을 참조하면, 도 3의 실시예 다이오드(44)의 상면도가 제공된다. 도 6에 나타낸 바와 같이, 에피 블록의 폭은 대략 144nm인 반면에, 게이트 산화물(56)의 폭은 대략 36nm이다. 이와 같이, 실시예 다이오드(44)에서 핀의 커버되지 않은 부분의 폭은 108nm이다. 소망의 디바이스 파라미터에 의존하여, 실시예 다이오드(44)에 대하여 다른 치수가 사용될 수 있고, 도 6에서 나타낸 것은 제한을 의미하지 않는다.
이제 도 7을 다시 참조하면, 게이티드 다이오드(10), STI 다이오드(28), 및 실시예 다이오드(44)의 온 저항(Ron) 및 역방향 누설 전류를 비교하는 차트(72)가 제공된다. 차트(72)에 의해 나타낸 바와 같이, 실시예 다이오드(44)는 게이티드 다이오드(10)의 온 저항과 유사하고, STI 다이오드(28)보다 훨씬 작은 온 저항을 갖는다. 추가로, 실시예 다이오드(44)는 STI 다이오드(28)의 누설 전류와 유사하고, 게이티드 다이오드(10)의 역방향 누설 전류보다 훨씬 작은 역방향 누설 전류를 갖는다. 특히, 도 7의 차트(72)에서의 역방향 누설 전류는 대략 3.3V를 제공하면서 측정되었다.
이제 도 8을 참조하면, 도 1의 게이티드 다이오드(10) 내의 게이트 산화물(56)의 영역에 걸친 전기장의 그래프적인 예시(74)가 제공된다. 나타낸 바와 같이, 전기장이 상대적으로 강하다. 이제 도 9를 참조하면, 도 3의 실시예 다이오드(44) 내의 게이트 산화물(56)의 영역에 걸친 전기장의 그래프적인 예시(76)가 제공된다. 나타낸 바와 같이, 도 8의 강한 전기장이 더 이상 존재하지 않는다.
이제, 도 10을 참조하면, 도 3의 실시예 다이오드(44)를 형성하는 방법(80)이 예시된다. 블록 82에서, 제 1 도핑형을 갖는 웰이 제 1 도핑형을 갖는 기판 상부에 형성된다. 웰은 핀 최상면(70)을 갖는 핀(50)을 포함한다. 블록 84에서 소스(52) 및 드레인(54)은 핀(50)의 대향하는 측면 상에 형성된다. 소스(52)는 제 2 도핑형을 갖고, 드레인(54)은 제 1 도핑형을 갖는다. 블록 86에서, 핀 최상면(70)의 제 1 부분은 게이트 산화물(56)로 커버되고, 게이트 산화물(56)에 의해 커버되지 않는 백 오프 영역(68)에 대응하는 핀 최상면(70)의 제 2 부분을 남겨 둔다.
상기로부터, 실시예 다이오드(44)는 도 1의 게이티드 다이오드(10) 및 도 2의 STI 다이오드(28)와 같은 종래의 다이오드에 비핸 다수의 이점을 제공한다는 것을 인지하여야 한다. 예를 들어, 실시예 다이오드(44)는 상대적으로 높은 전압(예를 들어, 3.3V)이 제공될 때 오버스트레스 문제를 겪지 않는다. 추가로, 실시예 다이오드(44)는 게이티드 다이오드(10)와 비교하여 더 작은 역방향 누설 전류를 갖는다. 실시예 다이오드(44)는 또한 STI 다이오드(28)의 온 저항의 대략 1/3인 온 저항(Ron)을 갖는다. 게다가, 실시예 다이오드(44)를 형성할 때 추가의 마스크 또는 프로세스는 필요하지 않다.
실시예의 집적 회로는 제 1 도핑형을 갖는 기판 상부에 형성된 제 1 도핑형을 갖는 웰로서, 핀을 함하는 웰; 핀의 제 1 측면 상의 웰 상부에 형성된 소스로서, 제 2 도핑형을 갖는 소스; 핀의 제 2 측면 상의 웰 상부에 형성된 드레인으로서, 제 1 도핑형을 갖는 드레인; 및 핀 상부에 형성된 게이트 산화물로서, 핀의 백 오프(back off) 영역에 의해 소스로부터 측면으로 이격된 상기 게이트 산화물을 포함한다.
실시예의 집적 회로는 제 1 도핑형을 갖는 기판 상부에 형성된 제 1 도핑형을 갖는 웰로서, 핀 최상면을 갖는 핀을 포함하는 웰; 핀의 대향하는 측면 상에 형성된, 제 2 도핑형을 갖는 소스 및 제 1 도핑형을 갖는 드레인; 핀 최상면의 제 1 부분을 커버하는 게이트 산화물로서, 상기 게이트 산화물에 의해 커버되지 않는 백 오프 영역에 대응하는 핀 최상면의 제 2 부분을 남겨 두는 게이트 산화물을 포함한다.
실시예의 집적 회로를 형성하는 방법은 제 1 도핑형을 갖는 기판 상부에 제 1 도핑형을 갖는 웰 - 웰은 핀 최상면을 갖는 핀을 포함함 - 을 형성하는 단계; 핀의 대향하는 측면 상에 제 2 도핑형을 갖는 소스 및 제 1 도핑형을 갖는 드레인을 형성하는 단계; 및 게이트 산화물로 핀 최상면의 제 1 부분을 커버하고, 게이트 산화물에 의해 커버되지 않는 백 오프 영역에 대응하는 상기 핀 최상면의 제 2 부분을 남겨 두는 단계를 포함한다.
본 개시는 예시적인 실시예를 제공하지만, 이러한 기재는 제한하는 의미로 해석되도록 의도되지 않는다. 다른 실시예뿐만 아니라 예시적인 실시예의 다양한 수정 및 조합이 상세한 설명을 참조하여 당업자에게 명백해질 것이다. 그러므로, 첨부된 청구항은 어떤 그러한 수정 또는 실시예를 포함한다.

Claims (9)

  1. 집적 회로에 있어서,
    제 1 도핑형을 갖는 기판 위에 형성된 상기 제 1 도핑형을 갖는 웰로서, 핀을 포함하는, 상기 웰;
    상기 핀의 제 1 측면 상에서 상기 웰 위에 형성된 소스로서, 상기 제1 도핑형과 상이한 제 2 도핑형을 갖는, 상기 소스;
    상기 핀의 제 2 측면 상에서 상기 웰 위에 형성된 드레인으로서, 상기 제 1 도핑형을 갖는, 상기 드레인; 및
    상기 핀 위에 형성된 게이트 산화물로서, 상기 핀의 백 오프(back off) 영역에 의해 상기 웰의 제1 부분 - 상기 웰의 상기 제1 부분은 상기 소스와 상기 드레인 사이에 개재된 것임 - 과 상기 소스 사이의 인터페이스로부터 측면으로 이격된, 상기 게이트 산화물
    을 포함하고,
    상기 핀의 최상면은 상기 백 오프 영역의 상면과 동일 평면상에 있고, 상기 게이트 산화물 및 상기 드레인은 상기 게이트 산화물 및 상기 드레인에 의해 공유되는 콘택트에 연결되는 것인, 집적 회로.
  2. 제 1 항에 있어서,
    상기 핀의 상기 최상면은 상기 게이트 산화물에 의해 부분적으로만 커버되는 것인, 집적 회로.
  3. 제 1 항에 있어서,
    상기 소스와 상기 드레인 사이의 핀 내에 채널이 규정되는 것인, 집적 회로.
  4. 제 1 항에 있어서,
    상기 게이트 산화물은 상기 드레인에 바로 인접한 상기 핀의 일부를 커버하는 것인, 집적 회로.
  5. 제 1 항에 있어서,
    상기 게이트 산화물의 외부 측벽은 상기 드레인의 내부 측벽과 수직으로 정렬되는 것인, 집적 회로.
  6. 제 1 항에 있어서,
    상기 소스는 3볼트보다 큰 전압 소스에 전기적으로 연결되는 것인, 집적 회로.
  7. 제 1 항에 있어서,
    상기 드레인 및 상기 게이트는 접지(ground)에 전기적으로 연결되는 것인, 집적 회로.
  8. 집적 회로에 있어서,
    제 1 도핑형을 갖는 기판 위에 형성된 상기 제 1 도핑형을 갖는 웰로서, 핀 상면을 갖는 핀을 포함하는, 상기 웰;
    상기 핀의 대향하는 측면들 상에 형성된 소스 및 드레인으로서, 상기 소스는 상기 제1 도핑형과는 상이한 제2 도핑형을 갖고 상기 드레인은 상기 제 1 도핑형을 갖는 것인, 상기 소스 및 드레인;
    상기 소스와 상기 드레인 사이에 개재된, 상기 제1 도핑형을 갖는 채널;
    상기 핀 상면의 제 1 부분은 커버하고 상기 핀 상면의 제 2 부분 - 상기 제 2 부분은 상기 게이트 산화물에 의해 커버되지 않는 백 오프(back off) 영역에 대응하고, 상기 채널의 일부를 포함함 - 은 남겨 두는 게이트 산화물
    을 포함하고,
    상기 핀 상면은 상기 백 오프 영역의 상면과 동일 평면상에 있고, 상기 게이트 산화물 및 상기 드레인은 상기 게이트 산화물 및 상기 드레인에 의해 공유되는 콘택트에 연결되는 것인, 집적 회로.
  9. 집적 회로를 형성하는 방법에 있어서,
    제 1 도핑형을 갖는 기판 위에 상기 제 1 도핑형을 갖는 웰 - 상기 웰은 핀 상면을 갖는 핀을 포함함 - 을 형성하는 단계;
    상기 핀의 대향하는 측면들 상에 상기 제1 도핑형과 상이한 제 2 도핑형을 갖는 소스 및 상기 제 1 도핑형을 갖는 드레인을 형성하는 단계로서, 상기 웰의 일부는 상기 소스와 상기 드레인 사이에서 연장하는 것인, 상기 소스 및 드레인 형성 단계;
    게이트 산화물로 상기 핀 상면의 제 1 부분을 커버하고, 상기 게이트 산화물에 의해 커버되지 않는 백 오프(back off) 영역에 대응하는 상기 핀 상면의 제 2 부분을 남겨 두는 단계 - 상기 백 오프 영역에서 상기 웰의 상기 일부는 상기 게이트 산화물에 의해 커버되지 않고, 상기 핀의 최상면은 상기 백 오프 영역의 상면과 동일 평면상에 있음 - ; 및
    상기 게이트 산화물 및 상기 드레인을 동일한 콘택트로 전기적으로 연결하는 단계
    를 포함하는 집적 회로 형성 방법.

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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093492B2 (en) 2012-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diode structure compatible with FinFET process
CN107611121B (zh) * 2016-07-11 2020-12-29 联华电子股份有限公司 用于静电放电保护的半导体结构
CN107680956B (zh) * 2016-08-02 2019-12-03 中芯国际集成电路制造(北京)有限公司 静电放电esd保护器件以及保护电路的方法
US10319662B2 (en) 2017-02-01 2019-06-11 Indian Institute Of Science Non-planar electrostatic discharge (ESD) protection devices with nano heat sinks
US10083952B2 (en) * 2017-02-02 2018-09-25 Globalfoundries Inc. Diode-triggered schottky silicon-controlled rectifier for Fin-FET electrostatic discharge control
US10483258B2 (en) 2017-02-25 2019-11-19 Indian Institute Of Science Semiconductor devices and methods to enhance electrostatic discharge (ESD) robustness, latch-up, and hot carrier immunity
US11978798B2 (en) 2020-11-04 2024-05-07 Samsung Electronics Co., Ltd. Semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089805A (ko) * 2005-05-31 2005-09-08 인터내셔널 비지네스 머신즈 코포레이션 래터럴 루비스터 구조 및 방법
US20080067587A1 (en) * 2006-05-11 2008-03-20 Harald Gossner Method for producing an electronic component, method for producing a thyristor, method for producing a drain-extended MOS filed-effect transistor, electronic component, drain-extended MOS field-effect transistor, electronic component arrangement

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7173310B2 (en) * 2002-12-03 2007-02-06 International Business Machines Corporation Lateral lubistor structure and method
WO2004051749A1 (en) 2002-12-03 2004-06-17 International Business Machines Corporation Lateral lubistor structure and method
US7824969B2 (en) * 2008-01-23 2010-11-02 International Business Machines Corporation Finfet devices and methods for manufacturing the same
US7700449B2 (en) * 2008-06-20 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Forming ESD diodes and BJTs using FinFET compatible processes
US8264032B2 (en) * 2009-09-01 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Accumulation type FinFET, circuits and fabrication method thereof
US9093492B2 (en) 2012-11-29 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Diode structure compatible with FinFET process

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050089805A (ko) * 2005-05-31 2005-09-08 인터내셔널 비지네스 머신즈 코포레이션 래터럴 루비스터 구조 및 방법
US20080067587A1 (en) * 2006-05-11 2008-03-20 Harald Gossner Method for producing an electronic component, method for producing a thyristor, method for producing a drain-extended MOS filed-effect transistor, electronic component, drain-extended MOS field-effect transistor, electronic component arrangement

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